JPS62150742A - Semiconductor device - Google Patents

Abstract

PURPOSE:To obtain a high dielectric strength IC which has a fine structure and is free from a parasitic MOS by a method wherein a latticed or meshy Al film which is connected to a high potential or a ground potential is formed on a wiring with a layer insulating film in between. CONSTITUTION:On two layers of Al wirings 5 and 6, 3rd layer Al film 11 is formed and patterned to have a lattice-shape with a layer insulating film 7 of PSG or the like in between. Then, by connecting the 3rd layer Al film 11 to a high potential Vcc, Cl<-> ions and Na<+> ions which are contained in a resin mold unit with which the linear IC is molded are trapped by the 3rd Al film 11 and p-type inversion created in the substrate surface between p-type diffused resistors is avoided. It is to be noted that, if the 3rd layer Al film 11 is composed of an all-over solid film, blisters may be created by thermal mismatching between the Al film 11 and the insulating film whose thermal expansion coefficient is small but, by employing the latticed pattern, the blisters can be avoided.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置、特にリニアＩＣの寄生ＭＯ８対策
技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a semiconductor device, and particularly to a parasitic MO8 countermeasure technique for a linear IC.

〔背景技術〕[Background technology]

リニアＩＣにおいて、第２図に示すようにＳｔ基体１例
えばｐ−型Ｓｉ基板１の上にエピタキシャル成長させた
ｎ−型Ｓｉ層２をアイソレーン３フ９層３で周辺から分
離した島領域内に、ｎｐｎトランジスタのベース拡散に
よる９層４を利用した拡散抵抗を並行させ、この上に抵
抗から取出した電極を含むＡ！配線５，６を１層又は２
層に形成し、Ａ４配線層間又はパツシベイシヨン（保護
用絶縁膜）として５ｉＯｚ系の無機絶縁膜７を形成し、
さらに全体を樹脂成形体８のパッケージで覆った構造は
一般に採用されている。In a linear IC, as shown in FIG. 2, an n-type Si layer 2 epitaxially grown on a St substrate 1, for example, a p-type Si substrate 1, is placed in an island region separated from the periphery by an isolane 3 layer 3. A diffused resistor using nine layers 4 formed by base diffusion of an npn transistor is arranged in parallel, and an electrode taken out from the resistor is placed on top of this. Wires 5 and 6 in one or two layers
A 5iOz-based inorganic insulating film 7 is formed between A4 wiring layers or as a passivation (protective insulating film).
Furthermore, a structure in which the entire body is covered with a package of resin molded body 8 is generally employed.

このようなリニアＩＣを高電圧で使用する場合に隣り合
って並んだ拡散抵抗間に寄生ＭＯ８が発生しやすいこと
が問題となっていることがわかった。It has been found that when such a linear IC is used at high voltage, a problem arises in that parasitic MO8 tends to occur between adjacent diffused resistors.

このような寄生ＭＯ８の発生する理由は、パッケージの
エポキシ樹脂内Ｋ（１−イオンやＮ　ａ　＋イオンの含
有が多く（日経マグロウヒル社１９８３年８月２２日発
行別冊「マイクロデバイセス」ｐ３６）、これら元素の
イオンが無機絶縁膜を通して基体表面のＳｉＯ２膜下に
（−）反転層９を起させることてよる。The reason why such parasitic MO8 occurs is that the epoxy resin of the package contains a large amount of K (1- ions and Na + ions (Nikkei McGraw-Hill, August 22, 1983, special edition "Micro Devices" p. 36). This is because ions of these elements pass through the inorganic insulating film and form a (-) inversion layer 9 under the SiO2 film on the surface of the substrate.

とくに、第１層Ａｐ配線５が高電位（Ｖｃｃ　）に接続
され第２層Ａ！配線６が接地電位（ＧＮＤ　）て接続さ
れる場合寄生ＭＯ８が起りやすい。In particular, the first layer Ap wiring 5 is connected to a high potential (Vcc) and the second layer A! When the wiring 6 is connected to the ground potential (GND), parasitic MO8 is likely to occur.

寄生ＭＯ８の発生を防止する手段として、たとえば第３
図に示すように、拡散抵抗の周辺にエミッタ拡散を利用
したｎ　型層からなるチャネルストッパ１０を介挿する
ことが知られているが＝ＩＣの高集積化のためのパター
ンの微細化が進むと、チャネルストッパ忙必要とされる
面積が大きな割合を占めることになり集積効率が低下す
る。したがって、チャネルストッパは必ずも有効な解決
手段とならない。As a means to prevent the generation of parasitic MO8, for example, a third
As shown in the figure, it is known to insert a channel stopper 10 made of an n-type layer using emitter diffusion around the diffused resistor, but patterns are becoming finer for higher integration of ICs. In this case, the area required for the channel stopper occupies a large proportion, reducing the integration efficiency. Therefore, channel stoppers are not always an effective solution.

〔発明の目的〕[Purpose of the invention]

本発明は上記した問題を克服するためになされたもので
あって、その目的とするところは、微細化された高耐圧
リニアＩＣにおいて有効に寄生ＭＯ８防止ができる構造
を提供することにある。The present invention has been made to overcome the above-mentioned problems, and its purpose is to provide a structure that can effectively prevent parasitic MO8 in a miniaturized high-voltage linear IC.

本発明の前記ならびにそのほかの目的と新規な特徴は５
本明細書の記述および添付図面から明らかになろう。The above and other objects and novel features of the present invention are as follows:
It will become clear from the description herein and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、半導体基体の一生表面に拡散抵抗などのｐｎ
接合を有する素子が形成され、この素子の上にＡ、、ｅ
よりなる配線が１層又は２層に形成された半導体装置に
おいて、上記配線の上に層間絶縁膜を介して、高電位又
は接地電位に接続された格子状乃至アミ状のＡＡ膜が形
成されていることにより、微細化されてしかも寄生ＭＯ
８の発生を阻止できる高耐圧ＩＣが実現できる。In other words, there is a pn such as a diffused resistance on the surface of the semiconductor substrate.
An element with junctions is formed, on which A, , e
In a semiconductor device in which wiring is formed in one or two layers, a grid-like or tin-shaped AA film connected to a high potential or a ground potential is formed on the wiring through an interlayer insulating film. This allows for miniaturization and parasitic MO.
A high voltage IC that can prevent the occurrence of 8 can be realized.

〔実施例〕〔Example〕

第１図は本発明の一実施例を示すものであって、リニア
ＩＣの一部正面断面斜面図である。FIG. 1 shows one embodiment of the present invention, and is a partial front cross-sectional oblique view of a linear IC.

同図において、前掲第２図で説明した従来のリニアＩＣ
の構成部分と共通する構成部分には同一の指示番号が使
用される。In the same figure, the conventional linear IC explained in FIG.
The same designation numbers are used for components that are common to the components in .

すなわち、従来の２層構造のＡ！配線５，６の上にＰＳ
Ｇなどの層間絶縁膜７を介して第３層目のＡ２膜を格子
状にバターニングして、これを高電位ＶＣＣに接続する
ことにより、このリニアＩＣを封止する樹脂成形体（パ
ッケージ）中に含まれるＣ！−イオンやＮａ　　イオン
を第３層のＡＡ膜によりトラップし、ｐ型拡散抵抗間の
基体表面にｐ反転の発生するのを阻止する。In other words, the conventional two-layer structure A! PS on top of wiring 5 and 6
A resin molded body (package) seals this linear IC by patterning the third layer A2 film in a grid pattern through an interlayer insulating film 7 such as G and connecting it to a high potential VCC. C contained in it! - ions and Na ions are trapped by the third layer AA film to prevent p-inversion from occurring on the substrate surface between the p-type diffused resistors.

〔発明の効果〕〔Effect of the invention〕

以上実施例で説明したように本発明によれば第３層目の
Ａ、８膜を追加することによりｎ型エピタキシャル基体
表面でのｐ反転をチップ全体にわたって防止することが
でき、集積効率の高い高耐圧ＩＣを実現できる。As explained above in the embodiments, according to the present invention, by adding the third layer A, 8 film, p inversion on the surface of the n-type epitaxial substrate can be prevented over the entire chip, resulting in high integration efficiency. High voltage IC can be realized.

なお、第３層目のＡＡ膜を全面「ベタ」状の被膜とした
場合、熱膨張率の小さい絶縁膜との間の熱的不整合によ
って「ふくれ」を生じるおそれがあるが格子状パターン
とすることによって「ふくれ」を防止できる。Note that if the third layer of AA film is a "solid" film on the entire surface, there is a risk of "blurring" due to thermal mismatch with the insulating film, which has a small coefficient of thermal expansion. By doing this, you can prevent ``blister''.

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で下記のように
種々な形での変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described above based on Examples, the present invention is not limited to the above Examples, and may be modified in various forms as described below without departing from the gist thereof. It goes without saying that it is possible.

（１１第３層のＡ−ｅ膜は格子状パターンの他に、メゾ
シー状や穴あきパターンのものを使用することにより、
「ふくれ」防止の効果が得られる。このＡ、６膜は素子
の給電用配線の一部として利用することができる。(11 By using the third layer A-e film in addition to the lattice pattern, mesocye pattern or hole pattern,
Provides the effect of preventing "blister". This A,6 film can be used as part of the power supply wiring of the element.

（２１ＡＡ配線層間の絶縁膜はＰＳＧの他にＣＶＯ。(The insulating film between the 21AA wiring layers is CVO in addition to PSG.

ＳｉＯ２，ＳｉＮなどの他の無機系絶縁膜を使用するこ
とができる。Other inorganic insulating films such as SiO2 and SiN can be used.

（３）上層、下層のＡ、、ｅ配線の層間絶縁膜はポリイ
ミド系樹脂などの有機性絶縁膜を使用することができる
。有機性絶縁膜の場合、膜厚が大きくなるからしきい電
圧ＶＴＨが亮くなるが絶縁膜の上下面で分極が生じると
、ｐ型反転層を誘起するおそれがあるが上部に形成した
第３Ａ−ｅ膜でＣ−ｅ−イオン等をトラップすれば反転
層形成の防止に有効である。(3) An organic insulating film such as polyimide resin can be used as the interlayer insulating film of the upper and lower A, , and e wirings. In the case of an organic insulating film, the threshold voltage VTH increases as the film thickness increases, but if polarization occurs on the upper and lower surfaces of the insulating film, there is a risk of inducing a p-type inversion layer. Trapping C-e- ions and the like with a -e film is effective in preventing the formation of an inversion layer.

（４）下層の層間膜を無機膜とし、上層の層間膜を有機
膜とした場合、高温になると、有機膜で分極しやすくな
るが、第３層Ａ！膜を設けることで（１−イオントラッ
プ効果を有する。(4) If the lower interlayer film is an inorganic film and the upper interlayer film is an organic film, the organic film will be more likely to polarize at high temperatures, but the third layer A! Providing a film (1- has an ion trap effect.

（５）　　Ａ４配線層は２層でなく１層である場合にも
本発明を適用し、第２層を格子状Ａ−ｅ膜とすれば同様
の効果が得られる。(5) The present invention can be applied to the case where there is only one A4 wiring layer instead of two layers, and the same effect can be obtained by making the second layer a lattice-like A-e film.

（６）基体がｐ型半導体である場合には、ｎ　型拡散層
の間でｎ”−反転を生じることになるから、第３層（第
２層）Ａ！膜は接地電位に接続されることになる。(6) If the substrate is a p-type semiconductor, n''-inversion will occur between the n-type diffusion layers, so the third layer (second layer) A! film is connected to the ground potential. It turns out.

〔利用分野〕[Application field]

本発明は高耐圧ＩＣに適用した場合にもつとも高い効果
が得られる。The present invention provides high effects even when applied to high voltage ICs.

本発明はリニア用低電圧製品にも利用することができる
。The present invention can also be used for linear low voltage products.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すリニアＩＣの一部正面
断面斜面図である。 第２図及び第３図は従来のＩＪ　ニアＩＣの例を示す一
部断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・エピタキシャル。−
８層層、３・・・アイソワーフ３フ９層、４・・・拡散
抵抗ｐ層、５・・・第１層Ａ２配線、６・・・第２層Ａ
２配線、７・−・層間絶縁膜、８・・・樹脂成形体、９
・・・２反［Ｊ−１０・・・ｎ＋チャネルストッパ、１
１・・・格子状第３層Ａ）膜。 代理人　弁理士　　小　川　勝　男 第　　１　　図 ゾＣＣ ｉ２ 第　　２　　図 第　　３　　図FIG. 1 is a partial front cross-sectional oblique view of a linear IC showing an embodiment of the present invention. FIGS. 2 and 3 are partial cross-sectional views showing examples of conventional IJ near ICs. 1...p-type Si substrate, 2...epitaxial. −
8 layers, 3... Isowarf 3F 9 layers, 4... Diffused resistance p layer, 5... First layer A2 wiring, 6... Second layer A
2 wiring, 7... interlayer insulating film, 8... resin molded body, 9
...2 anti[J-10...n+ channel stopper, 1
1... Grid-like third layer A) film. Agent Patent Attorney Katsoo Ogawa Figure 1 CC i2 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】 １、半導体基体の一主表面にｐｎ接合を有する素子が形
成され、上記素子の上にアルミニウム膜よりなる配線が
形成された半導体装置であって、上記配線の上に層間絶
縁膜を介して高電位又は接地電位に接続された格子状又
はアミ状のアルミニウム膜が形成されていることを特徴
とする半導体装置。 ２、上記層間絶縁膜は無機系の絶縁膜である特許請求の
範囲第１項に記載の半導体装置。 ３、上記アルミニウムよりなる配線は２層配線構造であ
る特許請求の範囲第１項又は２項に記載の半導体装置。[Scope of Claims] 1. A semiconductor device in which an element having a pn junction is formed on one main surface of a semiconductor substrate, and a wiring made of an aluminum film is formed on the element, wherein an interlayer is formed on the wiring. 1. A semiconductor device comprising a lattice-like or tin-like aluminum film connected to a high potential or a ground potential via an insulating film. 2. The semiconductor device according to claim 1, wherein the interlayer insulating film is an inorganic insulating film. 3. The semiconductor device according to claim 1 or 2, wherein the wiring made of aluminum has a two-layer wiring structure.