JPS62149251A - イメ−ジセンサ - Google Patents
イメ−ジセンサInfo
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- JPS62149251A JPS62149251A JP60289998A JP28999885A JPS62149251A JP S62149251 A JPS62149251 A JP S62149251A JP 60289998 A JP60289998 A JP 60289998A JP 28999885 A JP28999885 A JP 28999885A JP S62149251 A JPS62149251 A JP S62149251A
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- fett1
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- film transistors
- sensor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は、ファクシミリ等に用いられるイメージセン
サに関する。
サに関する。
[従来技術およびその問題点]
従来のイメージセンサではラインセンサを形成する光セ
ンサ(例えばフォト・ダイオード)毎に、出力信号を外
部回路へ導くリード線が設けられていた。このため、上
記リード線の接続作業(ワイヤーポンディング等で行な
われる)量が多くなり、この点が製造上の問題となって
いた。
ンサ(例えばフォト・ダイオード)毎に、出力信号を外
部回路へ導くリード線が設けられていた。このため、上
記リード線の接続作業(ワイヤーポンディング等で行な
われる)量が多くなり、この点が製造上の問題となって
いた。
このため、近年、上記各光センサからの出力信号を時分
割で外部回路に導びき、上記リード線の本数を少なくし
たもの、例えば第7図に示すようなものもできている。
割で外部回路に導びき、上記リード線の本数を少なくし
たもの、例えば第7図に示すようなものもできている。
第7図においては、ライセンサ2を構成する64個のフ
ォト・ダイオードS1.1〜58.8 と、時分割処理
のための走査回路3を構成し、上記フォト・ダイオード
と1対lに接続する64個の薄膜トランジスタスインチ
T1..−T8.8は8個毎の8グループに分けられて
いる。そして各グループの薄膜トランジスタスイッチの
ゲートはグループ毎に同一の走査信号線に接続され、グ
ループ毎にオン、オフをする。すなわち、64個のフォ
ト・ダイオードで得られた光検出信号は、グループ毎に
分けて8ビット並列信号として時分割的に外部回路5に
送られる。
ォト・ダイオードS1.1〜58.8 と、時分割処理
のための走査回路3を構成し、上記フォト・ダイオード
と1対lに接続する64個の薄膜トランジスタスインチ
T1..−T8.8は8個毎の8グループに分けられて
いる。そして各グループの薄膜トランジスタスイッチの
ゲートはグループ毎に同一の走査信号線に接続され、グ
ループ毎にオン、オフをする。すなわち、64個のフォ
ト・ダイオードで得られた光検出信号は、グループ毎に
分けて8ビット並列信号として時分割的に外部回路5に
送られる。
しかしながら、このようなタイプのものでは、ラインセ
ンサが構成されている基板から導出するリード線の本数
を少なくできるものの、同一基板上にラインセンサを構
成する多数のフォト・ダイオードと、これと同数のスイ
ッチング素子およびこれらを結線するブトリックス配線
を形成する必要があり、製造工程が著しく複雑になると
いう問題があった。
ンサが構成されている基板から導出するリード線の本数
を少なくできるものの、同一基板上にラインセンサを構
成する多数のフォト・ダイオードと、これと同数のスイ
ッチング素子およびこれらを結線するブトリックス配線
を形成する必要があり、製造工程が著しく複雑になると
いう問題があった。
[発明の目的1
この発明は、上述した事情に基づいてなされたもので、
その目的とするところは、ラインセンサが形成されてい
る基板から外部回路へ出力を導出するリード線の本数の
増加をできるだけ抑えつつ、上記基板上に形成される素
子数の減少を図り、それにより、製造が大幅に容易とな
るイメージセンサを提供することにある。
その目的とするところは、ラインセンサが形成されてい
る基板から外部回路へ出力を導出するリード線の本数の
増加をできるだけ抑えつつ、上記基板上に形成される素
子数の減少を図り、それにより、製造が大幅に容易とな
るイメージセンサを提供することにある。
[発IJの要点]
この発明は上述した目的を達成するために、ゲート電圧
が印加された場合およびチャンネル部が受光した場合に
導通状態となる(すなわちスイ・ンチング機能と光検出
機鋤の二つを併有する)薄膜トランジスタの複数を直列
にしたもので光センサを構成すると共に、上記複数の薄
膜トランジスタのうちのいずれか1個を順次、一定時間
ゲート電圧を印加せず、光検出素子として機flさせ、
その間、他の薄膜トランジスタにはゲート電圧を印加し
続け、導通状態を保つようにしたことを要旨とする。
が印加された場合およびチャンネル部が受光した場合に
導通状態となる(すなわちスイ・ンチング機能と光検出
機鋤の二つを併有する)薄膜トランジスタの複数を直列
にしたもので光センサを構成すると共に、上記複数の薄
膜トランジスタのうちのいずれか1個を順次、一定時間
ゲート電圧を印加せず、光検出素子として機flさせ、
その間、他の薄膜トランジスタにはゲート電圧を印加し
続け、導通状態を保つようにしたことを要旨とする。
[実施例]
先ず、本実施例を説明する前に、本実施例における構成
の基本単位となる光センサの原理につI/Xで説明する
。
の基本単位となる光センサの原理につI/Xで説明する
。
第1図は、一つの光センサPに着目し、これと直流電源
4およびその他の回路との関係を示すものである。光セ
ンサPは、図示するように、直列接続する2つのNチャ
ンネルMO5@FETである薄膜トランジスタT+ 、
T2 (Q膜トランジスタTI のソースと薄膜トラ
ンジスタT2のドレインが接続されている)から構成さ
れている。そして、この薄膜トランジスタTI 、T2
は、共に同一の機能を持つ非晶質シリコンMO3−FE
Tであり、チャンネル部が受光したとき、又はゲートに
電圧が印加されたときに導通状態となる。すなわち、薄
膜トランジスタT+ 、T2は、光検出機能とスイッチ
ング接衝とを併有す−るものである。
4およびその他の回路との関係を示すものである。光セ
ンサPは、図示するように、直列接続する2つのNチャ
ンネルMO5@FETである薄膜トランジスタT+ 、
T2 (Q膜トランジスタTI のソースと薄膜トラ
ンジスタT2のドレインが接続されている)から構成さ
れている。そして、この薄膜トランジスタTI 、T2
は、共に同一の機能を持つ非晶質シリコンMO3−FE
Tであり、チャンネル部が受光したとき、又はゲートに
電圧が印加されたときに導通状態となる。すなわち、薄
膜トランジスタT+ 、T2は、光検出機能とスイッチ
ング接衝とを併有す−るものである。
いま、第1図のような回路で、光センサPの薄膜トラン
ジスタT2にのみゲート電圧を与えると、スイッチング
素子として、薄膜トランジスタT2はオン状態になるが
、薄膜トランジスタT+はオン状態に止まる。しかし、
ここで、オフ状!3にある薄膜トランジスタTIのチャ
ンネル部に光を当てると、薄膜トランジスタT1も導通
状態となり、光センサP全体としてみても導通状態とな
る。すなわち、この場合、薄膜トランジスタT1は、光
検出素子として働き、その受光の有無だけに依存し光セ
ンサPは導通又は非導通状態をとル、コノため、アナロ
グスイッチAを開くと、薄膜トランジスタTIの受光の
有無が、直流型TA4から光センサP、アナログスイッ
チA、抵抗7を介しアースに流れる電流の有無となり、
更に、これは増幅器8の出力の有無として検出される。
ジスタT2にのみゲート電圧を与えると、スイッチング
素子として、薄膜トランジスタT2はオン状態になるが
、薄膜トランジスタT+はオン状態に止まる。しかし、
ここで、オフ状!3にある薄膜トランジスタTIのチャ
ンネル部に光を当てると、薄膜トランジスタT1も導通
状態となり、光センサP全体としてみても導通状態とな
る。すなわち、この場合、薄膜トランジスタT1は、光
検出素子として働き、その受光の有無だけに依存し光セ
ンサPは導通又は非導通状態をとル、コノため、アナロ
グスイッチAを開くと、薄膜トランジスタTIの受光の
有無が、直流型TA4から光センサP、アナログスイッ
チA、抵抗7を介しアースに流れる電流の有無となり、
更に、これは増幅器8の出力の有無として検出される。
結局、ゲートに電圧が印加されていない薄膜トランジス
タT1の受光の有無がこの回路の出力の有無となって現
われる。また、逆に、ssトランジスタT1にのみゲー
ト電圧を与えると、上記の場合と反対で薄膜トランジス
タT2が光検出素子として働き、その受光の有無がこの
回路の出力の有無として検出される。
タT1の受光の有無がこの回路の出力の有無となって現
われる。また、逆に、ssトランジスタT1にのみゲー
ト電圧を与えると、上記の場合と反対で薄膜トランジス
タT2が光検出素子として働き、その受光の有無がこの
回路の出力の有無として検出される。
このため、アナログスイッチAに時間Tの間、ゲート′
屯圧を印加し、これをオン状態とした上で、前半のT/
2の間は、Q膜トランジスタT2の方にだけゲート電圧
を印加し、後半のT/2の間は逆に薄膜トランジスタT
1の方にだけゲート電圧を印加すると、アナログスイッ
チAがオン状態にある間に薄膜トランジスタT、、T2
での光検出信号が直列信号として増幅器8に送られる
。
屯圧を印加し、これをオン状態とした上で、前半のT/
2の間は、Q膜トランジスタT2の方にだけゲート電圧
を印加し、後半のT/2の間は逆に薄膜トランジスタT
1の方にだけゲート電圧を印加すると、アナログスイッ
チAがオン状態にある間に薄膜トランジスタT、、T2
での光検出信号が直列信号として増幅器8に送られる
。
つまり、1つの薄膜トランジスタをタイミングにより、
スイッチング素子又は光検光素子として用いて、各光検
出信号を時分割的にアナログスイッチA、増幅器8に送
っていることなる。
スイッチング素子又は光検光素子として用いて、各光検
出信号を時分割的にアナログスイッチA、増幅器8に送
っていることなる。
なお、第1図における光センサPは2個の薄膜トランジ
スタを直列としたものであるが、これを多数のQ膜トラ
ンジスタを直列にしたものとし、選択的にそのうちのい
ずれか1個のみを残し、他の総べてにゲート電圧を印加
すると、その1個のみが光検出素子として働き、他は導
通状態を保つことになるので、ゲート電圧を印加されな
い!I!9トランジスタを順次変えていくと、その都度
その薄膜トランジスタの位置での光情報を把握できるこ
とになる。
スタを直列としたものであるが、これを多数のQ膜トラ
ンジスタを直列にしたものとし、選択的にそのうちのい
ずれか1個のみを残し、他の総べてにゲート電圧を印加
すると、その1個のみが光検出素子として働き、他は導
通状態を保つことになるので、ゲート電圧を印加されな
い!I!9トランジスタを順次変えていくと、その都度
その薄膜トランジスタの位置での光情報を把握できるこ
とになる。
次に第1図における光センサPの構造を第2図に基づい
て説明する。ガラス基板20の上に絶縁形のMOS −
FETである薄膜トランジスタTI 、T2が集積回路
技術により形成されている。ゲート電極21は例えばモ
リブデン、クロム竿の薄膜で構成され、その上方には絶
縁層22としてシリコン酸化膜が形成されている。更に
その上方には、非晶質シリコン層23およびアルミニウ
ムの′市極24が端居されている。そして、非晶質シリ
コン層23の上面側で電極24との境界部分にはホスシ
ン(PH3)をドープしてN型の非晶質半導体としたド
レイン25およびソース26が形成されている。なお、
F!膜トランジスタT1のソース26は薄膜トランジス
タT2のドレイン25と電極24で接続され、両薄膜ト
ランジスタは直列に接続されている。
て説明する。ガラス基板20の上に絶縁形のMOS −
FETである薄膜トランジスタTI 、T2が集積回路
技術により形成されている。ゲート電極21は例えばモ
リブデン、クロム竿の薄膜で構成され、その上方には絶
縁層22としてシリコン酸化膜が形成されている。更に
その上方には、非晶質シリコン層23およびアルミニウ
ムの′市極24が端居されている。そして、非晶質シリ
コン層23の上面側で電極24との境界部分にはホスシ
ン(PH3)をドープしてN型の非晶質半導体としたド
レイン25およびソース26が形成されている。なお、
F!膜トランジスタT1のソース26は薄膜トランジス
タT2のドレイン25と電極24で接続され、両薄膜ト
ランジスタは直列に接続されている。
第3図は、本実施例の回路図である。基板l上には前述
した光センサP+ 、 P2 、・・・・・・Pnから
なるライセンサ2が一体成形されており、直流電源4は
、このラインセンサ2に駆動電圧を供給しており、検出
回路lOはラインセンサ2からの出力信号を検出してこ
れらを画像信号としている。
した光センサP+ 、 P2 、・・・・・・Pnから
なるライセンサ2が一体成形されており、直流電源4は
、このラインセンサ2に駆動電圧を供給しており、検出
回路lOはラインセンサ2からの出力信号を検出してこ
れらを画像信号としている。
すなわち、前述の光センサPがn個、直流電源4と検出
回路10の間で並列接続されている。
回路10の間で並列接続されている。
そして、このn個の各光センサP、、P2 、・・・・
・・P、において、左側の薄膜トランジスタT+、+
、T2.l 、 ・・−・−・Tn、1のゲートは、一
括してmノ御信号φの信号線に接続されているので、制
御信号φがH(ハイ)になると、これらの薄膜トランジ
スタは一斉にオン状態となり、一方、右側の薄膜トラン
ジスタTI 2 、 T2.2 、・・・・・・Tn、
2のゲートは一括して制御信号下め信号線に接続されて
いるので、制御信号¥がH(ハイ)になると、これらの
薄膜トランジスタは一斉にオン状態になる。
・・P、において、左側の薄膜トランジスタT+、+
、T2.l 、 ・・−・−・Tn、1のゲートは、一
括してmノ御信号φの信号線に接続されているので、制
御信号φがH(ハイ)になると、これらの薄膜トランジ
スタは一斉にオン状態となり、一方、右側の薄膜トラン
ジスタTI 2 、 T2.2 、・・・・・・Tn、
2のゲートは一括して制御信号下め信号線に接続されて
いるので、制御信号¥がH(ハイ)になると、これらの
薄膜トランジスタは一斉にオン状態になる。
また、マルチプレクサ11のアナログスイッチAI 、
A2.=・−・Anはサンプル信号S1.′S2・・・
・・・Snを受けて、接続する光センサPI 、 P2
・・・・・・P、からの光検出信号を時分割的に増幅器
8に送る。
A2.=・−・Anはサンプル信号S1.′S2・・・
・・・Snを受けて、接続する光センサPI 、 P2
・・・・・・P、からの光検出信号を時分割的に増幅器
8に送る。
次に本実施における動作を説明する。先ず、制御信号φ
、φおよびサンプル信号Sl 、52・・・・・・Sn
の関係について説明する。制御信号φおよび下は第4図
に示すように周期Tの矩形波であり、制御信号7は制御
信号φの反転信号となっている。また一方、サンプル信
号S、 、S2・・・・・・Snは、第4図に示すよう
に、制御信号jの立上りと同期して立上がり、パルス幅
を制御信号φ、下の周期Tと同じくするものである。こ
のため例えば、アナログスイッチA1にサンプル信号S
+が送られてきてアナログスイッチA1がオン状態にな
るとこのオン状態が続くTの前半のT/2(第4UI!
Jでのタイミングl)では制御信号iがHなので薄膜ト
ランジスタT1.2が導通状態となり、光検出素子とし
て働く左側の61膜トランジスタT1.、が受光中なら
、薄膜トランジスタT1.l 、 T1.2およびアナ
ログスイッチAIの王者ともに導通状態となり、出力が
増幅器8に送られるが、薄膜トランジスタT1.Iが受
光中でないと出力は送られない、そして、後半のT/2
(タイミング2)では、制御信号φがHなので薄膜トラ
ンジスタT1,1が導通状態となり、光検出素子として
働く右側の薄膜トランジスタT1.2が受光中なら薄)
模トランジスタT+、+ 、T1.2およびアナログス
イッチA1の王者ともに導通状態となり、出力が増進器
8に送られるが、薄膜トランジスタTI 2が受光中で
ないなら出力は送られない。以下、アナログスイッf−
A2.A3・・・・・・Anにサンプル信号S2 、S
3・・・・・・Snが送られてきたときも同様の動作が
順次行なわれる。すなわち、2n個の薄膜トランジスタ
の位置での光検出信号が2nビツトの直列信号として増
幅器8に送られることにな・る。
、φおよびサンプル信号Sl 、52・・・・・・Sn
の関係について説明する。制御信号φおよび下は第4図
に示すように周期Tの矩形波であり、制御信号7は制御
信号φの反転信号となっている。また一方、サンプル信
号S、 、S2・・・・・・Snは、第4図に示すよう
に、制御信号jの立上りと同期して立上がり、パルス幅
を制御信号φ、下の周期Tと同じくするものである。こ
のため例えば、アナログスイッチA1にサンプル信号S
+が送られてきてアナログスイッチA1がオン状態にな
るとこのオン状態が続くTの前半のT/2(第4UI!
Jでのタイミングl)では制御信号iがHなので薄膜ト
ランジスタT1.2が導通状態となり、光検出素子とし
て働く左側の61膜トランジスタT1.、が受光中なら
、薄膜トランジスタT1.l 、 T1.2およびアナ
ログスイッチAIの王者ともに導通状態となり、出力が
増幅器8に送られるが、薄膜トランジスタT1.Iが受
光中でないと出力は送られない、そして、後半のT/2
(タイミング2)では、制御信号φがHなので薄膜トラ
ンジスタT1,1が導通状態となり、光検出素子として
働く右側の薄膜トランジスタT1.2が受光中なら薄)
模トランジスタT+、+ 、T1.2およびアナログス
イッチA1の王者ともに導通状態となり、出力が増進器
8に送られるが、薄膜トランジスタTI 2が受光中で
ないなら出力は送られない。以下、アナログスイッf−
A2.A3・・・・・・Anにサンプル信号S2 、S
3・・・・・・Snが送られてきたときも同様の動作が
順次行なわれる。すなわち、2n個の薄膜トランジスタ
の位置での光検出信号が2nビツトの直列信号として増
幅器8に送られることにな・る。
以上のように、本実施例では並列接続するn個の光セン
サを配列してなるライセンサにおいて、前記光センサを
、ゲート電圧が印加された場合およびチャンネル部が受
光した場合に導通状態となる薄膜トランジスタの2個を
直列にしたもので構成すると共に、各光センサにおいて
、上記複数個の薄膜トランジスタのうちのいずれか1個
を順次、一定時間、ゲート電圧を印加せず、光検出素子
として機能させ、その間、他の薄膜トランジスタにはゲ
ート電圧を印加し統は導通状態を保つようにしたから、
ライセンサ2から検出回路10へ出力を導くリート線の
大幅増加を抑えつつ上記基板上に形成される素子数を従
来例(第7図に示すもの)に比較し半減でき、ライセン
サ延いてはイメージセンサの製造を大幅に容易にするこ
とが可能となる。
サを配列してなるライセンサにおいて、前記光センサを
、ゲート電圧が印加された場合およびチャンネル部が受
光した場合に導通状態となる薄膜トランジスタの2個を
直列にしたもので構成すると共に、各光センサにおいて
、上記複数個の薄膜トランジスタのうちのいずれか1個
を順次、一定時間、ゲート電圧を印加せず、光検出素子
として機能させ、その間、他の薄膜トランジスタにはゲ
ート電圧を印加し統は導通状態を保つようにしたから、
ライセンサ2から検出回路10へ出力を導くリート線の
大幅増加を抑えつつ上記基板上に形成される素子数を従
来例(第7図に示すもの)に比較し半減でき、ライセン
サ延いてはイメージセンサの製造を大幅に容易にするこ
とが可能となる。
次に他の実施例について説明する。この実施例によるイ
メージセンサの回路図を第5図に示す。
メージセンサの回路図を第5図に示す。
基板l上に、並列!1i統するn個の光センサPI 、
P2・・・・・・Pnからなるライセンサ2が構成され
、各光センサの出力が、並列的に検出回路lOへ導入さ
れている点では先の実施例と同じである。しかし、先の
実施例では、2個の前記薄膜トランジスタを直列に接続
したものを光センサとしたが、本実施例では、3個の前
記薄膜トランジスタを直列に接続したものを光センサと
してる。そして、これらの薄膜トランジスタにゲート電
圧として与えられる制御信号波も3種となり、この3種
の制御信号φ1、φ2.φ3用の信号線が設けられてい
る。すなわち、各光センサで左側に位置する薄膜トラン
ジスタT1.l 、 T2.l 、・・・・・・Tn、
+ のゲートは、一括して制御信号φlの信号線に接続
されており、制御信号φlがHのとき、これらの薄膜ト
ランジスタは、すべてオン状態になる。また各光センサ
で中央に位置する薄膜トランジスタT1.2 、 T2
.2 、 H+H++Tn2のゲートは、一括して制御
信号φ2の信号線に接続されており、制御信号φ2がH
のとき、これらの薄膜トランジスタは、すべてオン状態
になる。更に、各光センサで右側に位置する薄膜トラン
ジスタT1.3 、 T2.3 、・・・・・・”rn
、i のゲートは一括して、制御信号φ3の信号線に接
続されており、信号Φ3がHのとき、これらの薄膜トラ
ンジスタは、すべてオン状態になる。検出回路lOは先
の実施例の場合と同じで、マルチプレクサ11を構成す
るアナログスイッチA、、A2・・・・・・Anは。
P2・・・・・・Pnからなるライセンサ2が構成され
、各光センサの出力が、並列的に検出回路lOへ導入さ
れている点では先の実施例と同じである。しかし、先の
実施例では、2個の前記薄膜トランジスタを直列に接続
したものを光センサとしたが、本実施例では、3個の前
記薄膜トランジスタを直列に接続したものを光センサと
してる。そして、これらの薄膜トランジスタにゲート電
圧として与えられる制御信号波も3種となり、この3種
の制御信号φ1、φ2.φ3用の信号線が設けられてい
る。すなわち、各光センサで左側に位置する薄膜トラン
ジスタT1.l 、 T2.l 、・・・・・・Tn、
+ のゲートは、一括して制御信号φlの信号線に接続
されており、制御信号φlがHのとき、これらの薄膜ト
ランジスタは、すべてオン状態になる。また各光センサ
で中央に位置する薄膜トランジスタT1.2 、 T2
.2 、 H+H++Tn2のゲートは、一括して制御
信号φ2の信号線に接続されており、制御信号φ2がH
のとき、これらの薄膜トランジスタは、すべてオン状態
になる。更に、各光センサで右側に位置する薄膜トラン
ジスタT1.3 、 T2.3 、・・・・・・”rn
、i のゲートは一括して、制御信号φ3の信号線に接
続されており、信号Φ3がHのとき、これらの薄膜トラ
ンジスタは、すべてオン状態になる。検出回路lOは先
の実施例の場合と同じで、マルチプレクサ11を構成す
るアナログスイッチA、、A2・・・・・・Anは。
時分割的にパルス幅Tで送られてくるサンプル信号31
、S2・・・・・・Snを受け、オン状態になる。
、S2・・・・・・Snを受け、オン状態になる。
次に本実施例の動作について説明する。先ず制御信号φ
1、φ2、φ3およびサンプル信号SH、32,・・・
・・・Snについて、第6図に基づき説明する。
1、φ2、φ3およびサンプル信号SH、32,・・・
・・・Snについて、第6図に基づき説明する。
制御信号φ1、φ2、φ3は周期をTとし、パルス占有
率を273とする矩形波で、これらの位相は、順次、T
/3だけ遅れている。このため、制御信号φl、φ2、
φ3は、順次、T/3の時間幅で、L状態となる。これ
らの制御信号φ1、φ2、φ3とサンプル信号Sl 、
S2 、・・・・・・Snとの関係は各制御信号の周
期Tがサンプル信号のパルス幅になっている。またこの
サンプル信号Sl 、 32 、・・・・・・Snは制
御信号φ1がL状態とになるのと同期して立上がり、制
御信号φ3のL状態が終るのと同期して立下がる。この
ため、アナログスイッチA1にサンプル信号S+ が送
られてきて、このアナログスイッチAIがオン状態にな
った場合を考えると、オン状態が統くTのうちの初めの
T/3の間は、光センサP1における左側の薄膜トラン
ジスタT1.l のゲート電圧となる制御信号φ1がL
となるので、この薄膜トランジスタT1.1だけがオフ
状態となり、次のT/3の間は中央の薄膜トランジスタ
T1.2のゲート電圧となる制御信号φ2がLとなるの
で、この薄膜トランジスタT1.2だけがオフ状態とな
り、最後のT/3の間は右側の%1膜トランジスタT1
.3のゲート電圧となる制御信号φ3がLとなるので、
このfAN膜トランジスタT1.3だけがオフ状態とな
る。すなわち、アナログスイッチAIがオン状態にある
Tの間に薄膜トランジスタT1.I、T1.2 、 T
1.3が順次T/3ずつ光検出素子となり、それぞれの
位置における光検出信号を3ビット直列信号として増幅
器8に送る。以下アナログスイッチA2 、A3・・・
・・・Anにサンプル信号S2 、 S3・・・・・・
Snが送られてきたときも同様の動作が順次、行なわれ
る。すなわち、Sn個の薄膜トランジスタの位置での光
検出信号が3nビツトの直列信号として順次、増幅器8
に送られる。
率を273とする矩形波で、これらの位相は、順次、T
/3だけ遅れている。このため、制御信号φl、φ2、
φ3は、順次、T/3の時間幅で、L状態となる。これ
らの制御信号φ1、φ2、φ3とサンプル信号Sl 、
S2 、・・・・・・Snとの関係は各制御信号の周
期Tがサンプル信号のパルス幅になっている。またこの
サンプル信号Sl 、 32 、・・・・・・Snは制
御信号φ1がL状態とになるのと同期して立上がり、制
御信号φ3のL状態が終るのと同期して立下がる。この
ため、アナログスイッチA1にサンプル信号S+ が送
られてきて、このアナログスイッチAIがオン状態にな
った場合を考えると、オン状態が統くTのうちの初めの
T/3の間は、光センサP1における左側の薄膜トラン
ジスタT1.l のゲート電圧となる制御信号φ1がL
となるので、この薄膜トランジスタT1.1だけがオフ
状態となり、次のT/3の間は中央の薄膜トランジスタ
T1.2のゲート電圧となる制御信号φ2がLとなるの
で、この薄膜トランジスタT1.2だけがオフ状態とな
り、最後のT/3の間は右側の%1膜トランジスタT1
.3のゲート電圧となる制御信号φ3がLとなるので、
このfAN膜トランジスタT1.3だけがオフ状態とな
る。すなわち、アナログスイッチAIがオン状態にある
Tの間に薄膜トランジスタT1.I、T1.2 、 T
1.3が順次T/3ずつ光検出素子となり、それぞれの
位置における光検出信号を3ビット直列信号として増幅
器8に送る。以下アナログスイッチA2 、A3・・・
・・・Anにサンプル信号S2 、 S3・・・・・・
Snが送られてきたときも同様の動作が順次、行なわれ
る。すなわち、Sn個の薄膜トランジスタの位置での光
検出信号が3nビツトの直列信号として順次、増幅器8
に送られる。
以上のように、本実施例では並列接続するn個の光セン
ナを配列してなるラインセンサにおいて、前記光センサ
を、ゲート電圧が印加された場合およびチャンネル部が
受光した場合に導通状態となる?、H1!2)ランジス
タの3個を直列したもので構成すると共に、各光センサ
において、上記複数個の111il!!2)テンジスタ
のうちのいずれか1個を順次一定時間、ゲート電圧を印
加せず、光検出素子として機能させ、その間、他の薄膜
トランジスタにはゲート電圧を印加し続は導通状態を保
つようにしたから、ラインセンナを構成する基板上の素
子数を、従来例(第7図に示すもの)に比較し半減でき
ると共に、光センナ毎に設けられる出力信号のリード線
数を先の実施例におけるよりも更に少なくできるという
利点を有し、ラインセンサ。
ナを配列してなるラインセンサにおいて、前記光センサ
を、ゲート電圧が印加された場合およびチャンネル部が
受光した場合に導通状態となる?、H1!2)ランジス
タの3個を直列したもので構成すると共に、各光センサ
において、上記複数個の111il!!2)テンジスタ
のうちのいずれか1個を順次一定時間、ゲート電圧を印
加せず、光検出素子として機能させ、その間、他の薄膜
トランジスタにはゲート電圧を印加し続は導通状態を保
つようにしたから、ラインセンナを構成する基板上の素
子数を、従来例(第7図に示すもの)に比較し半減でき
ると共に、光センナ毎に設けられる出力信号のリード線
数を先の実施例におけるよりも更に少なくできるという
利点を有し、ラインセンサ。
延いてはイメージセンサの製造を大幅に容易にすること
が可能となる。
が可能となる。
なお、この発明は上記二実施例に限定されず。
この発明を逸脱しない範囲内において種々変形応用可能
である。
である。
[発明の効果1
この発明は、以上説明したように、ゲート電圧が印加さ
れた場合、およびチャンネル部が受光した場合に導通状
態となる(すなわちスイッチング機能と光検出機能の二
つを併有する)薄膜トランジスタの複数を直列にしたも
ので光センナを構成すると共に、上記薄膜トランジスタ
のうちのいずれか1個を順次、一定時間、ゲート電圧の
印加を止めて、光検出素子として機能させ、その間、他
の薄膜トランジスタにはゲート電圧を印加し続け、導通
状態を保つようにしたから、ラインセンサが形成されて
いる基板から外部回路へ出力を導出するリード線の本数
の増加をできるだけ抑えつつ、上記基板上に形成される
素子数を減少でき、ラインセンサ、延いてはイメージセ
ンサの製造を大幅に容易にすることができるという効果
を有する。
れた場合、およびチャンネル部が受光した場合に導通状
態となる(すなわちスイッチング機能と光検出機能の二
つを併有する)薄膜トランジスタの複数を直列にしたも
ので光センナを構成すると共に、上記薄膜トランジスタ
のうちのいずれか1個を順次、一定時間、ゲート電圧の
印加を止めて、光検出素子として機能させ、その間、他
の薄膜トランジスタにはゲート電圧を印加し続け、導通
状態を保つようにしたから、ラインセンサが形成されて
いる基板から外部回路へ出力を導出するリード線の本数
の増加をできるだけ抑えつつ、上記基板上に形成される
素子数を減少でき、ラインセンサ、延いてはイメージセ
ンサの製造を大幅に容易にすることができるという効果
を有する。
第1図は、この発明の一実施例における光センサと、他
の回路との関係を示す図、第2図は、第1図における光
センサの構造を示す図、第3図はこの発明の一実施例の
回路図、第4図は、第3図に示す各信号波のタイムチャ
ート、第5図は、この発明の他の実施例の回路図、第6
図は、第5図における各信号波のタイムチャート、第7
図は従来のイメージセンサの回路図である。 l・、・基板、2・φ、ラインセンサ、4.・・直流電
源、10・・・検出回路、P、、P2、・・・Pn
・・・光センサ、T1.I 、 T1.2 、・・・T
n3 ・・・薄膜トランジスタ。 特許出願人 カシオ計算機株式会社 第3図 鉛 Sn□−一一一「1−一
の回路との関係を示す図、第2図は、第1図における光
センサの構造を示す図、第3図はこの発明の一実施例の
回路図、第4図は、第3図に示す各信号波のタイムチャ
ート、第5図は、この発明の他の実施例の回路図、第6
図は、第5図における各信号波のタイムチャート、第7
図は従来のイメージセンサの回路図である。 l・、・基板、2・φ、ラインセンサ、4.・・直流電
源、10・・・検出回路、P、、P2、・・・Pn
・・・光センサ、T1.I 、 T1.2 、・・・T
n3 ・・・薄膜トランジスタ。 特許出願人 カシオ計算機株式会社 第3図 鉛 Sn□−一一一「1−一
Claims (1)
- 複数個の光センサを配列してなるイメージセンサにおい
て、前記光センサは、ゲート電圧が印加された場合およ
びチャンネル部が受光した場合に導通状態となる複数の
薄膜トランジスタを直列接続してなり、上記複数の薄膜
トランジスタのうちのいずれか1個を、順次、光検出素
子として機能させたことを特徴としたイメージセンサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60289998A JPH0771172B2 (ja) | 1985-12-23 | 1985-12-23 | イメ−ジセンサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60289998A JPH0771172B2 (ja) | 1985-12-23 | 1985-12-23 | イメ−ジセンサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62149251A true JPS62149251A (ja) | 1987-07-03 |
JPH0771172B2 JPH0771172B2 (ja) | 1995-07-31 |
Family
ID=17750457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60289998A Expired - Lifetime JPH0771172B2 (ja) | 1985-12-23 | 1985-12-23 | イメ−ジセンサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0771172B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246272A (ja) * | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 二次元ホトセンサアレイ |
JPH05213486A (ja) * | 1991-06-24 | 1993-08-24 | Icl Personal Syst Oy | プリンターまたは同様な出力装置 |
-
1985
- 1985-12-23 JP JP60289998A patent/JPH0771172B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246272A (ja) * | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 二次元ホトセンサアレイ |
JPH05213486A (ja) * | 1991-06-24 | 1993-08-24 | Icl Personal Syst Oy | プリンターまたは同様な出力装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0771172B2 (ja) | 1995-07-31 |
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