JPS62149251A

JPS62149251A - イメ−ジセンサ

Info

Publication number: JPS62149251A
Application number: JP60289998A
Authority: JP
Inventors: Haruo Wakai; 若井　晴夫
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-12-23
Filing date: 1985-12-23
Publication date: 1987-07-03
Anticipated expiration: 2010-07-31
Also published as: JPH0771172B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、ファクシミリ等に用いられるイメージセン
サに関する。

［従来技術およびその問題点］従来のイメージセンサではラインセンサを形成する光セ
ンサ（例えばフォト・ダイオード）毎に、出力信号を外
部回路へ導くリード線が設けられていた。このため、上
記リード線の接続作業（ワイヤーポンディング等で行な
われる）量が多くなり、この点が製造上の問題となって
いた。

このため、近年、上記各光センサからの出力信号を時分
割で外部回路に導びき、上記リード線の本数を少なくし
たもの、例えば第７図に示すようなものもできている。

第７図においては、ライセンサ２を構成する６４個のフ
ォト・ダイオードＳ１．１〜５８．８　と、時分割処理
のための走査回路３を構成し、上記フォト・ダイオード
と１対ｌに接続する６４個の薄膜トランジスタスインチ
Ｔ１．．−Ｔ８．８は８個毎の８グループに分けられて
いる。そして各グループの薄膜トランジスタスイッチの
ゲートはグループ毎に同一の走査信号線に接続され、グ
ループ毎にオン、オフをする。すなわち、６４個のフォ
ト・ダイオードで得られた光検出信号は、グループ毎に
分けて８ビット並列信号として時分割的に外部回路５に
送られる。

しかしながら、このようなタイプのものでは、ラインセ
ンサが構成されている基板から導出するリード線の本数
を少なくできるものの、同一基板上にラインセンサを構
成する多数のフォト・ダイオードと、これと同数のスイ
ッチング素子およびこれらを結線するブトリックス配線
を形成する必要があり、製造工程が著しく複雑になると
いう問題があった。

［発明の目的１この発明は、上述した事情に基づいてなされたもので、
その目的とするところは、ラインセンサが形成されてい
る基板から外部回路へ出力を導出するリード線の本数の
増加をできるだけ抑えつつ、上記基板上に形成される素
子数の減少を図り、それにより、製造が大幅に容易とな
るイメージセンサを提供することにある。

［発ＩＪの要点］この発明は上述した目的を達成するために、ゲート電圧
が印加された場合およびチャンネル部が受光した場合に
導通状態となる（すなわちスイ・ンチング機能と光検出
機鋤の二つを併有する）薄膜トランジスタの複数を直列
にしたもので光センサを構成すると共に、上記複数の薄
膜トランジスタのうちのいずれか１個を順次、一定時間
ゲート電圧を印加せず、光検出素子として機ｆｌさせ、
その間、他の薄膜トランジスタにはゲート電圧を印加し
続け、導通状態を保つようにしたことを要旨とする。

［実施例］先ず、本実施例を説明する前に、本実施例における構成
の基本単位となる光センサの原理につＩ／Ｘで説明する
。

第１図は、一つの光センサＰに着目し、これと直流電源
４およびその他の回路との関係を示すものである。光セ
ンサＰは、図示するように、直列接続する２つのＮチャ
ンネルＭＯ５＠ＦＥＴである薄膜トランジスタＴ＋　、
Ｔ２　　（Ｑ膜トランジスタＴＩ　のソースと薄膜トラ
ンジスタＴ２のドレインが接続されている）から構成さ
れている。そして、この薄膜トランジスタＴＩ　、Ｔ２
は、共に同一の機能を持つ非晶質シリコンＭＯ３−ＦＥ
Ｔであり、チャンネル部が受光したとき、又はゲートに
電圧が印加されたときに導通状態となる。すなわち、薄
膜トランジスタＴ＋　、Ｔ２は、光検出機能とスイッチ
ング接衝とを併有す−るものである。

いま、第１図のような回路で、光センサＰの薄膜トラン
ジスタＴ２にのみゲート電圧を与えると、スイッチング
素子として、薄膜トランジスタＴ２はオン状態になるが
、薄膜トランジスタＴ＋はオン状態に止まる。しかし、
ここで、オフ状！３にある薄膜トランジスタＴＩのチャ
ンネル部に光を当てると、薄膜トランジスタＴ１も導通
状態となり、光センサＰ全体としてみても導通状態とな
る。すなわち、この場合、薄膜トランジスタＴ１は、光
検出素子として働き、その受光の有無だけに依存し光セ
ンサＰは導通又は非導通状態をとル、コノため、アナロ
グスイッチＡを開くと、薄膜トランジスタＴＩの受光の
有無が、直流型ＴＡ４から光センサＰ、アナログスイッ
チＡ、抵抗７を介しアースに流れる電流の有無となり、
更に、これは増幅器８の出力の有無として検出される。

結局、ゲートに電圧が印加されていない薄膜トランジス
タＴ１の受光の有無がこの回路の出力の有無となって現
われる。また、逆に、ｓｓトランジスタＴ１にのみゲー
ト電圧を与えると、上記の場合と反対で薄膜トランジス
タＴ２が光検出素子として働き、その受光の有無がこの
回路の出力の有無として検出される。

このため、アナログスイッチＡに時間Ｔの間、ゲート′
屯圧を印加し、これをオン状態とした上で、前半のＴ／
２の間は、Ｑ膜トランジスタＴ２の方にだけゲート電圧
を印加し、後半のＴ／２の間は逆に薄膜トランジスタＴ
１の方にだけゲート電圧を印加すると、アナログスイッ
チＡがオン状態にある間に薄膜トランジスタＴ、、Ｔ２
　での光検出信号が直列信号として増幅器８に送られる
。

つまり、１つの薄膜トランジスタをタイミングにより、
スイッチング素子又は光検光素子として用いて、各光検
出信号を時分割的にアナログスイッチＡ、増幅器８に送
っていることなる。

なお、第１図における光センサＰは２個の薄膜トランジ
スタを直列としたものであるが、これを多数のＱ膜トラ
ンジスタを直列にしたものとし、選択的にそのうちのい
ずれか１個のみを残し、他の総べてにゲート電圧を印加
すると、その１個のみが光検出素子として働き、他は導
通状態を保つことになるので、ゲート電圧を印加されな
い！Ｉ！９トランジスタを順次変えていくと、その都度
その薄膜トランジスタの位置での光情報を把握できるこ
とになる。

次に第１図における光センサＰの構造を第２図に基づい
て説明する。ガラス基板２０の上に絶縁形のＭＯＳ　−
ＦＥＴである薄膜トランジスタＴＩ　、Ｔ２が集積回路
技術により形成されている。ゲート電極２１は例えばモ
リブデン、クロム竿の薄膜で構成され、その上方には絶
縁層２２としてシリコン酸化膜が形成されている。更に
その上方には、非晶質シリコン層２３およびアルミニウ
ムの′市極２４が端居されている。そして、非晶質シリ
コン層２３の上面側で電極２４との境界部分にはホスシ
ン（ＰＨ３）をドープしてＮ型の非晶質半導体としたド
レイン２５およびソース２６が形成されている。なお、
Ｆ！膜トランジスタＴ１のソース２６は薄膜トランジス
タＴ２のドレイン２５と電極２４で接続され、両薄膜ト
ランジスタは直列に接続されている。

第３図は、本実施例の回路図である。基板ｌ上には前述
した光センサＰ＋　、　Ｐ２　、・・・・・・Ｐｎから
なるライセンサ２が一体成形されており、直流電源４は
、このラインセンサ２に駆動電圧を供給しており、検出
回路ｌＯはラインセンサ２からの出力信号を検出してこ
れらを画像信号としている。

すなわち、前述の光センサＰがｎ個、直流電源４と検出
回路１０の間で並列接続されている。

そして、このｎ個の各光センサＰ、、Ｐ２　、・・・・
・・Ｐ、において、左側の薄膜トランジスタＴ＋、＋　
、Ｔ２．ｌ　、　・・−・−・Ｔｎ、１のゲートは、一
括してｍノ御信号φの信号線に接続されているので、制
御信号φがＨ（ハイ）になると、これらの薄膜トランジ
スタは一斉にオン状態となり、一方、右側の薄膜トラン
ジスタＴＩ　２　、　Ｔ２．２　、・・・・・・Ｔｎ、
２のゲートは一括して制御信号下め信号線に接続されて
いるので、制御信号￥がＨ（ハイ）になると、これらの
薄膜トランジスタは一斉にオン状態になる。

また、マルチプレクサ１１のアナログスイッチＡＩ　、
Ａ２．＝・−・Ａｎはサンプル信号Ｓ１．′Ｓ２・・・
・・・Ｓｎを受けて、接続する光センサＰＩ　、　Ｐ２
・・・・・・Ｐ、からの光検出信号を時分割的に増幅器
８に送る。

次に本実施における動作を説明する。先ず、制御信号φ
、φおよびサンプル信号Ｓｌ　、５２・・・・・・Ｓｎ
の関係について説明する。制御信号φおよび下は第４図
に示すように周期Ｔの矩形波であり、制御信号７は制御
信号φの反転信号となっている。また一方、サンプル信
号Ｓ、　、Ｓ２・・・・・・Ｓｎは、第４図に示すよう
に、制御信号ｊの立上りと同期して立上がり、パルス幅
を制御信号φ、下の周期Ｔと同じくするものである。こ
のため例えば、アナログスイッチＡ１にサンプル信号Ｓ
＋が送られてきてアナログスイッチＡ１がオン状態にな
るとこのオン状態が続くＴの前半のＴ／２（第４ＵＩ！
Ｊでのタイミングｌ）では制御信号ｉがＨなので薄膜ト
ランジスタＴ１．２が導通状態となり、光検出素子とし
て働く左側の６１膜トランジスタＴ１．、が受光中なら
、薄膜トランジスタＴ１．ｌ　、　Ｔ１．２およびアナ
ログスイッチＡＩの王者ともに導通状態となり、出力が
増幅器８に送られるが、薄膜トランジスタＴ１．Ｉが受
光中でないと出力は送られない、そして、後半のＴ／２
（タイミング２）では、制御信号φがＨなので薄膜トラ
ンジスタＴ１，１が導通状態となり、光検出素子として
働く右側の薄膜トランジスタＴ１．２が受光中なら薄）
模トランジスタＴ＋、＋　、Ｔ１．２およびアナログス
イッチＡ１の王者ともに導通状態となり、出力が増進器
８に送られるが、薄膜トランジスタＴＩ　２が受光中で
ないなら出力は送られない。以下、アナログスイッｆ−
Ａ２．Ａ３・・・・・・Ａｎにサンプル信号Ｓ２　、Ｓ
３・・・・・・Ｓｎが送られてきたときも同様の動作が
順次行なわれる。すなわち、２ｎ個の薄膜トランジスタ
の位置での光検出信号が２ｎビツトの直列信号として増
幅器８に送られることにな・る。

以上のように、本実施例では並列接続するｎ個の光セン
サを配列してなるライセンサにおいて、前記光センサを
、ゲート電圧が印加された場合およびチャンネル部が受
光した場合に導通状態となる薄膜トランジスタの２個を
直列にしたもので構成すると共に、各光センサにおいて
、上記複数個の薄膜トランジスタのうちのいずれか１個
を順次、一定時間、ゲート電圧を印加せず、光検出素子
として機能させ、その間、他の薄膜トランジスタにはゲ
ート電圧を印加し統は導通状態を保つようにしたから、
ライセンサ２から検出回路１０へ出力を導くリート線の
大幅増加を抑えつつ上記基板上に形成される素子数を従
来例（第７図に示すもの）に比較し半減でき、ライセン
サ延いてはイメージセンサの製造を大幅に容易にするこ
とが可能となる。

次に他の実施例について説明する。この実施例によるイ
メージセンサの回路図を第５図に示す。

基板ｌ上に、並列！１ｉ統するｎ個の光センサＰＩ　、
Ｐ２・・・・・・Ｐｎからなるライセンサ２が構成され
、各光センサの出力が、並列的に検出回路ｌＯへ導入さ
れている点では先の実施例と同じである。しかし、先の
実施例では、２個の前記薄膜トランジスタを直列に接続
したものを光センサとしたが、本実施例では、３個の前
記薄膜トランジスタを直列に接続したものを光センサと
してる。そして、これらの薄膜トランジスタにゲート電
圧として与えられる制御信号波も３種となり、この３種
の制御信号φ１、φ２．φ３用の信号線が設けられてい
る。すなわち、各光センサで左側に位置する薄膜トラン
ジスタＴ１．ｌ　、　Ｔ２．ｌ　、・・・・・・Ｔｎ、
＋　のゲートは、一括して制御信号φｌの信号線に接続
されており、制御信号φｌがＨのとき、これらの薄膜ト
ランジスタは、すべてオン状態になる。また各光センサ
で中央に位置する薄膜トランジスタＴ１．２　、　Ｔ２
．２　、　Ｈ＋Ｈ＋＋Ｔｎ２のゲートは、一括して制御
信号φ２の信号線に接続されており、制御信号φ２がＨ
のとき、これらの薄膜トランジスタは、すべてオン状態
になる。更に、各光センサで右側に位置する薄膜トラン
ジスタＴ１．３　、　Ｔ２．３　、・・・・・・”ｒｎ
、ｉ　のゲートは一括して、制御信号φ３の信号線に接
続されており、信号Φ３がＨのとき、これらの薄膜トラ
ンジスタは、すべてオン状態になる。検出回路ｌＯは先
の実施例の場合と同じで、マルチプレクサ１１を構成す
るアナログスイッチＡ、、Ａ２・・・・・・Ａｎは。

時分割的にパルス幅Ｔで送られてくるサンプル信号３１
　、Ｓ２・・・・・・Ｓｎを受け、オン状態になる。

次に本実施例の動作について説明する。先ず制御信号φ
１、φ２、φ３およびサンプル信号ＳＨ、３２，・・・
・・・Ｓｎについて、第６図に基づき説明する。

制御信号φ１、φ２、φ３は周期をＴとし、パルス占有
率を２７３とする矩形波で、これらの位相は、順次、Ｔ
／３だけ遅れている。このため、制御信号φｌ、φ２、
φ３は、順次、Ｔ／３の時間幅で、Ｌ状態となる。これ
らの制御信号φ１、φ２、φ３とサンプル信号Ｓｌ　、
　Ｓ２　、・・・・・・Ｓｎとの関係は各制御信号の周
期Ｔがサンプル信号のパルス幅になっている。またこの
サンプル信号Ｓｌ　、　３２　、・・・・・・Ｓｎは制
御信号φ１がＬ状態とになるのと同期して立上がり、制
御信号φ３のＬ状態が終るのと同期して立下がる。この
ため、アナログスイッチＡ１にサンプル信号Ｓ＋　が送
られてきて、このアナログスイッチＡＩがオン状態にな
った場合を考えると、オン状態が統くＴのうちの初めの
Ｔ／３の間は、光センサＰ１における左側の薄膜トラン
ジスタＴ１．ｌ　のゲート電圧となる制御信号φ１がＬ
となるので、この薄膜トランジスタＴ１．１だけがオフ
状態となり、次のＴ／３の間は中央の薄膜トランジスタ
Ｔ１．２のゲート電圧となる制御信号φ２がＬとなるの
で、この薄膜トランジスタＴ１．２だけがオフ状態とな
り、最後のＴ／３の間は右側の％１膜トランジスタＴ１
．３のゲート電圧となる制御信号φ３がＬとなるので、
このｆＡＮ膜トランジスタＴ１．３だけがオフ状態とな
る。すなわち、アナログスイッチＡＩがオン状態にある
Ｔの間に薄膜トランジスタＴ１．Ｉ、Ｔ１．２　、　Ｔ
１．３が順次Ｔ／３ずつ光検出素子となり、それぞれの
位置における光検出信号を３ビット直列信号として増幅
器８に送る。以下アナログスイッチＡ２　、Ａ３・・・
・・・Ａｎにサンプル信号Ｓ２　、　Ｓ３・・・・・・
Ｓｎが送られてきたときも同様の動作が順次、行なわれ
る。すなわち、Ｓｎ個の薄膜トランジスタの位置での光
検出信号が３ｎビツトの直列信号として順次、増幅器８
に送られる。

以上のように、本実施例では並列接続するｎ個の光セン
ナを配列してなるラインセンサにおいて、前記光センサ
を、ゲート電圧が印加された場合およびチャンネル部が
受光した場合に導通状態となる？、Ｈ１！２）ランジス
タの３個を直列したもので構成すると共に、各光センサ
において、上記複数個の１１１ｉｌ！！２）テンジスタ
のうちのいずれか１個を順次一定時間、ゲート電圧を印
加せず、光検出素子として機能させ、その間、他の薄膜
トランジスタにはゲート電圧を印加し続は導通状態を保
つようにしたから、ラインセンナを構成する基板上の素
子数を、従来例（第７図に示すもの）に比較し半減でき
ると共に、光センナ毎に設けられる出力信号のリード線
数を先の実施例におけるよりも更に少なくできるという
利点を有し、ラインセンサ。

延いてはイメージセンサの製造を大幅に容易にすること
が可能となる。

なお、この発明は上記二実施例に限定されず。

この発明を逸脱しない範囲内において種々変形応用可能
である。

［発明の効果１この発明は、以上説明したように、ゲート電圧が印加さ
れた場合、およびチャンネル部が受光した場合に導通状
態となる（すなわちスイッチング機能と光検出機能の二
つを併有する）薄膜トランジスタの複数を直列にしたも
ので光センナを構成すると共に、上記薄膜トランジスタ
のうちのいずれか１個を順次、一定時間、ゲート電圧の
印加を止めて、光検出素子として機能させ、その間、他
の薄膜トランジスタにはゲート電圧を印加し続け、導通
状態を保つようにしたから、ラインセンサが形成されて
いる基板から外部回路へ出力を導出するリード線の本数
の増加をできるだけ抑えつつ、上記基板上に形成される
素子数を減少でき、ラインセンサ、延いてはイメージセ
ンサの製造を大幅に容易にすることができるという効果
を有する。

【図面の簡単な説明】

第１図は、この発明の一実施例における光センサと、他
の回路との関係を示す図、第２図は、第１図における光
センサの構造を示す図、第３図はこの発明の一実施例の
回路図、第４図は、第３図に示す各信号波のタイムチャ
ート、第５図は、この発明の他の実施例の回路図、第６
図は、第５図における各信号波のタイムチャート、第７
図は従来のイメージセンサの回路図である。ｌ・、・基板、２・φ、ラインセンサ、４．・・直流電
源、１０・・・検出回路、Ｐ、、Ｐ２、・・・Ｐｎ　　
・・・光センサ、Ｔ１．Ｉ　、　Ｔ１．２　、・・・Ｔ
ｎ３　・・・薄膜トランジスタ。特許出願人　　カシオ計算機株式会社第３図鉛Ｓｎ□−一一一「１−一

Claims

【特許請求の範囲】

複数個の光センサを配列してなるイメージセンサにおい
て、前記光センサは、ゲート電圧が印加された場合およ
びチャンネル部が受光した場合に導通状態となる複数の
薄膜トランジスタを直列接続してなり、上記複数の薄膜
トランジスタのうちのいずれか１個を、順次、光検出素
子として機能させたことを特徴としたイメージセンサ。