JPS6128198B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ回路に関し特にMOS型電界効
果トランジスタ（以下MOSトランジスタとい
う）を用いた、スタテイツク集積回路メモリに関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory circuit, and more particularly to a static integrated circuit memory using a MOS field effect transistor (hereinafter referred to as a MOS transistor).

従来、この種のメモリとしては、１ビツトメモ
リ素子（以下メモリセルという）を６素子、３線
で構成したものが知られている。すなわち第１図
に示すメモリのメモリセルM₁₁のようにMOSトラ
ンジスタQ₁₁₁，Q₁₁₂，Q₁₁₃，Q₁₁₄で構成されるフ
リツプフロツプ回路、MOSトランジスタQ₁₁₅，
Q₁₁₆で構成されるゲート回路、２本のデータ線
D₁，₁、１本のワード線（書込み／読出し線と
もいう）W₁で構成されたものである。このメモ
リセルをマトリツクス状に配列して構成したメモ
リが第１図のランダムアクセスメモリRAMであ
る。第１図のRAMでデータの書込み、読出しの
ためワード（すなわち１列のメモリセル、例えば
M₁₁，M₁₂……の並ぶ列）を選択する場合、デコ
ーダ１０にアドレス情報を入力して該当するワー
ド線W₁又はW₂にパルス電圧を与え、データ線の
対（D₁，₁）および（D₂，₂）の一方を選択セ
ンスすることにより、所要するワードすなわちメ
モリセルの選択ができる。しかしこのRAMでは
各メモリセルに接続されたワード線が１本であ
り、かつ一つのアドレスの情報を一対のデータ線
を割り当てて得るためにひとつのタイミング（す
なわち１個のワード選択用パルス電圧）しか与え
られず、従つて１個の読出しに１ワードしか選択
できないという欠点があつた。すなわち、同一の
データ線（D₁，₁）に接続されている少なくと
も２つのメモリセル（M₁₁およびM₂₁）から共々の
データを同時に読み出すことはできなかつた。 Conventionally, as this type of memory, a memory constructed of six 1-bit memory elements (hereinafter referred to as memory cells) and three wires is known. In other words, a flip-flop circuit consisting of MOS transistors Q ₁₁₁ , Q ₁₁₂ , Q ₁₁₃ , Q ₁₁₄ like the memory cell M ₁₁ of _the memory shown in FIG.
Gate circuit consisting of Q ₁₁₆ , 2 data lines
D ₁ , ₁ , and one word line (also called write/read line) W ₁ . A memory constructed by arranging these memory cells in a matrix is the random access memory RAM shown in FIG. In the RAM of FIG. 1, for writing and reading data, a word (i.e., one column of memory cells, e.g.
When selecting the _data line pair (D ₁ , ₁ ), input address information to the decoder ₁₀ and apply a pulse voltage to the corresponding word line W ₁ or W ₂ . By selectively sensing one of (D ₂ , ₂ ) and (D 2 , 2 ), a desired word, that is, a memory cell can be selected. However, in this RAM, there is only one word line connected to each memory cell, and in order to obtain the information of one address by assigning a pair of data lines, one timing (that is, one pulse voltage for word selection) is required. Therefore, there was a drawback that only one word could be selected for one reading. That is, it was not possible to simultaneously read data from at least two memory cells (M ₁₁ and M ₂₁ ) connected to the same data line (D ₁ , ₁ ).

本発明の目的は上記欠点を解決し、１回の読み
出し操作で同時に２ワード選択できる、すなわち
同一データ線に接続された少なくとも２個のメモ
リセルから夫々のデータを同時に読み出せるよう
にした記憶装置を提供することにある。 An object of the present invention is to solve the above-mentioned drawbacks, and to provide a memory device that allows two words to be selected simultaneously in one read operation, that is, data can be read simultaneously from at least two memory cells connected to the same data line. Our goal is to provide the following.

本発明は真補２つの出力点を備えたメモリセル
を複数個有するメモリ回路において、各メモリセ
ルは真出力点を真出力用データ線に結合する第１
のゲートと、補出力点を補出力用データ線に結合
する第２のゲートとを有し、該第１および第２の
ゲートは夫々異なる選択信号によつて制御される
ように構成し、第１のメモリセルの真出力のみを
前記第１のゲートのみを介して前記真出力用デー
タ線に出力し、同時に第２のメモリセルの補出力
のみを前記第２のゲートのみを介して前記補出力
用データ線に出力するようにしたことを特徴とす
る。 The present invention provides a memory circuit having a plurality of memory cells each having two true output points, each memory cell having a first true output point connected to a true output data line.
and a second gate for coupling the auxiliary output point to the auxiliary output data line, the first and second gates are configured to be controlled by different selection signals, respectively, and the first and second gates are configured to be controlled by different selection signals. Only the true output of one memory cell is output to the true output data line through only the first gate, and at the same time only the complementary output of the second memory cell is outputted to the complementary output only through the second gate. It is characterized in that it is output to the output data line.

本発明によれば同一の読出しタイミングで同一
の一対のデータ線に出力点が接続された複数のメ
モリセルについてのうち２つのものについての情
報を同時に同一の一対のデータ線に割り当てるこ
とができ、回路の高速化が可能となる。 According to the present invention, information about two of a plurality of memory cells whose output points are connected to the same pair of data lines at the same read timing can be simultaneously assigned to the same pair of data lines, It becomes possible to speed up the circuit.

次に本発明の実施例について第２図を参照して
説明する。 Next, an embodiment of the present invention will be described with reference to FIG.

なお本実施例ではトランジスタはすべてｎチヤ
ンネルエンハンスメントとする。M′₁₁，M′₁₂，
M′₂₁，M′₂₂はメモリセルであり、マトリツクス状
に配列しRAMを構成する。メモリセル（各々同
一なのでM′₁₁で説明）はトランジスタQ₁₁₁，
Q₁₁₂，Q₁₁₃，Q₁₁₄からなるフリツプフロツプ回路
とトランジスタQ₁₁₅，Q₁₁₆からなるゲート回路で
メモリ回路を構成し、トランジスタQ₁₁₆をデータ
線A₁（以下A₁バスという）、トランジスタQ₁₁₅を
データ線₁（以下₁バスという）に接続し、さ
らにトランジスタQ₁₁₆のゲートにワード線WA１
トランジスタQ₁₁₅のゲートにワード線WB１を接
続したものである。すなわち６素子、４線構成の
ものである。メモリセルM′₁₁およびM′₂₁の出力点
が導出されるA₁バスはバツフア１１を介して読
み出し端子A₁₀とされ、₁バスはインバータ１４
を介して読み出し端子B₁₀として引き出される。 Note that in this embodiment, all transistors are n-channel enhancement transistors. M′ ₁₁ , M′ ₁₂ ,
M′ ₂₁ and M′ ₂₂ are memory cells arranged in a matrix to form a RAM. The memory cells (explained with M′ ₁₁ as they are the same) are transistors Q ₁₁₁ ,
The memory circuit consists of a flip-flop circuit consisting of Q ₁₁₂ , Q ₁₁₃ , and Q ₁₁₄ and a gate circuit consisting of transistors Q ₁₁₅ and Q _116. Transistor Q ₁₁₆ is connected to data line A ₁ (hereinafter referred to as A ₁ bus), and transistor Q ₁₁₅ is Connected to data line ₁ (hereinafter referred to as ₁ bus), and further connected to word line WA1 to the gate of transistor _Q116 .
A word line WB1 is connected to the gate of the transistor _Q115 . That is, it has a 6-element, 4-wire configuration. The _A1 bus from which the output points of memory cells _M'11 and _M'21 are derived is used as the readout terminal _A10 via the buffer 11, and _{the A1} bus is connected to the inverter 14.
It is pulled out as a read terminal _B10 through.

このメモリセルM′₁₁にデータを書込む場合につ
いて説明すると、まずデータバスD₁からバツフ
ア１２およびインバータ１３を介してA₁，₁バ
スに真補のデータを送り、次にデコーダ１０′で
M′₁₁のアドレスに対応して選択したワード線WA
１，WB１にパルス電圧を加えてトランジスタ
Q₁₁₅，Q₁₁₆をターンオンさせることにより、トラ
ンジスタQ₁₁₁〜Q₁₁₄で構成したフリツプフロツプ
回路にデータを書込む。この時、同じワード線に
接続されたM′₁₂も同様にデータバスD₂からのデ
ータを書込むことができる。次にデータの読出し
をする場合をメモリセルM′₁₁，M′₂₁で説明する。
デコーダでM′₁₁，M′₂₁のアドレスに対応して選択
したワード線WA１，WB２に同一タイミングで
パルス電圧を加え、トランジスタQ₁₁₆，Q₂₁₅をタ
ーンオンさせることにより、トランジスタQ₁₁₁〜
Q₁₁₄のフリツプフロツプ回路の内容例えば真値を
A₁バスに、トランジスタQ₂₁₁〜Q₂₁₄のフリツプフ
ロツプ回路の内容例えば補値を₁バスに読出
す。この時もWA１，WB２に接続されたメモリ
セルM′₁₂，M′₂₂もそれぞれA₂，₂バスに同時に
データを読出す。ここで₁バスのデータはイン
バータ１４で反転されて真値となされて読みださ
れ、従つて２列のセルについての真値を同時に読
み出せる。なお、デコーダでWB１，WA２を選
択すればM₁₁，M₁₂のデータを₁，₂バスに、
M₂₁，M₂₂のデータをA₁，A₂バスに読出すことも
できる。またWA１，WB１を選択すればセル
M′₁₁，M′₁₂だけのデータの読出しができる。 To explain the case of writing data to this memory cell _M'11 , first, true complement data is sent from the data bus _D1 to the A1,1 bus via the buffer 12 and inverter 13, and then the data is sent to the _A1,1 bus by the decoder 10' _.
Word line WA selected corresponding to address M′ ₁₁
1. Apply pulse voltage to WB1 and turn on the transistor.
By turning on Q ₁₁₅ and Q ₁₁₆ , data is written into the flip-flop circuit composed of transistors Q ₁₁₁ to _{Q 114} . At this time, _M'12 connected to the same word line can also write data from data bus _D2 . Next, the case of reading data will be explained using memory cells M' ₁₁ and M' ₂₁ .
By applying a pulse voltage at the same timing to the word lines WA1 and WB2 selected by the decoder corresponding to the addresses of M' ₁₁ and M' ₂₁ and turning on the transistors Q ₁₁₆ and Q ₂₁₅ , the transistors Q ₁₁₁ to Q 111 are turned on.
The contents of the flip-flop circuit of Q ₁₁₄ , for example, the true value
The contents of the flip-flop circuits of transistors Q ₂₁₁ to _{Q 214} , for example, the complement value, are read out to the _{A 1 bus} . At this time, the memory cells M' ₁₂ and M' ₂₂ connected to WA1 and WB2 also simultaneously read data to the A ₂ and ₂ buses, respectively. Here, the data on _one bus is inverted by the inverter 14 and read out as a true value, so that the true values of cells in two columns can be read out at the same time. In addition, if you select WB1 and WA2 with the decoder, the data of M ₁₁ and M ₁₂ will be transferred to the ₁ and ₂ buses.
The data of M ₂₁ and M ₂₂ can also be read to the A ₁ and A ₂ buses. Also, if WA1 and WB1 are selected, the cell
Data of only M′ ₁₁ and M′ ₁₂ can be read.

このようにして第２図のRAMは同一読出しタ
イミングで２列のメモリセルつまり２ワードを同
時に選択しデータを同時に読出すことができる。
したがつて、このRAMを例えばマイクロコンピ
ユータLSIのデータメモリに使用すると、レジス
タ（すなわちワード）間の演算（加減算、論理演
算等）時に２個のレジスタのデータを同時に読出
し、即演算できるので演算時間のスピードを速く
する効果があり、マイクロコンピユータの効率を
上げることができる。 In this manner, the RAM shown in FIG. 2 can simultaneously select two columns of memory cells, that is, two words, at the same read timing, and read data simultaneously.
Therefore, when this RAM is used as data memory in a microcomputer LSI, for example, when performing operations (addition, subtraction, logical operations, etc.) between registers (i.e., words), the data in two registers can be read simultaneously and operations can be performed immediately, reducing operation time. It has the effect of increasing the speed of microcomputers, and can increase the efficiency of microcomputers.

なお本発明は、上述の実施例に限らず、種々の
タイプのフリツプフロツプについても同様に適用
でき、一対のデータ線に同時に与えられた２つの
セルの情報に取り扱いも制限されるものではな
い。また本発明は書き込みの場合についても一対
のデータ線に２つのセルについての書き込みデー
タを与えることも可能であることは勿論である。 It should be noted that the present invention is not limited to the above-described embodiments, but can be similarly applied to various types of flip-flops, and is not limited to handling information of two cells simultaneously applied to a pair of data lines. Furthermore, in the case of writing, the present invention is of course also capable of applying write data for two cells to a pair of data lines.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のメモリセルで構成したRAMを
示し、第２図は本発明の実施例であるRAMを示
す。M₁₁〜M₂₂，M′₁₁〜M′₂₂はそれぞれ１ビツト
のメモリセルで、マトリツクス状に配列してあ
る。Q₁₁₁〜Q₂₂₆はMOSトランジスタである。 FIG. 1 shows a RAM composed of conventional memory cells, and FIG. 2 shows a RAM according to an embodiment of the present invention. M ₁₁ to _{M 22} and M' ₁₁ to M' ₂₂ are each 1-bit memory cells arranged in a matrix. Q ₁₁₁ to Q ₂₂₆ are MOS transistors.

Claims (1)

【特許請求の範囲】[Claims] １ 真補２つの出力点を備えたメモリセルを複数
個有するメモリ回路において、各メモリセルは真
出力点を真出力用データ線に結合する第１のゲー
トと、補出力点を補出力用データ線に結合する第
２のゲートとを有し、該第１および第２のゲート
は夫々異なる選択信号によつて制御されるように
構成し、第１のメモリセルの真出力のみを前記第
１のゲートのみを介して前記真出力用データ線に
出力し、同時に第２のメモリセルの補出力のみを
前記第２のゲートのみを介して前記補出力用デー
タ線に出力するようにしたことを特徴とするメモ
リ回路。1 True Complement In a memory circuit having a plurality of memory cells each having two output points, each memory cell has a first gate that connects the true output point to the true output data line, and a first gate that connects the true output point to the true output data line, and a first gate that connects the true output point to the true output data line. a second gate coupled to the first memory cell, the first and second gates being configured to be controlled by respective different selection signals such that only the true output of the first memory cell is coupled to the first memory cell; output to the true output data line only through the gate of the second memory cell, and at the same time output only the complementary output of the second memory cell to the complementary output data line only through the second gate. Characteristic memory circuit.