JPS62145917A - Semiconductor integrated circuit - Google Patents
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- JPS62145917A JPS62145917A JP60288138A JP28813885A JPS62145917A JP S62145917 A JPS62145917 A JP S62145917A JP 60288138 A JP60288138 A JP 60288138A JP 28813885 A JP28813885 A JP 28813885A JP S62145917 A JPS62145917 A JP S62145917A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ｐチャネル電界効果トランジスタとｎチャ
ネル電界効果トランジスタから構成される相補型半導体
集積回路に係９、特にその出力段部に高耐圧ｐチャネル
電界効果トランジスタによるオープンドレイン型の出力
トランジスタを有する半導体集積回路に関するものであ
る。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a complementary semiconductor integrated circuit consisting of a p-channel field effect transistor and an n-channel field effect transistor, and particularly relates to a high breakdown voltage in the output stage thereof. The present invention relates to a semiconductor integrated circuit having an open-drain output transistor using a p-channel field effect transistor.
第４図は従来の半導体集積回路を示す出力段部の回路構
成図である。同図において、６は外部出力端子、７は外
部出力端子６と外部電源端子８との間にそれぞれ接続さ
れた抵抗である。また、５はドレインが外部出力端子６
に、ゲートが接点４に、ソースが第一の電源９にそれぞ
れ接続されたオープンドレイン型出力トランジスタとし
ての高耐圧ｐチャネル電界効果トランジスタ（以下ＭＯ
８ＦＥＴと記す）である。２はドレインが接点４に、ソ
ースが第一の電源９にゲートが接点１にそれぞれ接続さ
れたｐチャネルＭＯ８ＦＥＴ、１０はドレインが接点４
に、ソースが第二の電源１１にゲートが接点１にそれぞ
れ接続されたｎチャネルＭＯ８ＦＥＴであり、これらｐ
チャネルＭＯ８ＦＥＴ２、ｎチャネルＭＯ８ＦＥＴ１Ｇ
は出力トランジスタ前段の論理ゲートとしてのインバー
タを構成している。なお、第一および第二の電源９，１
１は前記論理ゲートの他に相補型ＭＯ８回路を構成する
ｐチャネル、ｎチャネルＭＯ８ＦＥＴのソースに同様の
電位をそれぞれ付与するものとなっている。FIG. 4 is a circuit configuration diagram of an output stage section showing a conventional semiconductor integrated circuit. In the figure, 6 is an external output terminal, and 7 is a resistor connected between the external output terminal 6 and the external power supply terminal 8, respectively. In addition, the drain of 5 is the external output terminal 6
A high-voltage p-channel field effect transistor (hereinafter referred to as MO) is used as an open-drain output transistor whose gate is connected to the contact 4 and whose source is connected to the first power supply 9.
8FET). 2 is a p-channel MO8FET whose drain is connected to the contact 4, the source is connected to the first power supply 9, and the gate is connected to the contact 1, and 10 is a p-channel MO8FET whose drain is connected to the contact 4.
These are n-channel MO8FETs whose source is connected to the second power supply 11 and whose gate is connected to the contact 1.
Channel MO8FET2, n-channel MO8FET1G
constitutes an inverter as a logic gate before the output transistor. Note that the first and second power supplies 9, 1
1 applies similar potentials to the sources of p-channel and n-channel MO8FETs constituting the complementary MO8 circuit in addition to the logic gate.
次に上記回路の動作を説明する。ここで、接点１は通常
第一電源９の高レベルの電位（以下Ｈレベルと記す）あ
るいは第二電源１１の電位（以下Ｌレベルと記す）が加
えられる。接点１がＬレベルの場合、ｐチャネルＭＯ８
ＦＥＴ ２は導通状態、ｎチャネルＭＯ８ＦＥＴＩＯ
は非導通状態となシ、接点４はＨレベルとなる。この時
高耐圧ｐチャネルＭＯ８ＦＥＴ５のゲート電圧とソース
電圧の差は無く、とのｐチャネルＭＯ８ＦＥＴ５は非導
通状態となシ、出力端子６は、抵抗７によって電源端子
８に印加された、第二電源１１の電位よシ負の第三の電
源（図示せず）の電位にプルダウンされる。Next, the operation of the above circuit will be explained. Here, the contact 1 is normally applied with a high level potential (hereinafter referred to as H level) of the first power source 9 or a potential of the second power source 11 (hereinafter referred to as L level). When contact 1 is at L level, p-channel MO8
FET 2 is conductive, n-channel MO8FETIO
is in a non-conductive state, and contact 4 becomes H level. At this time, there is no difference between the gate voltage and source voltage of the high voltage p-channel MO8FET 5, and the p-channel MO8FET 5 is not in a non-conducting state. It is pulled down to the potential of a third power supply (not shown) which is more negative than the potential of No. 11.
接点１がＨレベルの場合は、ｐチャネルＭＯ８ＦＥＴ２
は非導通状態ｎチャネルＭＯ８ＦＥＴＩＯは導通状態と
なシ、接点４はＬレベルとなる。この時高耐圧ｐチャネ
ルＭＯ８ＦＥＴ５は導通状態となシ、第一電源９から出
力端子６に向って電流が流出する。この電流ＩＤＳは、
第一電源９の電圧をＶＤＤ。When contact 1 is at H level, p-channel MO8FET2
is non-conductive, n-channel MO8FETIO is not conductive, and contact 4 is at L level. At this time, the high voltage p-channel MO8FET 5 is not conductive, and a current flows from the first power supply 9 toward the output terminal 6. This current IDS is
The voltage of the first power supply 9 is VDD.
第二電源１１の電圧をＶＳ Ｓ、電源端子８に加える第
三電源の電圧をｖｌ）ｓＰチャネルＭＯ８ＦＥ’ｌ’５
の閾値電圧をｖｔｈ、出力端子６の電圧をＶＯＵＴとす
ると、
Ｖａｎ−ＶＯｌＪＴ （ＶＤＤ−ｖｓｓ−ｖｔｈ）とき
ｌ ｒ Ｄｓ ｌ ＝に−（（ｖＤｎ−ｖｓｓ−ｖｔｈ
）（ｖＤｎ−ＶＯＣＵＴ）一］スＶＤＤ ｖｏｔｒ’ｒ
） ） ｍ １１ ＠ ａ ｅ （１１で表わ
される。ただしＷ、ＬはそれぞれｐチャネルＭＯ８ＦＥ
Ｔ５のチャネル幅、チャネル長で、Ｋているので、電流
を多く流す必要がある場合オーブンドレイン型出力トラ
ンジスタのチャネル幅Ｗを大きくしなければならず、し
たがってその出力トランジスタの占有面積が大きくなυ
、製造コストが高くつくなどの問題点があった。The voltage of the second power supply 11 is VS S, and the voltage of the third power supply applied to the power supply terminal 8 is VL)sP channel MO8FE'l'5
Let vth be the threshold voltage of
)(vDn-VOCUT)-VDD votr'r
) ) m 11 @ a e (represented by 11. However, W and L are each p-channel MO8FE
Since the channel width and channel length of T5 are K, if it is necessary to flow a large amount of current, the channel width W of the oven-drain output transistor must be increased, and therefore the area occupied by that output transistor is υ
However, there were problems such as high manufacturing costs.
この発明は上記のような問題点を解消するためになされ
たもので、高耐圧ｐチャネルＭＯ８ＦＥＴによるオープ
ンドレイン出力トランジスタに流せる電流を増すことが
できるとともに、この出力トランジスタの占有面積を小
さくし製造コストを安くすることができる半導体集積回
路を得ることを目的とする。This invention was made to solve the above-mentioned problems, and it is possible to increase the current that can flow through the open-drain output transistor using a high-voltage p-channel MO8FET, and to reduce the manufacturing cost by reducing the area occupied by this output transistor. The objective is to obtain a semiconductor integrated circuit that can be made inexpensive.
この発明に係る半導体集積回路は、高耐圧のｐチャネル
ＭＯ８ＦＥＴによるオープンドレイン型出力トランジス
タおよびそのゲートに出力が接続された前段の論理ゲー
トを具備し、かつｐチャネルＭＯ８ＦＥＴのソースが接
続された第一の電源お工びｎチャネルＭＯ８ＦＥＴ の
ソースが接続された第二の電源を有する相補型半導体集
積回路において、前記論理ゲートは前記出力トランジス
タと同じ極性で高耐圧を有しかつソースが前記出力トラ
ンジスタのソースと同電位に、ドレインが前記出力トラ
ンジスタのゲートにそれぞれ接続された駆動用トランシ
タと、この駆動用トランジスタのドレインに一端が接続
された抵抗もしくはそれと同等の機能を有する第一の負
荷素子から構成してなり、前記出力トランジスタのドレ
インに前記第一の負荷素子と同じ機能を持つ第２の負荷
素子の一端を接続するとともに、該出力トランジスタの
ドレインに出力端子を接続し、前記第一および第二の負
荷素子の各他端を電源端子に共通に接続して、この電源
端子を、前記ｎチャネルＭＯ３ＦＥＴ のソースに加え
る第二の電源よシ低い電圧を供給する第三の電源に接続
したものである。A semiconductor integrated circuit according to the present invention includes an open-drain output transistor formed of a high-voltage p-channel MO8FET and a front-stage logic gate to which the output is connected to the gate thereof, and a first logic gate to which the source of the p-channel MO8FET is connected. In a complementary semiconductor integrated circuit having a second power source connected to the source of an n-channel MO8FET, the logic gate has the same polarity and high breakdown voltage as the output transistor, and the source is connected to the output transistor. Consisting of a driving transistor whose drain is connected to the gate of the output transistor at the same potential as the source, and a resistor or a first load element having an equivalent function whose one end is connected to the drain of the driving transistor. One end of a second load element having the same function as the first load element is connected to the drain of the output transistor, and an output terminal is connected to the drain of the output transistor, and the first and second load elements are connected to each other. The other ends of the two load elements are commonly connected to a power supply terminal, and this power supply terminal is connected to a third power supply that supplies a lower voltage than the second power supply applied to the source of the n-channel MO3FET. It is.
この発明における半導体集積回路は、高耐圧ｐチャネル
ＭＯ８ＦＥＴによるオープンドレイン型出力トランジス
タにかかるゲート、ソース間電圧を大きくすることによ
シ、出力トランジスタの電流駆動能力を増加させること
ができる。In the semiconductor integrated circuit according to the present invention, the current driving capability of the output transistor can be increased by increasing the voltage between the gate and source of the open drain type output transistor formed of a high voltage p-channel MO8FET.
以下、この発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例による半導体集積回路を示
す出力段部の回路構成図である。同図において、６は外
部出力端子、Ｔはこの外部出力端子６と外部電源端子８
との間にそれぞれ接続された抵抗であシ、５はドレイン
が外部出力端子６に、ゲートが接点４に、ソースが第一
電源９にそれぞれ接続されたオープンドレイン型出力ト
ランジスタとしての高耐圧ｐチャネルＭＯ８ＦＥＴであ
る。FIG. 1 is a circuit configuration diagram of an output stage section showing a semiconductor integrated circuit according to an embodiment of the present invention. In the figure, 6 is an external output terminal, and T is this external output terminal 6 and external power supply terminal 8.
5 is a high breakdown voltage p as an open drain type output transistor whose drain is connected to the external output terminal 6, its gate is connected to the contact 4, and its source is connected to the first power supply 9. Channel MO8FET.
また、２はドレインが接点４に、ソースが第一電源９に
、ゲートが接点１にそれぞれ接続された高耐圧のｐチャ
ネルＭＯ８ＦＥＴ、３はこの高耐圧ｐチャネルＭＯ８Ｆ
ＥＴ２と外部電源端子８との間にそれぞれ接続された抵
抗であシ、この外部電源端子８は、第二電源１１（第４
図参照）つまシｎチャネルＭＯ８ＦＥＴのソースに加え
るグランド電位（Ｖｓｓ）よシも低い負の電位（Ｖｐ
）を供給する第三の外部電源（図示せず）に接続されて
いる。すなわち、第１図の実施例において第４図に示し
た従来例のものと異なる点は、高耐圧ｐチャネルＭＯ８
ＦＥ’ｒ５と同一極性を有しかつソースが第一電源９に
、ドレインが接点４を介して前記ｐチャネルＭＯ３ＦＥ
Ｔ５のゲートにそれぞれ接続された駆動用トランジスタ
としての高耐圧ｐチャネルＭＯ８ＦＥＴ２と、このＭＯ
ＳＦＥＴ ２のドレインに一端が接続された第一の抵抗
３から出力トランジスタ前段の論理ゲートを構成する。Further, 2 is a high voltage p-channel MO8FET whose drain is connected to contact 4, source is connected to first power supply 9, and gate is connected to contact 1, and 3 is this high voltage p-channel MO8F.
A resistor is connected between the ET2 and the external power supply terminal 8, and the external power supply terminal 8 is connected to the second power supply 11 (the fourth
(See figure) A negative potential (Vp) that is lower than the ground potential (Vss) applied to the source of the n-channel MO8
) to a third external power source (not shown). That is, the difference between the embodiment shown in FIG. 1 and the conventional example shown in FIG. 4 is that the high breakdown voltage p-channel MO8
The p-channel MO3FE has the same polarity as FE'r5, has a source connected to the first power supply 9, and a drain connected to the p-channel MO3FE through the contact 4.
High-voltage p-channel MO8FET2 as a driving transistor connected to the gate of T5, and this MO
A first resistor 3, one end of which is connected to the drain of the SFET 2, constitutes a logic gate in front of the output transistor.
そして、高耐圧ｐチャネルＭＯ８ＦＥＴ５のドレインに
第二の抵抗７の一端を接続するとともに、そのドレイン
に外部出力端子６を接続し、第一および第二の抵抗３，
７の各他端を共通にして外部電源端子８に接続すること
によシ、この電源端子８に前記第三の外部電源から第二
電源１１よシも低い電圧（Ｖｐ）を加えてオープンドレ
イン型の高耐圧ｐチャネルＭＯ８ＦＥＴ５を駆動するよ
うにしたことである。Then, one end of the second resistor 7 is connected to the drain of the high voltage p-channel MO8FET 5, and the external output terminal 6 is connected to the drain, and the first and second resistors 3,
By connecting the other ends of 7 to an external power supply terminal 8, a voltage (Vp) lower than that of the second power supply 11 is applied to the power supply terminal 8 from the third external power supply, thereby forming an open drain. This is to drive a type of high breakdown voltage p-channel MO8FET5.
なお、高耐圧のｐチャネルＭＯ８ＦＥＴ ２．５は、相
補型ＭＯ８回路つま、９ＣＭＯ８半導体チップ内の集積
回路を構成するＭＯＳ ＦＥＴのソース、ドレイン間耐
圧よシ高い耐圧を持つものであシ、また第１図に示す外
部出力端子６および外部電源端子８を除くすべての回路
素子は前記半導体チップ内部に集積化されている。Note that the high-voltage p-channel MO8FET 2.5 has a breakdown voltage higher than that between the source and drain of the MOS FET that constitutes the complementary MO8 circuit or the integrated circuit in the 9CMO8 semiconductor chip. All circuit elements except the external output terminal 6 and the external power supply terminal 8 shown in FIG. 1 are integrated inside the semiconductor chip.
次に上記実施例回路の動作を説明する。ここで、接点１
は通常第一電源９の高レベルの電位（以下Ｈレベルと記
す）あるいは半導体内部のＣＭＯ８論理回路のｎチャネ
ルＭＯ８ＦＥＴのソース電位（以下Ｌレベル、またはグ
ランド電位と記す）が加えられる。接点１がＬレベルの
場合、高耐圧ｐチャネルＭＯ８ＦＥＴ２は導通状態とな
シ、接点４はＨレベルとなる。この時高耐圧ｐチャネル
ＭＯ８ＦＥＴ５のゲート電圧とソース電圧の電位差（以
下、ＶＧＳと記す）は零で高耐圧ｐチャネルＭＯ８ＦＥ
Ｔ５は非導通状態となシ、出力端子６は、抵抗７によっ
て外部電源端子８に加えられたグランド電位より負の第
三電源の電位にプルダウンされる。また、接点１がＨレ
ベルの場合は、高耐圧ｐチャネルＭＯ８ＦＥＴ２は非導
通状態になシ、 接点４は抵抗３によって外部電源端子
８に加えられたグランド電位よシ負の第三電源の電位Ｖ
ｐにプルダウンされる。これによυ高耐圧ｐチャネルＭ
Ｏ８ＦＥＴ ５は導通状態となり、第一電源９から出力
端子６に向って電流が流出する。この時流れる電流ＩＤ
Ｓは、ゲート電位をＶＩＮとし、第一電源９の電位ＶＤ
Ｄグランド電位ＶｓｓＸｐチャネルＭＯ８ＦＥＴ５の閾
値電圧をｖｔｈ 、出力端子電圧をｖＯＵＴとすると、
ＶＤＤ−ＶＯＵＴ （ＶＤＤ−ＶＩＮ−Ｖｔｈのとき−
７（ＶＤＤ−ＹｏｕＴ）） ６ ・・拳＊ （２１
で表わされる。ただしＷ、ＬはそれぞれｐチャネルＭＯ
８ＦＥＴ ５のチャネル幅、チャネル長で、Ｋはコンダ
クタンス定数である。したがって、上記（２）式より明
らかなように、ＩＶＤＤ−ＶＩＮＩが大きいほどｌ Ｉ
ＤＳ ｌは増大するから、ＶＩＮ：ＶＳＳの時よりＶＩ
Ｎ＝ｖｐ の場合の方が、外部電源端子８に加えられ
る。グランド電位とそれよシ負の第三電源の電位差の分
だけ１Ｉｏｓｌが増加することになる。Next, the operation of the above embodiment circuit will be explained. Here, contact 1
Usually, the high level potential of the first power supply 9 (hereinafter referred to as H level) or the source potential of the n-channel MO8FET of the CMO8 logic circuit inside the semiconductor (hereinafter referred to as L level or ground potential) is applied. When contact 1 is at L level, high voltage p-channel MO8FET2 is not conductive, and contact 4 is at H level. At this time, the potential difference between the gate voltage and source voltage of the high voltage p-channel MO8FET5 (hereinafter referred to as VGS) is zero, and the high voltage p-channel MO8FE
T5 is in a non-conducting state, and the output terminal 6 is pulled down by the resistor 7 to the potential of the third power supply which is more negative than the ground potential applied to the external power supply terminal 8. In addition, when contact 1 is at H level, high voltage p-channel MO8FET2 is not in a non-conducting state, and contact 4 is at the third power supply potential V which is negative from the ground potential applied to external power supply terminal 8 by resistor 3.
It is pulled down to p. This allows υhigh voltage p-channel M
The O8FET 5 becomes conductive, and current flows out from the first power source 9 toward the output terminal 6. Current flowing at this time ID
S has a gate potential VIN and a potential VD of the first power supply 9.
D ground potential VssXp If the threshold voltage of channel MO8FET5 is vth and the output terminal voltage is vOUT, then
VDD-VOUT (When VDD-VIN-Vth-
7 (VDD-YouT)) 6...Fist* (21
It is expressed as However, W and L are each p-channel MO
In the channel width and channel length of 8FET 5, K is the conductance constant. Therefore, as is clear from the above equation (2), the larger IVDD-VINI, the more l I
Since DS l increases, VI
In the case where N=vp, the power is applied to the external power supply terminal 8. 1 Iosl increases by the potential difference between the ground potential and the third power supply which is more negative than the ground potential.
なお、上記実施例では負荷素子として抵抗３゜７を用い
たが、第２図のようにゲートを外部電源端子８に接続し
たｐチャネルＭＯ８ＦＥＴ１２および１３．あるいは第
３図のようにゲートをそれぞれ接点４．ドレイン側に接
続したデプレッション型ｐチャネルＭＯ８ＦＥＴ １４
および１５でもよく、抵抗と同じ機能をもつ素子または
回路であればよ以上のようにこの発明によれば、高耐圧
ｐチャネルＭＯ８ＦＥＴによるオープンドレイン型出力
トランジスタのゲート、ソース間電圧を第三の電源電圧
で大きくするように構成したので、大電流を流すことが
でき、しかも出力トランジスタの占有面積を小さくでき
るため、安価にできるなどのすぐれた効果がある。In the above embodiment, a resistor 3.7 was used as the load element, but p-channel MO8FETs 12 and 13.7 whose gates were connected to the external power supply terminal 8 as shown in FIG. Alternatively, as shown in Figure 3, connect the gates to each contact 4. Depletion type p-channel MO8FET connected to the drain side 14
According to the present invention, the voltage between the gate and source of the open drain type output transistor formed by the high voltage p-channel MO8FET is set to the third power source. Since the output transistor is configured to be increased by voltage, a large current can flow, and the area occupied by the output transistor can be reduced, resulting in excellent effects such as low cost.
第１図はこの発明の一実施例による半導体集積回路を示
す回路図、第２図および第３図はこの発明の他の実施例
を示す回路図、第４図は従来の半導体集積回路の一例を
示す回路図である。
２ 、５ ＩＩ ｍ １１ ｍ高耐圧ｐチャネルＭＯ８
ＦＥＴ。
３．７・・・・抵抗、６・・・・出力端子、８・・・・
外部電源端子、１２．１３・・・・ｐチャネルＭＯ８Ｆ
ＥＴ、１４．１５−・・Φデプレッション型ｐチャネル
ＭＯ８ＦＥＴ０FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to one embodiment of the invention, FIGS. 2 and 3 are circuit diagrams showing other embodiments of the invention, and FIG. 4 is an example of a conventional semiconductor integrated circuit. FIG. 2,5 II m 11 m high voltage p-channel MO8
FET. 3.7...Resistance, 6...Output terminal, 8...
External power supply terminal, 12.13...p channel MO8F
ET, 14.15-...Φ depression type p-channel MO8FET0
Claims (1)
ンドレイン型出力トランジスタおよびそのゲートに出力
が接続された前段の論理ゲートを具備し、かつｐチャネ
ル電界効果トランジスタのソースが接続された第一の電
源およびｎチャネル電界効果トランジスタのソースが接
続された第二の電源を有する相補型半導体集積回路にお
いて、前記論理ゲートは、前記出力トランジスタと同じ
極性で高耐圧を有しかつソースが前記出力トランジスタ
のソースと同電位に、ドレインが前記出力トランジスタ
のゲートにそれぞれ接続された駆動用トランジスタと、
この駆動用トランジスタのドレインに一端が接続された
抵抗もしくはそれと同等の機能を有する第一の負荷素子
から構成してなり、前記出力トランジスタのドレインに
前記第一の負荷素子と同じ機能を持つ第２の負荷素子の
一端を接続するとともに、該出力トランジスタのドレイ
ンに出力端子を接続し、前記第一および第二の負荷素子
の各他端を外部電源端子に共通接続して、この電源端子
を、前記ｎチャネル電界効果トランジスタのソースに加
える第二の電源より低い電圧を供給する第三の電源に接
続したことを特徴とする半導体集積回路。A first power source and an n-channel, which are equipped with an open-drain output transistor formed of a high-voltage p-channel field effect transistor and a previous-stage logic gate to which the output is connected to the gate thereof, and to which the source of the p-channel field-effect transistor is connected. In a complementary semiconductor integrated circuit having a second power supply connected to a source of a field effect transistor, the logic gate has the same polarity as the output transistor and has a high breakdown voltage, and the source has the same potential as the source of the output transistor. a driving transistor whose drain is connected to the gate of the output transistor, respectively;
A resistor having one end connected to the drain of the driving transistor or a first load element having an equivalent function, and a second load element having the same function as the first load element connected to the drain of the output transistor. one end of the load element is connected, an output terminal is connected to the drain of the output transistor, the other ends of each of the first and second load elements are commonly connected to an external power supply terminal, and the power supply terminal is connected to A semiconductor integrated circuit, characterized in that the semiconductor integrated circuit is connected to a third power source that supplies a voltage lower than the second power source applied to the source of the n-channel field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288138A JPS62145917A (en) | 1985-12-19 | 1985-12-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288138A JPS62145917A (en) | 1985-12-19 | 1985-12-19 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145917A true JPS62145917A (en) | 1987-06-30 |
Family
ID=17726300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288138A Pending JPS62145917A (en) | 1985-12-19 | 1985-12-19 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145917A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009039717A (en) * | 2001-04-06 | 2009-02-26 | Scott Nicol | Carbonation system and method |
-
1985
- 1985-12-19 JP JP60288138A patent/JPS62145917A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009039717A (en) * | 2001-04-06 | 2009-02-26 | Scott Nicol | Carbonation system and method |
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