JPS62145445A - Cache memory system - Google Patents
Cache memory systemInfo
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- JPS62145445A JPS62145445A JP60287038A JP28703885A JPS62145445A JP S62145445 A JPS62145445 A JP S62145445A JP 60287038 A JP60287038 A JP 60287038A JP 28703885 A JP28703885 A JP 28703885A JP S62145445 A JPS62145445 A JP S62145445A
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- cache memory
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- cache
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、キャッシュメモリをデータ領域とコードＭ＋
Ａとに分割し、該領域を個別にクリアする手段を設けた
ことを特徴とする。[Detailed Description of the Invention] [Summary] The present invention provides a cache memory with a data area and a code M+.
It is characterized in that it is divided into two areas, A and A, and means is provided for individually clearing the area.
本発明はキャッシュメモリシステムの改良に関する。 The present invention relates to improvements in cache memory systems.
近年、プロセッサの高速化に伴い、プロセ、すの近傍に
高速小容量のメモリを設け、主メモリのデータ、プログ
ラム等の一部をそのメモリに格納して高速にアクセスす
るキャッシュメモリ （ＣＡＣＩＩＥ ＭＥＭＯＲＹ）
システムが普及しつつある。In recent years, with the increase in speed of processors, cache memory (CACIIE MEMORY) has been created in which high-speed, small-capacity memory is installed near the processor, and part of the main memory's data, programs, etc. is stored in that memory and accessed at high speed.
The system is becoming popular.
このキャッシュメモリシステムには、キャッシュメモリ
を物理アドレスでアクセスするシステム（以下物理ギ＋
ツシュ）と論理アドレスでアクセスするシステム（論理
キャッシュ）とがあるが、論理キャッシュは、論理アド
レスを物理アドレスに変換する時間だけ、物理キャッシ
ュより高速にアクセスできるという利点を有している。This cache memory system includes a system that accesses cache memory using physical addresses (hereinafter referred to as physical address).
There are systems (logical caches) that access data using logical addresses, but logical caches have the advantage of being faster to access than physical caches because of the time it takes to convert logical addresses to physical addresses.
しかし、論理キャッシュでは、ダイレクトメモリアクセ
ス（以下ＤＭＡ）が行われると、主メモリとキャッシュ
メモリとの間でデータのすれ違いが生じるため、ＤＭＡ
後にキャッシュメモリをクリア（以下パージ；Ｐａｒｇ
ｅ ） Ｌ／ているが、データ以外の情報が同時にパー
ジされると、目的の情報がキャッシュメモリに存在する
確率（ヒツト率）が低下するという問題がある。However, in a logical cache, when direct memory access (hereinafter referred to as DMA) is performed, data is passed between the main memory and cache memory, so DMA
Clear the cache memory (hereinafter referred to as purge; Parg) afterward.
e) L/However, if information other than data is purged at the same time, there is a problem that the probability (hit rate) that the target information exists in the cache memory decreases.
このためＤＭＡにおける上記性能低下を防止するキャッ
シュメモリシステムが求められている。Therefore, there is a need for a cache memory system that prevents the above-mentioned performance degradation in DMA.
第３図（ａ）に物理キャッシュ説明図、第３図（ｂ）に
論理キャッシュ説明図を示す。FIG. 3(a) shows an explanatory diagram of the physical cache, and FIG. 3(b) shows an explanatory diagram of the logical cache.
第３図（ａ）において、１はプロセッサ、２ば高速小容
量のキャッシュメモリ、３は中低速大容量の主メモリ、
４はＤＭＡコントローラ、５はＤＭＡの機能を備えるＩ
１０装置、１００ば物理アドレス線、１０１ばデータ線
である。In FIG. 3(a), 1 is a processor, 2 is a high speed, small capacity cache memory, 3 is a medium to low speed, large capacity main memory,
4 is a DMA controller, and 5 is an I with DMA function.
10 devices, 100 is a physical address line, and 101 is a data line.
上記構成の物理キャッシュにおいて、主メモリ３からキ
ャッシュメモリ２への情報転送およびプロセッサ１によ
るアクセスは物理アドレスで行われるものであり、主メ
モリ３のデータ領域３ａがＤＭＡによって更新されると
、その物理アドレスによって転送先のキャッシュメモリ
２の領域２ａが同時に更新されるように構成されている
。In the physical cache with the above configuration, information transfer from the main memory 3 to the cache memory 2 and access by the processor 1 are performed using physical addresses, and when the data area 3a of the main memory 3 is updated by DMA, the physical The area 2a of the cache memory 2 as the transfer destination is updated at the same time depending on the address.
第３図（ｂ）に示す論理キャッシュにおいては、キャッ
シュメモリ９は論理アドレス線１０２に出力される論理
アドレスでアクセスされ、主メモリ３はアドレス変換部
８により変換された物理アドレスでアクセスされる構成
となっている。In the logical cache shown in FIG. 3(b), the cache memory 9 is accessed using a logical address outputted to a logical address line 102, and the main memory 3 is accessed using a physical address converted by an address converter 8. It becomes.
従って、ＤＭＡが発生したとき、Ｉ１０装置５等の出力
する物理アドレスではキャッシュメモリ９を更新するこ
とはできず、キャッシュメモリ９をパージして、主メモ
リ３とキャッシュメモリ９とのデータのすれ違いを防止
している。Therefore, when DMA occurs, the cache memory 9 cannot be updated with the physical address output from the I10 device 5, etc., and the cache memory 9 is purged to prevent data mismatch between the main memory 3 and the cache memory 9. It is prevented.
以下第３図（Ｃ１を参照しつつ、論理キャッシュの詳細
を説明する。The details of the logical cache will be explained below with reference to FIG. 3 (C1).
第３図（Ｃ１は、４ウエイのキャッシュメモリシステム
を示すもので、同一の下位アドレスを有する４組の情報
をそれぞれ格納するメモリ領域を備えたものである０図
中、
９ａ〜９ｄはそれぞれ同一の構成を有する４組のキャッ
シュ制御部、
１０はキャッシュメモリ部であり、上記４＆ＩＩのキャ
ッシュ制御部に対応して、メモリ領域が４ブロツク１０
ａ〜１０ｄに分割されるもの、１１はリプレース制御部
であり、Ｌ ＲＵ （Ｌｅｎｓｔ Ｒｅｃｅｎｔｌｙ
Ｕｓｅｄ ）論理に従って前記ブロック１Ｏａ−１０ｄ
を選択し、主メモリ３より情報転送を行うもの、
ＡＯ−ＡＯば論理アドレス下位９ビツトのアドレスデー
タを出力するアドレス線、
八９〜＾３１ば論理アドレスの上位２３ビツトのアドレ
ス情報を出力するアドレス線、
である。Figure 3 (C1 shows a 4-way cache memory system, which is equipped with memory areas for storing four sets of information having the same lower address. In Figure 3, 9a to 9d are the same. 10 is a cache memory unit, and the memory area is 4 blocks 10 corresponding to the cache control unit 4 & II above.
11 is a replacement control unit, which is divided into LRU (Lens Recently
Used) The blocks 1Oa-10d according to the logic
AO-AO is the address line that outputs the address data of the lower 9 bits of the logical address, and 89-^31 is the address line that outputs the address information of the upper 23 bits of the logical address. The address line is .
キャッシュ制御部９ａは、タグ部（以下ＴＡＧ部）１２
と、バリディティビット部（以下Ｖ部）１３と、パリテ
ィデータ部（以下Ｐ部）１４より構成されており、キャ
ッシュメモリ部ＩＯに主メモリ３から情報が格納される
とき、その情報に対応した＾９〜Ａ３１の２３ビツトの
アドレスデータと、そのアドレスデータの有効性を表す
Ｖビットと、アドレスデータのパリティデータとが、Ａ
Ｏ〜八８へ指定されるアドレスにそれぞれ格納される。The cache control unit 9a includes a tag unit (hereinafter referred to as TAG unit) 12
It consists of a validity bit section (hereinafter referred to as V section) 13, and a parity data section (hereinafter referred to as P section) 14, and when information is stored from the main memory 3 in the cache memory section IO, a The 23-bit address data from ^9 to A31, the V bit representing the validity of the address data, and the parity data of the address data are
They are stored at the addresses specified by 0 to 88, respectively.
キャッシュメモリ部１０はデータ線１００に接続されて
おり、ＡＯ〜八８へ指定されるアドレスとブロック１０
ａ〜１０ｄの指定により読出し／書込みが行われる。The cache memory section 10 is connected to the data line 100, and the address specified to AO to 88 and the block 10 are connected to the data line 100.
Reading/writing is performed by specifying a to 10d.
以下動作を第３図（ｄ）〜（ｆ）に示すタイムチャート
図を参照しつつ説明する。The operation will be described below with reference to the time charts shown in FIGS. 3(d) to 3(f).
（読取動作）・・ヒツトの場合、
プロセッサ７が論理アドレスでアクセスすると、各キャ
ッシュ制御部９ａ〜９ｄは、それぞれ各自ブロックの該
当データの有無を検証し、データ有りの場合はそれぞれ
ヒツト信号ｈａ−ｈｄを出力（“１”）する。(Reading operation) In the case of a hit, when the processor 7 accesses using a logical address, each of the cache control units 9a to 9d respectively verifies the presence or absence of the corresponding data in its own block, and if the data is present, each of them sends a hit signal ha- Outputs hd (“1”).
例えばキャッシュ制御部９ａにおいて、ＡＯ〜八８へ指
定されたアドレスに格納されているＴＡＧ部１２の八９
〜＾３１のアドレスデータとＡ９〜Ａ３１に出力されて
、いるアドレスデータとが比較部１５により比較され、
一致で且つＶビットが“１”のときアンド回路１６より
ヒツト信号ｈａが出力される。For example, in the cache control unit 9a, 89 of the TAG section 12 stored at the address specified to AO to 88
The address data of ~^31 and the address data outputted to A9 to A31 are compared by the comparator 15,
When there is a match and the V bit is "1", the AND circuit 16 outputs a hit signal ha.
上記動作の各キャッシュ制御部９ａ〜９ｄのヒツト信号
ｈａｘｈｄは、すべて“０”か、または１組が“ｌ”で
あり、これらの信号がエンコーダ１７によりコード化さ
れて、キャッシュメモリ部１０の所定ブロックをアドレ
スするとともに、そのブロック内のアドレスがＡＯ〜八
８へよって指定される。The hit signals haxhd of each of the cache control units 9a to 9d in the above operation are all “0” or one set is “1”, and these signals are encoded by the encoder 17 to output a predetermined value in the cache memory unit 10. While addressing a block, the address within that block is specified by AO-88.
また各ヒツト信号ｈａ−ｈｄは、オア回路１８により論
理和されてヒツト信号りとしてプロセッサ７およびリプ
レース制御部１１に供給されており、このヒント信号り
が“ｌ”のとき、プロセッサ７は前記アドレスされたキ
ャッシュメモリ部１０のデータを読取る。Further, each hit signal ha-hd is logically summed by an OR circuit 18 and supplied as a hit signal to the processor 7 and the replacement control unit 11. When this hint signal is "L", the processor 7 selects the above address. The data stored in the cache memory section 10 is read.
（読取動作）・・ミスヒツトの場合
ヒツト信号りが“０” （ミスヒツト）の場合は、プロ
セッサ７はリプレース処理部１１に指令してリプレース
サイクルが起動される。(Reading operation) In the case of a mishit If the hit signal is "0" (mishit), the processor 7 instructs the replacement processing section 11 to start a replacement cycle.
即ら、プロセッサ７ば物理アドレスで指定された主メモ
リ３の情報を読取るとともに、リプレース制御部１１に
よりデータ線１００に出力されているそのデータをキャ
ッシュメモリ部ｌＯに格納せしめる。That is, the processor 7 reads the information in the main memory 3 specified by the physical address, and stores the data outputted to the data line 100 by the replacement control section 11 in the cache memory section IO.
リプレース制御部１１は、ＬＲＵ論理によりリプレース
するブロックを選択するとともに、マルチプレクサＭＰ
Ｘ１９を切替えてブロックアドレスを送出し、データ線
１００のデータを格納せしめるとともに、タイミング回
路２０により、該当するキャッシュ制御部にＳＥＴ信号
、Ｗ−ＲＩＴ信号を送出して、Ａ９〜Ａ３１のアドレス
データ、■ビットパリティデータを格納せしめる。The replacement control unit 11 selects a block to be replaced based on LRU logic, and also selects a block to be replaced using the multiplexer MP.
X19 is switched to send out a block address to store the data on the data line 100, and the timing circuit 20 sends out a SET signal and a W-RIT signal to the corresponding cache control unit to store the address data of A9 to A31, ■Storing bit parity data.
（書込動作）
プロセッサ７よるキャッシュメモリ部１０へのデータ書
込みは、主メモリ３と同時に行う。(Write Operation) Data is written into the cache memory unit 10 by the processor 7 at the same time as in the main memory 3.
このため、データ線１００にデータを出力し、キャッシ
ュ制御部にＳＥＴ信号を、キャッシュメモリ部ｌＯおよ
び主メモリ３に書込み信号をそれぞれ送出して行う。For this purpose, data is output to the data line 100, a SET signal is sent to the cache control section, and a write signal is sent to the cache memory section IO and the main memory 3, respectively.
（パージ動作）
プロセッサ７がレジスタ２１にパージ指令を書込み、各
キャッシュ制御部９ａ〜９ｄのＶ部１３を構成するメモ
リにパージ信号を入力する。(Purge Operation) The processor 7 writes a purge command to the register 21, and inputs a purge signal to the memory forming the V section 13 of each cache control section 9a to 9d.
即ら、Ｖ部１３はクリア機能を備えるメモリで構成され
、上記パージ信号によってすべてのＶビットが同時にク
リアされる。That is, the V section 13 is composed of a memory having a clearing function, and all V bits are cleared at the same time by the purge signal.
以上説明したように、従来の論理キャッシュでは、ＤＭ
Ａ動作後にキャッシュメモリをパージして主メモリとの
データのすれ違いを防止しているが、キャッシュメモリ
に格納されていたコード情報が、前記パージによってキ
ャッシュメモリより追放されると、ＤＭＡ終了後はヒン
ト率が低下するという問題点があった。As explained above, in the conventional logical cache, the DM
After the A operation, the cache memory is purged to prevent data from being misplaced with the main memory, but if the code information stored in the cache memory is purged from the cache memory by the purge, a hint will be displayed after the DMA ends. There was a problem that the rate decreased.
本発明は上記問題点に鑑み、ＤＭＡにおけるキャッシュ
メモリの性能低下を防止するキャッシュメモリシステム
を提供することを目的とするものである。SUMMARY OF THE INVENTION In view of the above-mentioned problems, it is an object of the present invention to provide a cache memory system that prevents performance degradation of cache memory in DMA.
上記目的を達成するため、本発明は第１図原理説明図に
示すように、
キャッシュメモリにデータを格納する領域（３６ａ）と
コードを格納する領域（３６ｂ）とをそれぞれ設けると
ともに、該キャッシュメモリに格納された情報の有効性
を表す有効情報をクリアする手段を前記２組のメモリ領
域に対応して設けたものである。In order to achieve the above object, the present invention provides a cache memory with an area (36a) for storing data and an area (36b) for storing code, as shown in the principle explanatory diagram of FIG. Means for clearing valid information representing the validity of information stored in the memory area is provided corresponding to the two sets of memory areas.
キャッシュメモリをデータ領域とコード領域とに分割し
、それぞれの領域を制御するキャッシュ制御部とリプレ
ース制御部とを設ける。A cache memory is divided into a data area and a code area, and a cache control unit and a replacement control unit are provided to control each area.
上記２組のキャッシュメモリシステムを、例えばプロセ
ッサの送出するデータ領域およびコード領域のアクセス
をそれぞれ示すステータス情報により、切替えて動作せ
しめる。The two sets of cache memory systems are switched to operate, for example, based on status information sent by the processor indicating accesses to the data area and code area, respectively.
即ら、それぞれのリプレース制御部は、プロセッサのス
テータス情報により、自己の領域（データおよびコード
領域）のアクセスを判別し、ミスヒツトのとき自己の領
域のリプレース制御を行う。That is, each replacement control section determines access to its own area (data and code area) based on status information of the processor, and performs replacement control on its own area in the event of a mishit.
Ｉ１０装置のＤＭＡ処理が終了したときは、データ領域
のみパ、−ジを行う。When the DMA processing of the I10 device is completed, only the data area is purged.
このため、それぞれデータ領域およびコード領域のパー
ジ指令を格納するレジスタを設け、■１０装置より送出
される割込信号により動作する割込み処理プログラム等
により、データ領域のレジスタにパージ指令を書込む。For this purpose, registers are provided to store purge commands for the data area and code area, respectively, and purge commands are written in the registers for the data area by an interrupt processing program or the like that is operated by an interrupt signal sent from the (10) device.
以上のように、本発明はキャッシュメモリをデータ領域
とコード領域に分割し、それぞれパージ制御可能に構成
したもので、ＤＭＡによるキャッシュメモリの性能低下
を防止することができる。As described above, according to the present invention, a cache memory is divided into a data area and a code area, each of which is configured to be purgable and controllable, thereby making it possible to prevent performance degradation of the cache memory due to DMA.
本発明の実施例を第２図を参照しつつ説明する。 An embodiment of the present invention will be described with reference to FIG.
第２図（ａ）はパージ動作フローチャート図、第２図（
ｂｌは実施例のキャッシュメモリシステム・ブロック図
である。Figure 2(a) is a purge operation flowchart;
bl is a block diagram of a cache memory system according to an embodiment.
第２図（ｂ）において、
３６はキャッシュメモリ部であり、それぞれデータ領域
３６ａ１コード領域３６ｂより構成されるもの、
２５ａ、２５ｂはデータ領域３６ａを制御する２組のキ
ャッシュ制御部であり、それぞれ前述したキャッシュ制
御部９ａと同一機能を備えるもの、２６ａ、２６ｂはコ
ード領域３６ｂを制御する２組のキャッシュ制御部であ
り、それぞれキャッシュ制御部９ａと同一機能を備える
もの、２７．２８は、ヒツト信号ｈａ、ｈｂおよびｈａ
ｌ。In FIG. 2(b), numeral 36 is a cache memory section, each consisting of a data area 36a and a code area 36b, and 25a and 25b are two sets of cache control sections that control the data area 36a, as described above. 26a and 26b are two sets of cache control units that control the code area 36b, each having the same function as the cache control unit 9a, and 27 and 28 are configured to control the hit signal. ha, hb and ha
l.
ｈｂ’とステータス信号ＣＯ，ＣＩとに基づき、それぞ
れ自己の領域およびブロックを指定するアドレスデータ
を生成するエンコーダ、
２９．３０はマルチプレクサＭＰＸであって、それぞれ
ヒツト信号ｈｉ、ｈｊ によって切替えられるもの、
３３．３４は、それぞれデータ領域３６ａ、コード領域
３６ｂのリプレース制御を行うリプレース制御部で、ス
テータス信号ＣＯ，ＣＩを判別し、自己の領域のリプレ
ース制御を行うもの、３５はマルチプレクサＭＰＸであ
って、データ領域３６ａまたはコード領域３６ｂのアク
セスによってアドレスデータを切替えるもの、３９．４
０はそれぞれデータ領域３６ａおよびコード領域３６ｂ
をパージする指令を格納するレジスタ、
４１．４２は、それぞれデータ領域およびコード領域の
上記各部にタイミング信号５０．５１を送出するタイミ
ング回路、
３７は、データ領域とコード領域とのヒツト信号ｈｉと
ｈｊとの論理和をとるオア回路で、その出力はプロセッ
サ７に送出されるもの、
４３．４４は、それぞれデータ領域３６ａおよび３６ｂ
のＶビットを格納する７部であって、それぞれ２組のキ
ャッシュ制御部２５ａ、ｂおよび２５ａ、ｂに備える７
部を合わせ示したもの、であり、その他企図を通じて同
一符号は同一対象物を表す。an encoder that generates address data specifying its own area and block based on hb' and status signals CO and CI; 29. 30 is a multiplexer MPX which is switched by hit signals hi and hj, respectively; 33 .34 is a replacement control unit that performs replacement control of the data area 36a and code area 36b, respectively, which discriminates the status signals CO and CI and performs replacement control of its own area; 35 is a multiplexer MPX; 39.4 Switching address data by accessing area 36a or code area 36b
0 is the data area 36a and code area 36b, respectively.
41 and 42 are timing circuits that send timing signals 50 and 51 to each of the above-mentioned parts of the data area and code area, respectively. 37 is a register that stores a command to purge the data area and the code area. 43 and 44 are the OR circuits that calculate the logical sum with the data areas 36a and 36b, and the output thereof is sent to the processor 7.
7 units for storing the V bit of , and provided for each of the two sets of cache control units 25a, b and 25a, b.
The same reference numerals represent the same objects throughout the design.
なおステータス信号ＣＯおよびＣ１は、それぞれプロセ
ッサ７がデータ領域およびコード領域をアクセスすると
き、プロセッサ７より出力される信号である。Note that the status signals CO and C1 are signals output from the processor 7 when the processor 7 accesses the data area and the code area, respectively.
以上のごとく、キャッシュメモリ３６をデータ領域３６
ａ、コード領域３６ｂに分割し、その領域に対応してキ
ャッシュ制御部２５ａ、ｂ、２６ａ、ｂ、リプレース制
御部３３，３４、タイミング回路４１．４２を設けた構
成となっている。As described above, the cache memory 36 is
The configuration is divided into a code area 36b and cache control units 25a, b, 26a, b, replacement control units 33, 34, and timing circuits 41, 42 corresponding to the areas.
以下上記構成の動作を説明する。The operation of the above configuration will be explained below.
プロセッサ７は、主メモリ３のデータ領域をアクセスす
るときはステータス信号ＣＯを“１”に、コード領域を
アクセスするときはステータス４８号Ｃ１を１″にセッ
トし、このステータス信号に基づいて、上記２組のキャ
ッシュメモリシステムの動作が切替わる。The processor 7 sets the status signal CO to "1" when accessing the data area of the main memory 3, and sets the status No. 48 C1 to 1'' when accessing the code area, and based on this status signal, the above-mentioned The operations of the two sets of cache memory systems are switched.
（読取動作）・・ヒツトの場合
キャッシュ制御部２５ａ、ｂおよび２６ａ、ｂはそれぞ
れ論理アドレスに基づき前述した比較検証動作を行い、
それぞれヒッＨｉ号を出力する。(Read operation) In the case of a hit, the cache control units 25a, b and 26a, b each perform the above-mentioned comparison verification operation based on the logical address,
Each outputs a Hi-Hi signal.
ＭＰＸ３５はステータス信号ＣＯよって該当領域側に切
替えられており、エンコーダ２７または２８が出力した
領域および各ブロックを指定するアドレスデータと、プ
ロセッサ７より出力されている論理アドレス、即ちＡＯ
−Ａ８のアドレスデータにより、キャッシュメモリ部３
６の該当領域の情報が読取られる。The MPX 35 is switched to the corresponding area side by the status signal CO, and the address data specifying the area and each block output by the encoder 27 or 28 and the logical address output from the processor 7, that is, AO
- According to the address data of A8, the cache memory section 3
The information in the corresponding area of No. 6 is read.
（読取動作）・・ミスヒツトの場合
所定時間にヒツト１８号が出力されないときは、リプレ
ースサイクルに移行する。(Reading operation) In the case of a mishit, if hit No. 18 is not output within a predetermined time, the cycle shifts to a replacement cycle.
リプレース制御部３３．３４は、ステータス信号Ｃｏ、
ＣＩに基づき自己の領域がアクセスされていることを判
別し、前記リプレース制御を行う。The replacement control units 33 and 34 include status signals Co,
Based on the CI, it is determined that its own area is being accessed, and the replacement control is performed.
（書込動作）
プロセッサ７がキャッシュメモリ部３６を書込むとき、
ステータス信号ＣＯまたはＣ１により、キャッシュメモ
リ部３６の２込信号を制御する。(Write operation) When the processor 7 writes to the cache memory section 36,
The 2-input signal of the cache memory section 36 is controlled by the status signal CO or C1.
（パージ動作）
ＤＭＡ動作が終了したとき、そのＩ１０装置よりプログ
ラム割込みがなされ、その割込みによってデータ領域３
６ａのパージ処理が行われる。(Purge operation) When the DMA operation is completed, a program interrupt is issued from the I10 device, and the interrupt erases the data area 3.
6a purge processing is performed.
即ち、レジスタ３９をアドレスしてパージ指令を格納す
ると、タイミング回路３５の送出するタイミング信号５
０とともに、キャッシュ制御部２５ａ、ｂの７部４３に
パージ信号５２が与えられて、データ領域３６ａのＶビ
ットがパージされる。That is, when the register 39 is addressed and a purge command is stored, the timing signal 5 sent by the timing circuit 35 is
0 as well as the purge signal 52 is given to the seventh section 43 of the cache control sections 25a and 25b, and the V bit of the data area 36a is purged.
コード領域３６ｂをパージするときは、レジスタ４０に
パージ指令をセットし、Ｖ部４４にパージ信号を入力す
る。When purging the code area 36b, a purge command is set in the register 40 and a purge signal is input into the V section 44.
なお上記は、プロセッサ７の出力するステータス信号に
よって、データ領域とコード領域のアクセスを判別した
が、データ領域およびコード領域をアドレスによって判
別する手段を別に設けてもよい。Note that in the above description, access to the data area and the code area is determined based on the status signal output from the processor 7, but means for determining the data area and code area based on the address may be provided separately.
以上のごとく、キャッシュメモリをデータ領域とコード
領域とに分割し、それぞれ個別にパージすることができ
る。As described above, the cache memory can be divided into a data area and a code area, and each can be purged separately.
以上の説明したように、本発明はキャッシュメモリをデ
ータ領域とコード領域とに分割し、それぞれパージする
制御手段を設けたものであるから、ＤＭＡ動作における
性能低下を防止することができる効果は極めて大である
。As explained above, since the present invention divides the cache memory into a data area and a code area and provides control means for purging each area, it is extremely effective in preventing performance degradation in DMA operations. It's large.
第１図は本発明の原理説明図、
第２図（ａ）は動作フローチャート図、第２図（ｂ）は
実施例のキャッシュメモリシステム・ブロック図、
第３図＋ａ）ば物理キャッシュ説明図、第３図（ｂ）は
論理キャッシュ説明図、第３図（Ｃ）は従来の論理キャ
ッシュ説明図、第３図（ｄ）は読取（ヒツト）動作タイ
ムチャー１図、
第３図（ｅ）は読取（ミスヒツト）動作タイムチャート
図、
第３図（ｆｌは書込動作タイムチャート図、である。図
中、
３ば主メモリ、 ７はプロセッサ、８はアドレ
ス変換部、１０はＩ１０装置、９ａ〜９ｄはキャッシュ
制御部、
１０はキャッシュメモリ部であって、ｌＯａ。
１０ ｂ、 １０ ｃ、 １０ ｄはブロック、１
２ばＴＡＧ部、 １３は７部、
１４はＰ部、 １５は比較部、
２５ａ、ｂはデータ領域のキャッシュ制御部、２５ａ、
ｂはコード領域のキャッシュ制御部、２７．２８はエン
コーダ、
２９．３０．３５はマルチプレクサＭＰＸ、３３．３４
はリプレース制御部、
３６はキャッシュメモリ部で、３６ａはデータ領域、３
６ｂはコード領域、
３９．４０はレジスタ、
４１．４２はタイミング回路、
５０．５１はタイミング信号、
５２はバーシイ８号、 １００はデータ線、１０１は
物理アドレス線、
１０２は論理アドレス線であって、ＡＯ〜八８へ下位９
ビツトのアドレス線、へ９〜八３１ ば上位２３ビソト
のアドレス線、
ｈａ −ｈｄ、 ｈａ ’ ＋ｈｂ ’ ＋ ｈｔ＋
Ｊ１ｈはヒツト信号、ＣＯはデータ領域をアクセスする
ときプロセッサより出力されるステータス信号、
Ｃ１はコード領域をアクセスするときプロセッサより出
力されるステータス信号、
４３はデータ領域の７部、
４４はコード領域の７部、
である。
第３囮Ｃｂ）FIG. 1 is an explanatory diagram of the principle of the present invention, FIG. 2 (a) is an operation flowchart diagram, FIG. 2 (b) is a block diagram of a cache memory system according to an embodiment, and FIG. 3 + a) is an explanatory diagram of a physical cache. FIG. 3(b) is an explanatory diagram of a logical cache, FIG. 3(C) is an explanatory diagram of a conventional logical cache, FIG. 3(d) is a read operation time chart, and FIG. 3(e) is an explanatory diagram of a conventional logical cache. Figure 3 is a read (mishit) operation time chart (fl is a write operation time chart. In the figure, 3 is the main memory, 7 is the processor, 8 is the address conversion section, 10 is the I10 device, 9a-- 9d is a cache control unit, 10 is a cache memory unit, and is lOa. 10b, 10c, 10d are blocks, 1
2 is a TAG section, 13 is a 7 section, 14 is a P section, 15 is a comparison section, 25a, b is a data area cache control section, 25a,
b is the code area cache control unit, 27.28 is the encoder, 29.30.35 is the multiplexer MPX, 33.34
3 is a replacement control unit; 36 is a cache memory unit; 36a is a data area;
6b is a code area, 39.40 is a register, 41.42 is a timing circuit, 50.51 is a timing signal, 52 is Versi No. 8, 100 is a data line, 101 is a physical address line, 102 is a logical address line. , AO ~ 88 to bottom 9
Bit address line, 9 to 831, upper 23 bit address line, ha - hd, ha ' + hb ' + ht +
J1h is a hit signal, CO is a status signal output from the processor when accessing the data area, C1 is a status signal output from the processor when accessing the code area, 43 is the 7th part of the data area, 44 is the code area Part 7 is . 3rd decoy Cb)
Claims (1)
付けられ、該アドレスデータに基づき主メモリの情報を
格納するキャッシュメモリを備えるとともに、キャッシ
ュメモリのデータの書換えを制御するコードに応じて格
納されたデータの変換を行うキャッシュメモリシステム
であって、該キャッシュメモリにデータを格納する領域
（３６ａ）とコードを格納する領域（３６ｂ）とをそれ
ぞれ設けるとともに、該キャッシュメモリに格納された
情報の有効性を表す有効情報をクリアする手段を前記２
組のメモリ領域に対応して設けたことを特徴とするキャ
ッシュメモリシステム。A cache memory is provided in which an address is assigned using address data that is part of a logical address, and stores information in the main memory based on the address data. A cache memory system that performs conversion, wherein the cache memory has an area (36a) for storing data and an area (36b) for storing code, and represents the validity of information stored in the cache memory. The method for clearing valid information is explained in 2 above.
A cache memory system is provided corresponding to a set of memory areas.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60287038A JPS62145445A (en) | 1985-12-20 | 1985-12-20 | Cache memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60287038A JPS62145445A (en) | 1985-12-20 | 1985-12-20 | Cache memory system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145445A true JPS62145445A (en) | 1987-06-29 |
Family
ID=17712238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60287038A Pending JPS62145445A (en) | 1985-12-20 | 1985-12-20 | Cache memory system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145445A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173241A (en) * | 1987-12-28 | 1989-07-07 | Toshiba Corp | Cache memory device |
| JPH0290347A (en) * | 1988-09-28 | 1990-03-29 | Nec Corp | Cache memory |
| JPH06195264A (en) * | 1992-12-22 | 1994-07-15 | Nec Corp | Cache coincidence processor |
| US6438662B1 (en) | 1998-12-14 | 2002-08-20 | Nec Corporation | Information processing device capable of allowing the maximum processing performance of microprocessor |
-
1985
- 1985-12-20 JP JP60287038A patent/JPS62145445A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173241A (en) * | 1987-12-28 | 1989-07-07 | Toshiba Corp | Cache memory device |
| JPH0290347A (en) * | 1988-09-28 | 1990-03-29 | Nec Corp | Cache memory |
| JPH06195264A (en) * | 1992-12-22 | 1994-07-15 | Nec Corp | Cache coincidence processor |
| US6438662B1 (en) | 1998-12-14 | 2002-08-20 | Nec Corporation | Information processing device capable of allowing the maximum processing performance of microprocessor |
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