JPS62142416A - Ｔｔｌ／ｃｍｏｓ適合可能入力バツフア - Google Patents
Ｔｔｌ／ｃｍｏｓ適合可能入力バツフアInfo
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＴＴＬ／ＣＭＯ８適合可能な入力バッファに関
するものであり、更に詳細には、プロセスパラメータと
は独立的なＴ Ｔ Ｔ、モードにおいて最適なノイズマ
ージンを持ったＴＴＬ／ＣＭＯ８入力バッファに関する
ものである。
するものであり、更に詳細には、プロセスパラメータと
は独立的なＴ Ｔ Ｔ、モードにおいて最適なノイズマ
ージンを持ったＴＴＬ／ＣＭＯ８入力バッファに関する
ものである。
従来のバイポーラ集積回路は低電圧論理レベルで動作す
る。典型的に、ＴＴＬ論理回路に対する低即ち論理０は
０．０乃至０．８ｖの範囲にあり、且つ高即ち論理１は
２．０乃至５．０■の範囲にある。従って、論理０と論
理１とを区別する為には、ＣＭＯＳインバータは０．８
と０．２Ｖ、好適には約１．４ｖ、との間をスイッチン
グすることが可能であり、最大限可能に広いノイズマー
ジンを与えるものでなければならない。
る。典型的に、ＴＴＬ論理回路に対する低即ち論理０は
０．０乃至０．８ｖの範囲にあり、且つ高即ち論理１は
２．０乃至５．０■の範囲にある。従って、論理０と論
理１とを区別する為には、ＣＭＯＳインバータは０．８
と０．２Ｖ、好適には約１．４ｖ、との間をスイッチン
グすることが可能であり、最大限可能に広いノイズマー
ジンを与えるものでなければならない。
一方、ＣＭＯＳインバータは一般的に４．５乃至１５Ｖ
の電圧で動作し、５■が典型的である。
の電圧で動作し、５■が典型的である。
ＣＭＯＳインバータ内のＰチャンネルトランジスタのソ
ースが５Ｖの電圧に接続されると、Ｐチャンネルトラン
ジスタは、最低で２．ＯｖとなることのあるＴＴＬ論理
１がそのゲートに印加された時に定常状態の電流を流す
。従って、ＴＴＬからＣＭＯＳバッファへおけるＣＭＯ
Ｓインバータのスイッチング乃至はトリガー点を約１．
４ｖに確立させてノイズマージンを最大とし、且つ定常
状態の電力消費を減少させる為に入力バッファ内のＰチ
ャンネルトランジスタのソース上の５ｖよりも低い電圧
を与えることが望ましい。
ースが５Ｖの電圧に接続されると、Ｐチャンネルトラン
ジスタは、最低で２．ＯｖとなることのあるＴＴＬ論理
１がそのゲートに印加された時に定常状態の電流を流す
。従って、ＴＴＬからＣＭＯＳバッファへおけるＣＭＯ
Ｓインバータのスイッチング乃至はトリガー点を約１．
４ｖに確立させてノイズマージンを最大とし、且つ定常
状態の電力消費を減少させる為に入力バッファ内のＰチ
ャンネルトランジスタのソース上の５ｖよりも低い電圧
を与えることが望ましい。
幾つかの発行された特許はこの後者の問題を取り扱って
いる。例えば、米国特許第４，４−７１゜２４２号はＮ
ｏｕｆｅｒ ｅｔ ａｌ、に１９８４年９月１１日に発
行されたもので、それは静的状態（非スイッチング）に
あるＣＭＯＳインバータを介して低電流流れでＴＴＬ信
号をＣＭＯ８信号へのバッファ動作を達成するＴＴＬか
らＣＭＯ８への入力バッファを開示している。このこと
は、ＣＭＯ８入力インバータにおけるＰチャンネルトラ
ンジスタのソースへ選択した基準電圧を与えることによ
って達成される。該基準電圧は、ＴＴＬ論理１（２゜Ｏ
Ｖ）の低い方の電圧レベルからＰチャンネルトランジス
タのスレッシュホールド電圧を引いたものよりも小さく
選択されている。
いる。例えば、米国特許第４，４−７１゜２４２号はＮ
ｏｕｆｅｒ ｅｔ ａｌ、に１９８４年９月１１日に発
行されたもので、それは静的状態（非スイッチング）に
あるＣＭＯＳインバータを介して低電流流れでＴＴＬ信
号をＣＭＯ８信号へのバッファ動作を達成するＴＴＬか
らＣＭＯ８への入力バッファを開示している。このこと
は、ＣＭＯ８入力インバータにおけるＰチャンネルトラ
ンジスタのソースへ選択した基準電圧を与えることによ
って達成される。該基準電圧は、ＴＴＬ論理１（２゜Ｏ
Ｖ）の低い方の電圧レベルからＰチャンネルトランジス
タのスレッシュホールド電圧を引いたものよりも小さく
選択されている。
同様に、１９８４年１０月２日にＮｏｕｆｅｒに発行さ
れた米国特許第４，４７５，０５０号は、ＴＴＬ入力信
号の電圧レベルに応答する入力インバータにおけるＰチ
ャンネルトランジスタのソースへ基準電圧を与えること
によってＴ Ｔ ＬからＣＭＯ８への入力バッファのＣ
ＭＯＳインバータを介しての電流の流れを防止している
。
れた米国特許第４，４７５，０５０号は、ＴＴＬ入力信
号の電圧レベルに応答する入力インバータにおけるＰチ
ャンネルトランジスタのソースへ基準電圧を与えること
によってＴ Ｔ ＬからＣＭＯ８への入力バッファのＣ
ＭＯＳインバータを介しての電流の流れを防止している
。
１９８４年９月４日に１、ｕｋｅに発行された米国特許
第４，４６９，９５９号は、処理の変動によって影響を
受ける入力インバータ段のスイッチ点を「比較的」一定
な値に維持する為に負荷トランジスタのボディエフェク
ト即ち体積効果を補償するバイパス手段を開示している
。
第４，４６９，９５９号は、処理の変動によって影響を
受ける入力インバータ段のスイッチ点を「比較的」一定
な値に維持する為に負荷トランジスタのボディエフェク
ト即ち体積効果を補償するバイパス手段を開示している
。
然し乍ら、従来技術はＣＭＯＳバッファにおける入力イ
ンバータのトリガー点を選択した電圧レベルに確立する
問題を解決するものではない。ＣＭＯＳインバータの供
給電圧が固定したレベルから著しく変動しない限り、Ｃ
ＭＯＳバッファにおける入力インバータのＮチャンネル
及びＰチャンネルトランジスタにおけるチャンネル長さ
に対するチャンネル幅の比を選択することによって所望
のトリガー点を近似的に確立することを試みることが可
能である。然し乍ら、この解決法は、トリガー点が電源
における変動のみならず、処理パラメータにおける変動
にも影響を受けるので、不適切である。
ンバータのトリガー点を選択した電圧レベルに確立する
問題を解決するものではない。ＣＭＯＳインバータの供
給電圧が固定したレベルから著しく変動しない限り、Ｃ
ＭＯＳバッファにおける入力インバータのＮチャンネル
及びＰチャンネルトランジスタにおけるチャンネル長さ
に対するチャンネル幅の比を選択することによって所望
のトリガー点を近似的に確立することを試みることが可
能である。然し乍ら、この解決法は、トリガー点が電源
における変動のみならず、処理パラメータにおける変動
にも影響を受けるので、不適切である。
本発明は、以−トの点に鑑みなされてたものであって、
−卜述した如き従来技術の欠点を解消し、０Ｍ０８人カ
バソファにおける入力インバータのトリガー点を選択さ
れたレベルで典型的に入力ノイズマージンを最大とする
べく選択されるレベルに確立することを可能とするＴＴ
ＬからＣＭＯ８への入力バッファを提供することを目的
とする。入力インバータのトリガー点は、基準電圧に応
答してトリガー点を選択した値に強制させることによっ
て確立される。トリガー点は処理パラメータ及び電源ノ
イズにおいて変動に対する感受性は低い。
−卜述した如き従来技術の欠点を解消し、０Ｍ０８人カ
バソファにおける入力インバータのトリガー点を選択さ
れたレベルで典型的に入力ノイズマージンを最大とする
べく選択されるレベルに確立することを可能とするＴＴ
ＬからＣＭＯ８への入力バッファを提供することを目的
とする。入力インバータのトリガー点は、基準電圧に応
答してトリガー点を選択した値に強制させることによっ
て確立される。トリガー点は処理パラメータ及び電源ノ
イズにおいて変動に対する感受性は低い。
本バッファは高速であり、Ｔ Ｔ Ｌ入力レベルにおい
てＤＣ電力散逸は低いか又は存在せず、０ＭＯ８入力レ
ベルにおいては電力散逸は無い。ＣＭＯＳバッファは基
準電圧発生器を有しており、それは基準電圧を発生し、
該基準電圧は、本バッファのＣＭＯ８入カイシカインバ
ータるＰチャンネルトランジスタのソースへ印加される
と、該インバータのトリガー点をして選択した電圧レベ
ルを取らせる。この選択したトリガー点を確立する上で
、最初に、選択したソース電圧を取る選択したトリガー
点を公称的に発生する様に入力バッファにおけるトラン
ジスタに対してのチャンネル長さに対してのチャンネル
幅の比を確立することが望ましい。設計上の考察に応じ
て、この選択したソース電圧は、Ｖｃｃよりも低く選択
して、ＴＴＬ入力信号が論理高である場合に入カバソフ
ァ内のＰチャンネルトランジスタがターンオンすること
を防止して該入力バッファがＴ Ｔ Ｌ入力レベルにお
いてＤＣ電力を消費しないか又はその消費を低くさせる
ことが可能である。Ｖｃｃ未滴の適切に選択したソース
電圧の場合、Ｐチャンネルトランジスタのチャンネル長
さに対するチャンネル幅の比のＮチャンネル１〜ランジ
スタのチャンネル長さに対するチャンネル幅の比に対す
る比は、高度にスキュー即ちずれている必要はない（Ｎ
チャンネル１〜ランジスタは同等の寸法のＰチャンネル
トランジスタよりも約３倍も導電度が高いので、３：１
の比はスキューしているとは考えられない）。その結果
、本人カバッファの速度特性は改善されている。この様
なインバータの実際のトリガー点は公称値から著しく変
動することがあるので、基準電圧発生器が設けられ、そ
れは基準電圧を発生し、該基準電圧は、該入力インバー
タに対しての正の供給電圧として、入力インバータのト
リガー点をして所望のレベル、典型的にはバッファがＴ
Ｔ １．、モードである場合に１．４ｖのレベルを強
制的に取らせる。ＴＴＬモードにおいては、基準電圧発
生器は、第１基準電圧発生器を有しており、それは選択
したレベル（即ち、所望のトリガー点）に等しい大きさ
を持った第１基準電圧を発生する。この第１基準電圧は
オペアンプへ供給され、その他方の入力は基準［インバ
ータＪの共通ドレイン電圧であり、該インバータのトラ
ンジスタは共通ゲート及びドレイン接続を持っており且
つＣＭＯ８入カインバータにおける対応するトランジス
タと同じチャンネル比を持っている。ｌ実施例において
は、オペアンプの出力がトランジスタを制御し、該トラ
ンジスタは基準インバータにおけるＰチャンネルトラン
ジスタのソースを、入力インバータのトリガー点を選択
したレベルへ強制的にさせるレベルへ帯電させる。１実
施例においては、入力インバータの出力は０■と基準電
圧との間で振れる。
てＤＣ電力散逸は低いか又は存在せず、０ＭＯ８入力レ
ベルにおいては電力散逸は無い。ＣＭＯＳバッファは基
準電圧発生器を有しており、それは基準電圧を発生し、
該基準電圧は、本バッファのＣＭＯ８入カイシカインバ
ータるＰチャンネルトランジスタのソースへ印加される
と、該インバータのトリガー点をして選択した電圧レベ
ルを取らせる。この選択したトリガー点を確立する上で
、最初に、選択したソース電圧を取る選択したトリガー
点を公称的に発生する様に入力バッファにおけるトラン
ジスタに対してのチャンネル長さに対してのチャンネル
幅の比を確立することが望ましい。設計上の考察に応じ
て、この選択したソース電圧は、Ｖｃｃよりも低く選択
して、ＴＴＬ入力信号が論理高である場合に入カバソフ
ァ内のＰチャンネルトランジスタがターンオンすること
を防止して該入力バッファがＴ Ｔ Ｌ入力レベルにお
いてＤＣ電力を消費しないか又はその消費を低くさせる
ことが可能である。Ｖｃｃ未滴の適切に選択したソース
電圧の場合、Ｐチャンネルトランジスタのチャンネル長
さに対するチャンネル幅の比のＮチャンネル１〜ランジ
スタのチャンネル長さに対するチャンネル幅の比に対す
る比は、高度にスキュー即ちずれている必要はない（Ｎ
チャンネル１〜ランジスタは同等の寸法のＰチャンネル
トランジスタよりも約３倍も導電度が高いので、３：１
の比はスキューしているとは考えられない）。その結果
、本人カバッファの速度特性は改善されている。この様
なインバータの実際のトリガー点は公称値から著しく変
動することがあるので、基準電圧発生器が設けられ、そ
れは基準電圧を発生し、該基準電圧は、該入力インバー
タに対しての正の供給電圧として、入力インバータのト
リガー点をして所望のレベル、典型的にはバッファがＴ
Ｔ １．、モードである場合に１．４ｖのレベルを強
制的に取らせる。ＴＴＬモードにおいては、基準電圧発
生器は、第１基準電圧発生器を有しており、それは選択
したレベル（即ち、所望のトリガー点）に等しい大きさ
を持った第１基準電圧を発生する。この第１基準電圧は
オペアンプへ供給され、その他方の入力は基準［インバ
ータＪの共通ドレイン電圧であり、該インバータのトラ
ンジスタは共通ゲート及びドレイン接続を持っており且
つＣＭＯ８入カインバータにおける対応するトランジス
タと同じチャンネル比を持っている。ｌ実施例において
は、オペアンプの出力がトランジスタを制御し、該トラ
ンジスタは基準インバータにおけるＰチャンネルトラン
ジスタのソースを、入力インバータのトリガー点を選択
したレベルへ強制的にさせるレベルへ帯電させる。１実
施例においては、入力インバータの出力は０■と基準電
圧との間で振れる。
第２ステージインバ〜りを持った別の実施例においては
、入力インバータの出力はＯＶと基準電圧のより大きい
もの即ちＶｔｈ、ｎをＮチャンネルトランジスタのスレ
ッシュホールド電圧としてＶ ＣＣ−Ｖｔｈ、ｎとの間
を振れる。第２ステージインバータは、第１ステージの
出力をＣＭＯＳレベルへ変換し且つその入力電圧が上昇
している時よりもその入力電圧が下降している時の方が
第２ステージインバータのトリガー点が一層低い様に本
回路内にヒステリシスを導入することによって付加的な
安定性を与えている。
、入力インバータの出力はＯＶと基準電圧のより大きい
もの即ちＶｔｈ、ｎをＮチャンネルトランジスタのスレ
ッシュホールド電圧としてＶ ＣＣ−Ｖｔｈ、ｎとの間
を振れる。第２ステージインバータは、第１ステージの
出力をＣＭＯＳレベルへ変換し且つその入力電圧が上昇
している時よりもその入力電圧が下降している時の方が
第２ステージインバータのトリガー点が一層低い様に本
回路内にヒステリシスを導入することによって付加的な
安定性を与えている。
ＴＴＬ／ＣＭＯＳバッファがＣＭＯＳモードで動作して
いる場合、入力インバータへ供給される電圧は電源電圧
に等しく、その際に入力インバータのトリガー点を増加
させ、そのことは入力ノイズマージンを改善している。
いる場合、入力インバータへ供給される電圧は電源電圧
に等しく、その際に入力インバータのトリガー点を増加
させ、そのことは入力ノイズマージンを改善している。
本発明の特徴として、第１基準発生器及びオペアンプは
、バッファがＣＭＯＳモードにある場合にディスエーブ
ルされ、従ってこれらの回路によってＤＣ電力が消費さ
れることはない。
、バッファがＣＭＯＳモードにある場合にディスエーブ
ルされ、従ってこれらの回路によってＤＣ電力が消費さ
れることはない。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて説明する。第１図は、本発明のＴＴＬ／ＣＭＯ
８適合可能人カバッファの１実施例を示している。本人
力バッファはインバータ１０を有しており、それはＰチ
ャンネルエンハンスメント型トランジスタＰｌとＮチャ
ンネルエンハンスメント型トランジスタＮ１とを有して
いる。
に付いて説明する。第１図は、本発明のＴＴＬ／ＣＭＯ
８適合可能人カバッファの１実施例を示している。本人
力バッファはインバータ１０を有しており、それはＰチ
ャンネルエンハンスメント型トランジスタＰｌとＮチャ
ンネルエンハンスメント型トランジスタＮ１とを有して
いる。
第１図及びその後の図面において、各トランジスタのゲ
ートと、ソースと、ドレインとは夫々Ｇ。
ートと、ソースと、ドレインとは夫々Ｇ。
Ｓ、Ｄで示しである。この実施例における全てのトラン
ジスタはエンハンスメント型トランジスタである。トラ
ンジスタＰ１及びＮ１のゲートＧはインバータ１０の入
力リードＶｉｎへ接続されており、且つトランジスアＰ
１及びＮ１のドレインＤはインバータ１０の出力リード
Ｖｏｕｔへ接続されている。トランジスアＰ１のソース
Ｓは基準電圧発生器２０の出力リード２１へ接続されて
おり、且つトランジスタＮ１のソースＳは接地接続され
ている。
ジスタはエンハンスメント型トランジスタである。トラ
ンジスタＰ１及びＮ１のゲートＧはインバータ１０の入
力リードＶｉｎへ接続されており、且つトランジスアＰ
１及びＮ１のドレインＤはインバータ１０の出力リード
Ｖｏｕｔへ接続されている。トランジスアＰ１のソース
Ｓは基準電圧発生器２０の出力リード２１へ接続されて
おり、且つトランジスタＮ１のソースＳは接地接続され
ている。
入力バッファがＴＴＬモードで動作する場合、即ち入力
バッファの入力リード２１上の信号が０゜８Ｖ（低）と
２．ＯＶ （高）との間をスイッチングするＴＴＬレベ
ルにある場合、リード２１上の基準電圧Ｖｒｅｆの１つ
の所望の電圧レベルは約３゜５ｖであり、従って入力バ
ッファのＤＣ電力損失は、基準電圧ＶｒｅｆがＶｃｃ（
典型的に５Ｖ）にあったとした場合に発生するであろう
ＤＣ電力損失から著しく減少される。このＤＣ電力損失
は、トランジスタＰ １．及びＮ１を介して基準電圧発
生器２０から接地へ流れる定常状態電流に起因する電力
損失である。
バッファの入力リード２１上の信号が０゜８Ｖ（低）と
２．ＯＶ （高）との間をスイッチングするＴＴＬレベ
ルにある場合、リード２１上の基準電圧Ｖｒｅｆの１つ
の所望の電圧レベルは約３゜５ｖであり、従って入力バ
ッファのＤＣ電力損失は、基準電圧ＶｒｅｆがＶｃｃ（
典型的に５Ｖ）にあったとした場合に発生するであろう
ＤＣ電力損失から著しく減少される。このＤＣ電力損失
は、トランジスタＰ １．及びＮ１を介して基準電圧発
生器２０から接地へ流れる定常状態電流に起因する電力
損失である。
更に、入力ノイズマージンを最大とする為に、インバー
タ１０が定常（非スイッチング）状態にある場合に、イ
ンバータ１０のトリガー（トリップ）点がＴＴＬ電圧レ
ベルの中間又は略中間（約１゜４Ｖ）であることが望ま
しい。インバータのトリガー点は、そこで入力電圧が出
力電圧と等しくなる電圧レベルである。
タ１０が定常（非スイッチング）状態にある場合に、イ
ンバータ１０のトリガー（トリップ）点がＴＴＬ電圧レ
ベルの中間又は略中間（約１゜４Ｖ）であることが望ま
しい。インバータのトリガー点は、そこで入力電圧が出
力電圧と等しくなる電圧レベルである。
インバータ１０のトリガー点は、トランジスタＰ１のチ
ャンネル長さに対するチャンネル幅の比によって、且つ
トランジスタＮ１のチャンネル長さに対するチャンネル
幅の比によって、且つトランジスタＰ１のソースＳへ印
加される基準電圧■ｒａｆによって決定される。基準電
圧の大きさが約３．５ｖであると、トランジスタＮ１の
チャンネル長さに対するチャンネル幅の比に比較してト
ランジスタＰ１のチャンネル長さに対するチャンネル幅
の比は、インバータ１０のトリガー点をＴＴＬ入力電圧
範囲の中間点（約１．４Ｖ）とさせる為に高度にスキュ
ーさせることは必要ではない。
ャンネル長さに対するチャンネル幅の比によって、且つ
トランジスタＮ１のチャンネル長さに対するチャンネル
幅の比によって、且つトランジスタＰ１のソースＳへ印
加される基準電圧■ｒａｆによって決定される。基準電
圧の大きさが約３．５ｖであると、トランジスタＮ１の
チャンネル長さに対するチャンネル幅の比に比較してト
ランジスタＰ１のチャンネル長さに対するチャンネル幅
の比は、インバータ１０のトリガー点をＴＴＬ入力電圧
範囲の中間点（約１．４Ｖ）とさせる為に高度にスキュ
ーさせることは必要ではない。
このことは、その比が５Ｖ （Ｖｃｃ）のソース電圧に
対して１．４Ｖのトリガー点を発生させる為に一層高塵
にスキューされている場合よりも、一層高速のスイッチ
ング速度を持ったインバータとすることを可能としてい
る。１実施例においては、トランジスタＰ１のチャンネ
ル幅は３０ミクロンであり、トランジスタＰＬのチャン
ネル長さは２゜５ミクロンである。トランジスタＮ１の
チャンネル幅は１０ミクロンであり、トランジスタＮ１
のチャンネル長さは２．５ミクロンである。然し乍ら、
本発明においては、Ｖｒｅｆは、そうでなければインバ
ータ１０をして一層高いか又は一層低いトリガー点を取
らせるであろう処理パラメータにおける変動にも拘らず
、選択したレベルで典型的にはＴ Ｔ Ｌ範囲の中間点
にインバータ１のトリガー点を確立させる為に、３．５
ｖから変化される。
対して１．４Ｖのトリガー点を発生させる為に一層高塵
にスキューされている場合よりも、一層高速のスイッチ
ング速度を持ったインバータとすることを可能としてい
る。１実施例においては、トランジスタＰ１のチャンネ
ル幅は３０ミクロンであり、トランジスタＰＬのチャン
ネル長さは２゜５ミクロンである。トランジスタＮ１の
チャンネル幅は１０ミクロンであり、トランジスタＮ１
のチャンネル長さは２．５ミクロンである。然し乍ら、
本発明においては、Ｖｒｅｆは、そうでなければインバ
ータ１０をして一層高いか又は一層低いトリガー点を取
らせるであろう処理パラメータにおける変動にも拘らず
、選択したレベルで典型的にはＴ Ｔ Ｌ範囲の中間点
にインバータ１のトリガー点を確立させる為に、３．５
ｖから変化される。
換言すれば、Ｖｒｅｆの大きさが発生され、それは、処
理パラメータ変動及び供給電圧における擾乱にも拘らず
、インバータ１０のトリガー点を低（約０．８Ｖ）と高
（約２．０Ｖ）（７）ＴＴＬＬ／ベルノ間の選択した値
（典型的に中間点）へ強制させる。
理パラメータ変動及び供給電圧における擾乱にも拘らず
、インバータ１０のトリガー点を低（約０．８Ｖ）と高
（約２．０Ｖ）（７）ＴＴＬＬ／ベルノ間の選択した値
（典型的に中間点）へ強制させる。
インバータ１０がＣＭＯＳモードにある場合、即ち入力
リードＶｉｎ、Ｊ−の電圧レベルがＯＶ（低）とＶｃｃ
（高、典型的に５Ｖ）との間で変化する場合、Ｖｒｅｆ
はＶＣＣに維持され、それはインバータ１０のトリガー
点を１．４ｖより上（Ｖｃｅが５■に等しい場合に約２
．５Ｖ）に増加させ、従ってノイズマージン即ち雑音余
裕を改善している。
リードＶｉｎ、Ｊ−の電圧レベルがＯＶ（低）とＶｃｃ
（高、典型的に５Ｖ）との間で変化する場合、Ｖｒｅｆ
はＶＣＣに維持され、それはインバータ１０のトリガー
点を１．４ｖより上（Ｖｃｅが５■に等しい場合に約２
．５Ｖ）に増加させ、従ってノイズマージン即ち雑音余
裕を改善している。
第２図は、インバータ１０（第１図にも示しである）と
ヒステリシス回路を有する入力バッファ２２を共に基準
電圧発生器２０を示す概略図である。基準電圧発生器２
０のオペアンプ２５の概略を、補助モード制御回路と共
に第５図に示しである。
ヒステリシス回路を有する入力バッファ２２を共に基準
電圧発生器２０を示す概略図である。基準電圧発生器２
０のオペアンプ２５の概略を、補助モード制御回路と共
に第５図に示しである。
入力バッファ２２をＴＴＬモードで動作させることを所
望する場合、ＰＷＲＤＮで示される制御信号ｐＯＷｅｒ
ｄｏｉｉｎ及び制御信号ＣＭＯ８は１にセットされる
（第５図参照）。これらの制御信号はＮＡＮＤゲート４
０の入力リードへ供給し、ＮＡＮＤゲート４０のパワー
ダウン出力信号ＰＤをＯｖとさせる。この低（ＯＶ）Ｐ
Ｄ倍信号Ｐチャンネルエンハンスメント型トランジスタ
Ｐ４ （第２図に示しである）のゲー１〜Ｇへ印加され
、Ｐ４をターンオンさせる。トランジスタＰ４のソース
はＶｃｃへ接続されており、且つトランジスタＰ４のド
レインはＲ１へ接続されており、Ｒ１はノード１へ接続
されており、ノード１は抵抗Ｒ２を介して接地接続され
ている。抵抗Ｒ１及びＲ２の値は、トランジスタＰ４が
オンの場合に、Ｖｒｅｆｌで示されているノード１上の
基準電圧はインバータ１０の所望の１〜リガ一点に等し
い様に選択されている。
望する場合、ＰＷＲＤＮで示される制御信号ｐＯＷｅｒ
ｄｏｉｉｎ及び制御信号ＣＭＯ８は１にセットされる
（第５図参照）。これらの制御信号はＮＡＮＤゲート４
０の入力リードへ供給し、ＮＡＮＤゲート４０のパワー
ダウン出力信号ＰＤをＯｖとさせる。この低（ＯＶ）Ｐ
Ｄ倍信号Ｐチャンネルエンハンスメント型トランジスタ
Ｐ４ （第２図に示しである）のゲー１〜Ｇへ印加され
、Ｐ４をターンオンさせる。トランジスタＰ４のソース
はＶｃｃへ接続されており、且つトランジスタＰ４のド
レインはＲ１へ接続されており、Ｒ１はノード１へ接続
されており、ノード１は抵抗Ｒ２を介して接地接続され
ている。抵抗Ｒ１及びＲ２の値は、トランジスタＰ４が
オンの場合に、Ｖｒｅｆｌで示されているノード１上の
基準電圧はインバータ１０の所望の１〜リガ一点に等し
い様に選択されている。
インバータ１０の所望のトリガー点は、低レベルＴＴＬ
（ｏ、ｓｖ）と高しベ／Ｌ／ＴＴＬ信号（２゜ＯＶ）
との間の選択した値である。好適実施例においては、抵
抗Ｒ１及びＲ２は、第１基準電圧Ｖｒｅｆ １がＴ Ｔ
Ｌ値の範囲の中間点（約１．４Ｖ）である様に選択さ
れている。ノード１上の電圧Ｖｒｅｆ１はオペアンプ２
５の反転入力リードへ印加される。コンデンサＣ１がノ
ード１と接地との間に接続されており、電源における擾
乱によって発生されるグリッチを滑らかにさせる。オペ
アンプ２５の非反転入力リードは基準人力バッファステ
ージ２８の出力ノード２へ接続されている。基準人力バ
ッファステージ２８は、ＰチャンネルトランジスタＰ２
及びＮチャンネルトランジスタＮ２を有している。トラ
ンジスタＰ２のソースＳは基準電圧発生器２０の出力ノ
ード及びＰチャンネルトランジスタＰ３のドレインＤへ
接続されており、そのゲートＧはオペアンプ２５の出力
信号によって制御される。トランジスタＰ２のドレイン
Ｙ）はトランジスタＮ２のドレインＤへ接続されており
、そのソースＳは接地接続されている。トランジスタＰ
２及びＮ２のゲートＧはノード２に接続されており、そ
れはトランジスタＰ２及びＮ２のドレインへ接続されて
いる。基準人力バッファステージ２８におけるトランジ
スタＰ２のチャンネル長さに対するチャンネル幅の比の
トランジスタＮ２のチャンネル長さに対するチャンネル
幅の比に対する比は、インバータ１０におけるトランジ
スタＰ１のチャンネル長さに対するチャンネル幅の比の
トランジスタＮ１のチャンネル長さに対するチャンネル
幅の比に対する比と同じに選択されている。これらの比
は同一であり且つトランジスタＰ２のソースであるノー
ド１１上の電圧はトランジスタＰ１のソース上の電圧Ｖ
ｒｅｆと同じであり且つトランジスタＰ２及びＮ２のゲ
ート上の電圧はトランジスタＰ２及びＮ２のドレインに
接続されているノード２上の電圧と同一であるので、イ
ンバータ１０のトリガー点はノード２における電圧であ
る。ノード２はオペアンプ２５の非反転入力リードへ接
続されている。オペアンプ２５の出力はＰチャンネルパ
ストランジスタＰ３のゲートを制御する。トランジスタ
Ｐ３のソースは正供給電圧’Ｖｃｃへ接続されており、
且つトランジスタＰ３のドレインはトランジスタＰ２の
ソースへ接続されている。パストランジスタＰ３は、基
準電圧発生器２０の出力リード２１へ接続されている入
力バッファ２２と同様な全ての入力バッファ（不図示）
に対して過渡電流を供給するので、典型的に大型である
。１実施例においては、ＰチャンネルトランジスタＰ３
は幅１，５００ミクロン及び長さ２．５ミクロンを有し
ている。トランジスタＰ３の寸法が大きく且つ入力バッ
ファにより小さな定常状態電流が必要とされるので、ト
ランジスタＰ３のゲート電圧は、Ｖｔｈ、ｐ３をトラン
ジスタＰ３のスレッシュホールド電圧としてＶｃｃ−ｌ
Ｖｔｂ＋ｐ３１よりも多少低いレベルにバイアスされ
る。ノード１上の第１選択基準電圧Ｖｒｅｆｌはオペア
ンプ２５の反転入力リードへ接続されており、且つノー
ド２上の電圧はオペアンプ２５の非反転入力リードへ接
続されているので、オペアンプ２５はノード２上の電圧
を、オペアンプの大きな電圧利得（典型的に５０を越え
る）に起因して第１選択基準電圧Ｖｒａｆｌと等しく強
制させる。ノード１１上の電圧■ｒｅｆｌは適宜自己調
節されて（増加されるか又は減少される）ノード２にお
ける電圧をＶｒｅｆｌと等しくさせることを許容する。
（ｏ、ｓｖ）と高しベ／Ｌ／ＴＴＬ信号（２゜ＯＶ）
との間の選択した値である。好適実施例においては、抵
抗Ｒ１及びＲ２は、第１基準電圧Ｖｒｅｆ １がＴ Ｔ
Ｌ値の範囲の中間点（約１．４Ｖ）である様に選択さ
れている。ノード１上の電圧Ｖｒｅｆ１はオペアンプ２
５の反転入力リードへ印加される。コンデンサＣ１がノ
ード１と接地との間に接続されており、電源における擾
乱によって発生されるグリッチを滑らかにさせる。オペ
アンプ２５の非反転入力リードは基準人力バッファステ
ージ２８の出力ノード２へ接続されている。基準人力バ
ッファステージ２８は、ＰチャンネルトランジスタＰ２
及びＮチャンネルトランジスタＮ２を有している。トラ
ンジスタＰ２のソースＳは基準電圧発生器２０の出力ノ
ード及びＰチャンネルトランジスタＰ３のドレインＤへ
接続されており、そのゲートＧはオペアンプ２５の出力
信号によって制御される。トランジスタＰ２のドレイン
Ｙ）はトランジスタＮ２のドレインＤへ接続されており
、そのソースＳは接地接続されている。トランジスタＰ
２及びＮ２のゲートＧはノード２に接続されており、そ
れはトランジスタＰ２及びＮ２のドレインへ接続されて
いる。基準人力バッファステージ２８におけるトランジ
スタＰ２のチャンネル長さに対するチャンネル幅の比の
トランジスタＮ２のチャンネル長さに対するチャンネル
幅の比に対する比は、インバータ１０におけるトランジ
スタＰ１のチャンネル長さに対するチャンネル幅の比の
トランジスタＮ１のチャンネル長さに対するチャンネル
幅の比に対する比と同じに選択されている。これらの比
は同一であり且つトランジスタＰ２のソースであるノー
ド１１上の電圧はトランジスタＰ１のソース上の電圧Ｖ
ｒｅｆと同じであり且つトランジスタＰ２及びＮ２のゲ
ート上の電圧はトランジスタＰ２及びＮ２のドレインに
接続されているノード２上の電圧と同一であるので、イ
ンバータ１０のトリガー点はノード２における電圧であ
る。ノード２はオペアンプ２５の非反転入力リードへ接
続されている。オペアンプ２５の出力はＰチャンネルパ
ストランジスタＰ３のゲートを制御する。トランジスタ
Ｐ３のソースは正供給電圧’Ｖｃｃへ接続されており、
且つトランジスタＰ３のドレインはトランジスタＰ２の
ソースへ接続されている。パストランジスタＰ３は、基
準電圧発生器２０の出力リード２１へ接続されている入
力バッファ２２と同様な全ての入力バッファ（不図示）
に対して過渡電流を供給するので、典型的に大型である
。１実施例においては、ＰチャンネルトランジスタＰ３
は幅１，５００ミクロン及び長さ２．５ミクロンを有し
ている。トランジスタＰ３の寸法が大きく且つ入力バッ
ファにより小さな定常状態電流が必要とされるので、ト
ランジスタＰ３のゲート電圧は、Ｖｔｈ、ｐ３をトラン
ジスタＰ３のスレッシュホールド電圧としてＶｃｃ−ｌ
Ｖｔｂ＋ｐ３１よりも多少低いレベルにバイアスされ
る。ノード１上の第１選択基準電圧Ｖｒｅｆｌはオペア
ンプ２５の反転入力リードへ接続されており、且つノー
ド２上の電圧はオペアンプ２５の非反転入力リードへ接
続されているので、オペアンプ２５はノード２上の電圧
を、オペアンプの大きな電圧利得（典型的に５０を越え
る）に起因して第１選択基準電圧Ｖｒａｆｌと等しく強
制させる。ノード１１上の電圧■ｒｅｆｌは適宜自己調
節されて（増加されるか又は減少される）ノード２にお
ける電圧をＶｒｅｆｌと等しくさせることを許容する。
インバータ１０がスイッチ動作すると、トランジスタＰ
１及びＮ１を介して接地へ流れる過渡電流がノード１１
上の基準電圧Ｖｒａｆを下降させ、それはノード２上の
電圧を減少させて、そのことはオペアンプ２５の出力信
号をしてトランジスタＰ３をターンオンさせてノード２
上の電圧をＶｒｅｆｌへ復帰させるのに必要なレベルへ
ノード１１を帯電させる。コンデンサＣ２は、基準電圧
を安定化させ且つインバータ１０のスイッチング動作中
の過渡電流条件を満足させる為に、基準電圧発生器２０
の出力リード２１へ接続された大型のコンデンサである
。１実施例においては、コンデンサＣ２は５０ｐＦの容
量を持っている。インバータ１の出力ノード１４上の電
圧は、ＯｖとＶｒｅｆ又はＶ ｃｃ−Ｖ ｔｈ 、 ｎ
４の何れか高い方のものとの間でスイングする。
１及びＮ１を介して接地へ流れる過渡電流がノード１１
上の基準電圧Ｖｒａｆを下降させ、それはノード２上の
電圧を減少させて、そのことはオペアンプ２５の出力信
号をしてトランジスタＰ３をターンオンさせてノード２
上の電圧をＶｒｅｆｌへ復帰させるのに必要なレベルへ
ノード１１を帯電させる。コンデンサＣ２は、基準電圧
を安定化させ且つインバータ１０のスイッチング動作中
の過渡電流条件を満足させる為に、基準電圧発生器２０
の出力リード２１へ接続された大型のコンデンサである
。１実施例においては、コンデンサＣ２は５０ｐＦの容
量を持っている。インバータ１の出力ノード１４上の電
圧は、ＯｖとＶｒｅｆ又はＶ ｃｃ−Ｖ ｔｈ 、 ｎ
４の何れか高い方のものとの間でスイングする。
入力バッファ２２の第２ステージは、インバータ３０及
びトランジスタＮ４及びＰ６を有している。インバータ
３０はＰチャンネルトランジスタＰ５を有しており、そ
のソースは正供給電圧Ｖｃｃへ接続されており且つその
ドレインはＮチャンネルトランジスタＮ３のドレインへ
接続されており、該トランジスタＮ３のソースは接地接
続されている。インバータ１０の出力信号はトランジス
タＰ５及びＮ３のゲートを制御する。トランジスタＰ５
は生来のＰチャンネルトランジスタ（即ち、スレッシュ
ホールド調整用イオン注入をしないＰチャンネルトラン
ジスタ）であって、−１，６Ｖ±０．２■のスレッシュ
ホールド電圧を持っており、従ってインバータ３０は、
Ｖｒｅｆが約３．５Ｖ以下の値を持っている場合には、
ＤＣ電力を消費することはない。トランジスタＮ４及び
Ｐ６は、成るヒステリシスを与える為に入力バッファ２
２内に設けられており、従ってノード１４上の電圧が上
昇（Ｖｔｒｉｇ、ｒｉｓｉｎｇ） している時のインバ
ータ３０のトリガー点は、ノード１４上の電圧が下降（
Ｖｔｒｉｇ、ｆａｌｌｉｎｇ） している時のインバー
タ３０のトリガー点よりも一層高い。第４図は、上昇及
び下降入力信号の両方に対してのインバータ３０の伝達
関数を示している。注意すべきことであるが、インバー
タ３０の出力信号はＯｖとＶＣＣとの間でスイングする
。トランジスタＮ４とＮ６とが存在するので、インバー
タ３０の略トリガー点においてノード１４上の電圧に小
さなグリッチが存在したとしても、インバータ３０の出
力信号は影響を受けることはない。このことは第３図に
示してあり、それは時間の関数としてインバータ３０（
ノード１６−Ｌ：）に対しての入力電圧（ノード１４上
）のグラフを示している。
びトランジスタＮ４及びＰ６を有している。インバータ
３０はＰチャンネルトランジスタＰ５を有しており、そ
のソースは正供給電圧Ｖｃｃへ接続されており且つその
ドレインはＮチャンネルトランジスタＮ３のドレインへ
接続されており、該トランジスタＮ３のソースは接地接
続されている。インバータ１０の出力信号はトランジス
タＰ５及びＮ３のゲートを制御する。トランジスタＰ５
は生来のＰチャンネルトランジスタ（即ち、スレッシュ
ホールド調整用イオン注入をしないＰチャンネルトラン
ジスタ）であって、−１，６Ｖ±０．２■のスレッシュ
ホールド電圧を持っており、従ってインバータ３０は、
Ｖｒｅｆが約３．５Ｖ以下の値を持っている場合には、
ＤＣ電力を消費することはない。トランジスタＮ４及び
Ｐ６は、成るヒステリシスを与える為に入力バッファ２
２内に設けられており、従ってノード１４上の電圧が上
昇（Ｖｔｒｉｇ、ｒｉｓｉｎｇ） している時のインバ
ータ３０のトリガー点は、ノード１４上の電圧が下降（
Ｖｔｒｉｇ、ｆａｌｌｉｎｇ） している時のインバー
タ３０のトリガー点よりも一層高い。第４図は、上昇及
び下降入力信号の両方に対してのインバータ３０の伝達
関数を示している。注意すべきことであるが、インバー
タ３０の出力信号はＯｖとＶＣＣとの間でスイングする
。トランジスタＮ４とＮ６とが存在するので、インバー
タ３０の略トリガー点においてノード１４上の電圧に小
さなグリッチが存在したとしても、インバータ３０の出
力信号は影響を受けることはない。このことは第３図に
示してあり、それは時間の関数としてインバータ３０（
ノード１６−Ｌ：）に対しての入力電圧（ノード１４上
）のグラフを示している。
ノード１４上の入力電圧がプルダウントランジスタＮ３
のスレッシュホールドより高く上昇スると、出力ノード
１６上の下降する電圧はトランジスタＰ６をターンオン
させ、そのことはノード１４を帯電させる為の付加的な
電流を与え、その際にインバータ３０のトリガー点を増
加させる。逆に、ノード１４上の電圧が下降する場合、
出力ノード１６上の上昇する電圧がトランジスタＰ６を
序々にターンオフさせる。トランジスタＰ６を介しての
充電用電流における減少は、インバータ３０のトリガー
点を減少させる。ＮチャンネルトランジスタＮ４のゲー
ト及びドレインはＶｃｃへ接続されており、それは電圧
クランプとして作用しノード１４がｖｃｃへ充電される
ことを防止する。
のスレッシュホールドより高く上昇スると、出力ノード
１６上の下降する電圧はトランジスタＰ６をターンオン
させ、そのことはノード１４を帯電させる為の付加的な
電流を与え、その際にインバータ３０のトリガー点を増
加させる。逆に、ノード１４上の電圧が下降する場合、
出力ノード１６上の上昇する電圧がトランジスタＰ６を
序々にターンオフさせる。トランジスタＰ６を介しての
充電用電流における減少は、インバータ３０のトリガー
点を減少させる。ＮチャンネルトランジスタＮ４のゲー
ト及びドレインはＶｃｃへ接続されており、それは電圧
クランプとして作用しノード１４がｖｃｃへ充電される
ことを防止する。
第２図におけるオペアンプ２５の動作を第５図を参照し
て説明する。ＴＴＬモードで動作している場合に、制御
信号ＰＷＲＤＮ及びＣＭＯ８は、前述した如く、１にセ
ットされる。このことはＮＡＮＤゲート４０の出力信号
Ｐ Ｉ）を０■とさせる。
て説明する。ＴＴＬモードで動作している場合に、制御
信号ＰＷＲＤＮ及びＣＭＯ８は、前述した如く、１にセ
ットされる。このことはＮＡＮＤゲート４０の出力信号
Ｐ Ｉ）を０■とさせる。
この低（ＯＶ）ＰＤ倍信号インバータ３へ供給される。
インバータ３の出力信号ＰＤは従って高（Ｖｃｃ）であ
る。高信号Ｖ石はＰチャンネルトランジスタＰ８のゲー
トＧへ印加され、トランジスタＰ８１＆ターンオフさせ
る。高信号ＰＩ）は又ＮチャンネルトランジスタＮ５の
ゲートＧへも印加され、トランジスタＮ５をターンオン
させる。従って、オペアンプ２５のバイアス電流回路５
０はターンオンされる。オペアンプ２５のバイアス電流
回路５０は負ＰチャンネルトランジスタＰ７を有してお
り、それは約−１，６ｖ±０．２Ｖのスレッシュホール
ド電圧を持っており、及びその回路５０はＮチャンネル
トランジスタＮ５を有している。トランジスタＰ７のソ
ースは正電圧Ｖｃｃへ接続されている。トランジスタＰ
７のドレインはトランジスタＮ５のドレインへ接続され
ており、該トランジスタＮ５のソースは接地接続されて
いる。
る。高信号Ｖ石はＰチャンネルトランジスタＰ８のゲー
トＧへ印加され、トランジスタＰ８１＆ターンオフさせ
る。高信号ＰＩ）は又ＮチャンネルトランジスタＮ５の
ゲートＧへも印加され、トランジスタＮ５をターンオン
させる。従って、オペアンプ２５のバイアス電流回路５
０はターンオンされる。オペアンプ２５のバイアス電流
回路５０は負ＰチャンネルトランジスタＰ７を有してお
り、それは約−１，６ｖ±０．２Ｖのスレッシュホール
ド電圧を持っており、及びその回路５０はＮチャンネル
トランジスタＮ５を有している。トランジスタＰ７のソ
ースは正電圧Ｖｃｃへ接続されている。トランジスタＰ
７のドレインはトランジスタＮ５のドレインへ接続され
ており、該トランジスタＮ５のソースは接地接続されて
いる。
トランジスタＰ７のチャンネル長さに対するチャンネル
幅の比のトランジスタＮ５のチャンネル長さに対するチ
ャンネル幅の比に対する比は、非常に大きく設定されて
おり、従ってトランジスタＮ５がオンしている場合のノ
ード８における電圧は、Ｖｔｈ、ｐ７をトランジスタＰ
７のスレッシュホールド電圧として、略Ｖｃｃ−Ｉ Ｖ
ｔｈ、ｐ７１ テある。１実施例においては、トランジ
スタＰ７のチャンネル幅は４０ミクロンであり且つトラ
ンジスタＰ７のチャンネル長さは２．５ミクロンであり
、トランジスタＮ５のチャンネル幅は４ミクロンであり
、且つトランジスタＮ５のチャンネル長さは４００ミフ
ロンテる。ノード８をＶｃｃ−ｌ Ｖｔｈ、ｐ７１（７
）電圧レベルへバイアスさせる目的は、供給電圧（Ｖｃ
ｃ）変動とは独立的にトランジスタＰ９及びＰ １．０
に対して一定のゲート駆動を確立する為である。トラン
ジスタＰ９に対するゲート駆動は（Ｖ ｇｓ−Ｖ ｔｈ
）ｐ９テあり、それはＶ ｎｏｄａ８− Ｖ ｃｃ−Ｖ
ｔｈ 、 ｐ９ テある。
幅の比のトランジスタＮ５のチャンネル長さに対するチ
ャンネル幅の比に対する比は、非常に大きく設定されて
おり、従ってトランジスタＮ５がオンしている場合のノ
ード８における電圧は、Ｖｔｈ、ｐ７をトランジスタＰ
７のスレッシュホールド電圧として、略Ｖｃｃ−Ｉ Ｖ
ｔｈ、ｐ７１ テある。１実施例においては、トランジ
スタＰ７のチャンネル幅は４０ミクロンであり且つトラ
ンジスタＰ７のチャンネル長さは２．５ミクロンであり
、トランジスタＮ５のチャンネル幅は４ミクロンであり
、且つトランジスタＮ５のチャンネル長さは４００ミフ
ロンテる。ノード８をＶｃｃ−ｌ Ｖｔｈ、ｐ７１（７
）電圧レベルへバイアスさせる目的は、供給電圧（Ｖｃ
ｃ）変動とは独立的にトランジスタＰ９及びＰ １．０
に対して一定のゲート駆動を確立する為である。トラン
ジスタＰ９に対するゲート駆動は（Ｖ ｇｓ−Ｖ ｔｈ
）ｐ９テあり、それはＶ ｎｏｄａ８− Ｖ ｃｃ−Ｖ
ｔｈ 、 ｐ９ テある。
ノード８１の電圧Ｖｎｏｄｅ８がＶ ｃｃ−ｌ Ｖ ｔ
ｈ ＋ ｐ７ ｌと等しいと、トランジスタＰ９に対し
てのゲート駆動はＶｃｃ−ｌ Ｖｔｈ、ｐ７１−Ｖｃｃ
−Ｖｔｈ、ｐ９＝Ｖｔｈ、ｐ７−Ｖｔｈ、ｐ９と等しい
。上述した式に示した如く、トランジスタＰ９に対する
ゲート駆動は、２つのＰチャンネルトランジスタ（Ｐチ
ャンネルトランジスタＰ９及び生来のＰチャンネルトラ
ンジスタＰ７）の間の差異に等しい。このＰチャンネル
スレシュホールド電圧における差異は生産において良好
に制御することが可能である。同一の解析がトランジス
タＰＩＯに対してもあてはまり、該トランジスタＰＩＯ
はＶｔｈ、ｐ７−Ｖｔｈ、ｐｌｏニ等しいゲート駆動を
持っている。トランジスタＰ８がターンオフし且つトラ
ンジスタＮ５がターンオンすると、ノード８上の電圧は
減少し、ＰチャンネルトランジスタＰ９をターンオンさ
せ、それは第１ステージ増幅器４５ヘバイアス電流を供
給する。第１ステージ増幅器４５は、Ｐチャンネルトラ
ンジスタＰ１２及びＰＩ３とＮチャンネルトランジスタ
Ｎ７及びＮ８とを有している。Ｐチャンネルトランジス
タＰ ］、 ２及びＰＩ３のソースはトランジスタＰ９
のドレインＤへ接続されている。トランジスタＰ＝３０
＝ １２のドレインＤはＮチャンネルトランジスタＮ７及び
Ｒ８のゲートＧへ接続されており、これらのトランジス
タＮ７及びＲ８のソースＳは接地接続されている。トラ
ンジスタＰＬ２のゲートＧはオペアンプ２５の反転入力
端子であり、ＰチャンネルトランジスタＰ１３のゲート
Ｇはオペアンプ２５の非反転入力端子である。第１ステ
ージ増幅器４５は従来公知であり、Ｐａｕｌ Ｒ，Ｇｒ
ａｙとＲｏｂｅｒｔＧ、 １ａｙｅｒ共著の［アナログ
集積回路の解析と設計（Ａｎａｌｙｓｉｓ ａｎｄ Ｄ
ｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃ１ｒｃｕｉｔｓ）Ｊ （第２版）、７４１−７
４９，７６２頁に記載されている。ノード８での電圧が
下降すると、ＰチャンネルトランジスタＰＬＯもターン
オンする。ＰＤはＯｖに等しいので、信号ＰＤによって
ゲートが制御されるＮチャンネルトランジスタＮ６及び
ＮＩＯはターンオフする。ＰＷＲＤＮは１（高）である
ので、ＰチャンネルトランジスタｐＨはオフである。増
幅器２５の第２ステージはトランジスタＰＩＯ，Ｎ９．
トランジスタＮ１４．コンデンサＣ３を有している。
ｈ ＋ ｐ７ ｌと等しいと、トランジスタＰ９に対し
てのゲート駆動はＶｃｃ−ｌ Ｖｔｈ、ｐ７１−Ｖｃｃ
−Ｖｔｈ、ｐ９＝Ｖｔｈ、ｐ７−Ｖｔｈ、ｐ９と等しい
。上述した式に示した如く、トランジスタＰ９に対する
ゲート駆動は、２つのＰチャンネルトランジスタ（Ｐチ
ャンネルトランジスタＰ９及び生来のＰチャンネルトラ
ンジスタＰ７）の間の差異に等しい。このＰチャンネル
スレシュホールド電圧における差異は生産において良好
に制御することが可能である。同一の解析がトランジス
タＰＩＯに対してもあてはまり、該トランジスタＰＩＯ
はＶｔｈ、ｐ７−Ｖｔｈ、ｐｌｏニ等しいゲート駆動を
持っている。トランジスタＰ８がターンオフし且つトラ
ンジスタＮ５がターンオンすると、ノード８上の電圧は
減少し、ＰチャンネルトランジスタＰ９をターンオンさ
せ、それは第１ステージ増幅器４５ヘバイアス電流を供
給する。第１ステージ増幅器４５は、Ｐチャンネルトラ
ンジスタＰ１２及びＰＩ３とＮチャンネルトランジスタ
Ｎ７及びＮ８とを有している。Ｐチャンネルトランジス
タＰ ］、 ２及びＰＩ３のソースはトランジスタＰ９
のドレインＤへ接続されている。トランジスタＰ＝３０
＝ １２のドレインＤはＮチャンネルトランジスタＮ７及び
Ｒ８のゲートＧへ接続されており、これらのトランジス
タＮ７及びＲ８のソースＳは接地接続されている。トラ
ンジスタＰＬ２のゲートＧはオペアンプ２５の反転入力
端子であり、ＰチャンネルトランジスタＰ１３のゲート
Ｇはオペアンプ２５の非反転入力端子である。第１ステ
ージ増幅器４５は従来公知であり、Ｐａｕｌ Ｒ，Ｇｒ
ａｙとＲｏｂｅｒｔＧ、 １ａｙｅｒ共著の［アナログ
集積回路の解析と設計（Ａｎａｌｙｓｉｓ ａｎｄ Ｄ
ｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃ１ｒｃｕｉｔｓ）Ｊ （第２版）、７４１−７
４９，７６２頁に記載されている。ノード８での電圧が
下降すると、ＰチャンネルトランジスタＰＬＯもターン
オンする。ＰＤはＯｖに等しいので、信号ＰＤによって
ゲートが制御されるＮチャンネルトランジスタＮ６及び
ＮＩＯはターンオフする。ＰＷＲＤＮは１（高）である
ので、ＰチャンネルトランジスタｐＨはオフである。増
幅器２５の第２ステージはトランジスタＰＩＯ，Ｎ９．
トランジスタＮ１４．コンデンサＣ３を有している。
この第２ステージはＣＭＯ８増幅器技術においても知ら
れており、例えばＧｒａｙ及びＭｅｙｅｒ共著の「アナ
ログ集積回路の解析及び設計（Ａｎａｌｙｓｉｓ ａｎ
ｄ Ｄｅｓｉｇｎ 。
れており、例えばＧｒａｙ及びＭｅｙｅｒ共著の「アナ
ログ集積回路の解析及び設計（Ａｎａｌｙｓｉｓ ａｎ
ｄ Ｄｅｓｉｇｎ 。
ｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔｓ）Ｊ （第２版）、７６２頁の第１２．４５図に
示されている。コンデンサＣ３及びトランジスタＮ４は
高周波数でオペアンプを安定化させるべく作用する。Ｃ
ＭＯＳモードにおけるＴＴＬ／ＣＭＯ８人カバッファ２
２を動作させることを所望する場合、即ちインバータ１
０の入力リードＶｉｎ上の入力電圧がＯとＶｃｃ、典型
的に５Ｖ、との間である場合、制御信号ＣＭＯｉは０（
低）と等しく且つ信号ＰＷＲＤＮは１（高）と等しく、
そのことはＮＡＮＤゲート４０の出力信号ＦＤを高（Ｖ
ｃｃ）とさせ且つインバータＩＮＶ３の出力信号ＰＤを
低（Ｏｖ）とさせる。
ｉｔｓ）Ｊ （第２版）、７６２頁の第１２．４５図に
示されている。コンデンサＣ３及びトランジスタＮ４は
高周波数でオペアンプを安定化させるべく作用する。Ｃ
ＭＯＳモードにおけるＴＴＬ／ＣＭＯ８人カバッファ２
２を動作させることを所望する場合、即ちインバータ１
０の入力リードＶｉｎ上の入力電圧がＯとＶｃｃ、典型
的に５Ｖ、との間である場合、制御信号ＣＭＯｉは０（
低）と等しく且つ信号ＰＷＲＤＮは１（高）と等しく、
そのことはＮＡＮＤゲート４０の出力信号ＦＤを高（Ｖ
ｃｃ）とさせ且つインバータＩＮＶ３の出力信号ＰＤを
低（Ｏｖ）とさせる。
高信号ＰＤはトランジスタＰ４（第２図に図示）のゲー
トＧへ印加され、トランジスタＰ４をターンオフさせる
。従って、抵抗Ｒ１とＲ２とを有する抵抗分割回路を介
して電流は流れることはなく、ノード１上の電圧Ｖｒａ
ｆｌはＯｖへ下降する。第５図に示した如く、インバー
タＩＮＶ３の出力信号ＰＤ（これはＯｖ）がＮチャンネ
ルトランジスタＮ５をターンオフし且つＰチャンネルト
ランジスタＰ８をターンオンし、それによりノード８が
Ｖｃｃへ充電され、それによりＰチャンネルプルアップ
トランジスタＰ９及びＰＩＯをターンオフする。
トＧへ印加され、トランジスタＰ４をターンオフさせる
。従って、抵抗Ｒ１とＲ２とを有する抵抗分割回路を介
して電流は流れることはなく、ノード１上の電圧Ｖｒａ
ｆｌはＯｖへ下降する。第５図に示した如く、インバー
タＩＮＶ３の出力信号ＰＤ（これはＯｖ）がＮチャンネ
ルトランジスタＮ５をターンオフし且つＰチャンネルト
ランジスタＰ８をターンオンし、それによりノード８が
Ｖｃｃへ充電され、それによりＰチャンネルプルアップ
トランジスタＰ９及びＰＩＯをターンオフする。
トランジスタＰ９及びＰＩＯをターンオンすることは、
オペアンプ２５の第１ステージ４５及び第２ステージへ
のバイアス電流をカットオフする。
オペアンプ２５の第１ステージ４５及び第２ステージへ
のバイアス電流をカットオフする。
パワーダウン信号ＰＷＲＤＮは高（Ｖｃｃ）であり且つ
ＰチャンネルトランジスタｐＨのゲートへ印加されるの
で、トランジスタｐＨはターンオフしＮチャンネルトラ
ンジスタＮｉｌはターンオンする。Ｎチャンネルトラン
ジスタＮＩＯもオンする。何故ならば、高信号ＰＤがト
ランジスタＮ１０のゲートへ印加されるからである。従
って、オペアンプ２５の出力電圧Ｖｏｕｔが接地へ落と
される。注意すべきであるが、Ｎチャンネルトランジス
タＮ９がオフであるが、これは高信号ＰＤがＮチャンネ
ルトランジスタＮ６のゲートへ印加され、それによりノ
ード６が低（０■）へ落とされるからである。第２図に
戻って、オペアンプ２５の出力電圧はＯｖであるので、
ＰチャンネルトランジスタＰ３がターンオンし、従って
ノード１１上の電圧Ｖ ｒａｆをＶｃｃへプルアップす
る。従って、ＣＭＯ８動作モードにおいて、抵抗Ｒ１及
びＲ２を有する抵抗分割回路及びＣＭＯＳオペアンプ２
５の両方がパワーダウンされ、従ってそれらが何等電流
を流すことはない。更に、ノード１１上の電圧はＶｃｃ
へ充電され、従ってインバータ１０のＣＭＯＳモードに
おけるトリガー点は増加（典型的に、Ｖｃｃが５■の時
に約２．５Ｖ）Ｌ、、そのことはより大きなノイズマー
ジンを与える。
ＰチャンネルトランジスタｐＨのゲートへ印加されるの
で、トランジスタｐＨはターンオフしＮチャンネルトラ
ンジスタＮｉｌはターンオンする。Ｎチャンネルトラン
ジスタＮＩＯもオンする。何故ならば、高信号ＰＤがト
ランジスタＮ１０のゲートへ印加されるからである。従
って、オペアンプ２５の出力電圧Ｖｏｕｔが接地へ落と
される。注意すべきであるが、Ｎチャンネルトランジス
タＮ９がオフであるが、これは高信号ＰＤがＮチャンネ
ルトランジスタＮ６のゲートへ印加され、それによりノ
ード６が低（０■）へ落とされるからである。第２図に
戻って、オペアンプ２５の出力電圧はＯｖであるので、
ＰチャンネルトランジスタＰ３がターンオンし、従って
ノード１１上の電圧Ｖ ｒａｆをＶｃｃへプルアップす
る。従って、ＣＭＯ８動作モードにおいて、抵抗Ｒ１及
びＲ２を有する抵抗分割回路及びＣＭＯＳオペアンプ２
５の両方がパワーダウンされ、従ってそれらが何等電流
を流すことはない。更に、ノード１１上の電圧はＶｃｃ
へ充電され、従ってインバータ１０のＣＭＯＳモードに
おけるトリガー点は増加（典型的に、Ｖｃｃが５■の時
に約２．５Ｖ）Ｌ、、そのことはより大きなノイズマー
ジンを与える。
このＴＴＬ／ＣＭＯＳバッファのコンピュータシュミレ
ーションを第６図に示してあり、それは入力バッファ２
２に類似した略６０個の入力バッファが同時的にスイッ
チする場合における入力バッファ２２及び基準電圧発生
器２０の動作をシュミレートしたものである。
ーションを第６図に示してあり、それは入力バッファ２
２に類似した略６０個の入力バッファが同時的にスイッ
チする場合における入力バッファ２２及び基準電圧発生
器２０の動作をシュミレートしたものである。
以上、本発明の具体的実施の態様に付いて詳細−調一
に説明したが、本発明はこれら具体例にのみ限定される
べきものでは無く、本発明の技術的範囲を逸脱すること
無しに種々の変形が可能であることは勿論である。
べきものでは無く、本発明の技術的範囲を逸脱すること
無しに種々の変形が可能であることは勿論である。
第１図は本発明のＴＴＬ／ＣＭＯ８人カバソファの概略
図、第２図は本人カバッファの第２ステージと共に第１
図に示した電圧基準発生器及び入力インバータの１実施
例を示した概略図、第３図は本人カバッファの第２状態
に対して時間の関数としての出力電圧に対する入力電圧
を示したグラフ図、第４図は下降する入力電圧に対して
及び上昇する入力電圧に対して本人カバッファの第２ス
テージの伝達特性曲線を示したグラフ図、第５図は論理
制御回路と共に基準電圧発生器のオペアンプの１実施例
を示した概略図、第６図は約６０個の入カバソファが同
時的にスイッチする場合のＴＴＬ／ＣＭＯＳバッファの
コンピュータシミュレーションを示した説明図、である
。 （符号の説明） １０．３０：インバータ ２０：基準電圧発生器 ２１：出力リード ２２：入力バッファ ２５：オペアンプ（演算増幅器） ２８二基準人カバッファステージ ４０ ： ＮＡＮＤゲート ４５：第１ステージ増幅器 ５０：バイアス電流回路 特許出願人 エキシリンク、インコーポレイテッ
ド ’ ｒｏ−ａｏｏｏ゛８ ＥＩＯ−ＧＯＯに’Ｓ゛
工ｏ−ａｏｏｏ°８ ＥＩＯ−ＧＯＯｒ”；゛ ＴＯ
−００００”８ ８Ｏ−ＧＯＯＬ’し° 工０−ＧＯＯ
Ｏ’８ ８Ｏ−ＧＯＯ９’Ｆ’ ＴＯ−ＧＯＯＯ’８
８Ｏ−ＧＯＯＳｏし’ Ｔｏ−ＧＯＯＯ°８ ｅｏ
−ａｏｏし゛し’ Ｔｏ−Ｃ０００°８８０−０００
ε゛し’ Ｔｏ−ＧＯＯＯ’８ ８Ｏ−Ｇｏｏこ゛し
’ Ｔｏ−ＧＯＯＯ゛Ｅｌ ８Ｏ−ＧＯＯＴ’し°
て０−ＧＯＯＯ’８ ８Ｏ−ＧＯＯ８°ε° 工ｏ−
ａｏｏｏ°ｅ ５ｏ−ａｏｏ乙“口° 工０−０００
０’８ ［１Ｏ−ＧＯＯ９’ε° 工ｏ−ａｏｏｏ°８
８Ｏ−ＧＯＯ’；°ε’ ｏｏ＋ａｏｏｏ°と Ｅ
ＩＯ−ＧＯＯ８°ご １手続補正書防
即 昭和６２年１月９日 特許庁長官 黒 １）明 雄 殿 １、事件の表示 昭和６１年 特 許 願 第２１
９８６０号２、発明の名称 ＴＴＬ／ＣＭＯ８適合
可能人カバソファ３、補正をする者 事件との関係 特許出願人 名称 エキシリンク、 インコーホレイチット４
、代理人 ５、補正命令の日付
図、第２図は本人カバッファの第２ステージと共に第１
図に示した電圧基準発生器及び入力インバータの１実施
例を示した概略図、第３図は本人カバッファの第２状態
に対して時間の関数としての出力電圧に対する入力電圧
を示したグラフ図、第４図は下降する入力電圧に対して
及び上昇する入力電圧に対して本人カバッファの第２ス
テージの伝達特性曲線を示したグラフ図、第５図は論理
制御回路と共に基準電圧発生器のオペアンプの１実施例
を示した概略図、第６図は約６０個の入カバソファが同
時的にスイッチする場合のＴＴＬ／ＣＭＯＳバッファの
コンピュータシミュレーションを示した説明図、である
。 （符号の説明） １０．３０：インバータ ２０：基準電圧発生器 ２１：出力リード ２２：入力バッファ ２５：オペアンプ（演算増幅器） ２８二基準人カバッファステージ ４０ ： ＮＡＮＤゲート ４５：第１ステージ増幅器 ５０：バイアス電流回路 特許出願人 エキシリンク、インコーポレイテッ
ド ’ ｒｏ−ａｏｏｏ゛８ ＥＩＯ−ＧＯＯに’Ｓ゛
工ｏ−ａｏｏｏ°８ ＥＩＯ−ＧＯＯｒ”；゛ ＴＯ
−００００”８ ８Ｏ−ＧＯＯＬ’し° 工０−ＧＯＯ
Ｏ’８ ８Ｏ−ＧＯＯ９’Ｆ’ ＴＯ−ＧＯＯＯ’８
８Ｏ−ＧＯＯＳｏし’ Ｔｏ−ＧＯＯＯ°８ ｅｏ
−ａｏｏし゛し’ Ｔｏ−Ｃ０００°８８０−０００
ε゛し’ Ｔｏ−ＧＯＯＯ’８ ８Ｏ−Ｇｏｏこ゛し
’ Ｔｏ−ＧＯＯＯ゛Ｅｌ ８Ｏ−ＧＯＯＴ’し°
て０−ＧＯＯＯ’８ ８Ｏ−ＧＯＯ８°ε° 工ｏ−
ａｏｏｏ°ｅ ５ｏ−ａｏｏ乙“口° 工０−０００
０’８ ［１Ｏ−ＧＯＯ９’ε° 工ｏ−ａｏｏｏ°８
８Ｏ−ＧＯＯ’；°ε’ ｏｏ＋ａｏｏｏ°と Ｅ
ＩＯ−ＧＯＯ８°ご １手続補正書防
即 昭和６２年１月９日 特許庁長官 黒 １）明 雄 殿 １、事件の表示 昭和６１年 特 許 願 第２１
９８６０号２、発明の名称 ＴＴＬ／ＣＭＯ８適合
可能人カバソファ３、補正をする者 事件との関係 特許出願人 名称 エキシリンク、 インコーホレイチット４
、代理人 ５、補正命令の日付
Claims (1)
- 【特許請求の範囲】 １、第１電圧範囲を持った入力信号を第２電圧範囲を持
った出力信号へ変換する回路において、前記入力信号を
受け取る為の入力リードと出力リードと第２電源へ接続
する為の第１電力リードと第２電力リードとを持った第
１インバータ、前記第２電力リードへ接続されており前
記インバータのトリガー点を選択した電圧レベルに強制
させる手段、を有することを特徴とする回路。 ２、特許請求の範囲第１項において、前記強制する手段
が、前記選択した電圧レベルと等しい大きさを持った第
１基準電圧を発生する手段、前記第１基準電圧に応答し
て前記第２電力リードに対して基準電圧を発生する手段
、を有していることを特徴とする回路。 ３、特許請求の範囲第２項において、前記第１基準電圧
を発生する手段が、出力ノード、前記出力ノードに接続
した第１抵抗、前記出力ノードへ接続した第１端部と前
記第１電源へ接続する第２端部とを持った第２抵抗、を
有しており、前記第１基準電圧は前記出力ノード上に発
生されることを特徴とする回路。 ４、特許請求の範囲第３項において、前記第１基準電圧
を発生する手段は、前記出力ノードに接続された第１プ
レートと前記第１電源へ接続する第２プレートとを持っ
たコンデンサを有していることを特徴とする回路。 ５、特許請求の範囲第２項において、前記第１インバー
タは、ゲートと第１ソース／ドレインと第２ソース／ド
レインと第１導電型のチャンネルとを持った第１トラン
ジスタであって前記第１ソース／ドレインが前記第２電
力リードへ接続されており前記ゲートは前記入力リード
へ接続されている第１トランジスタ、及びゲートと第１
ソース／ドレインと第２ソース／ドレインと前記第１導
電型とは反対の第２導電型のチャンネルとを持った第２
トランジスタ、を有しており、前記第２トランジスタの
前記第１ソース／ドレインは前記第１トランジスタの前
記第２ソース／ドレインへ接続されており、前記第２ト
ランジスタの前記第２ソース／ドレインは前記第１電力
リードへ接続されており、前記第２トランジスタの前記
ゲートは前記入力リードへ接続されていることを特徴と
する回路。 ６、特許請求の範囲第５項において、前記第１トランジ
スタはＰチャンネルエンハンスメント型トランジスタを
有しており、前記第１ソース／ドレインは前記Ｐチャン
ネルエンハンスメント型トランジスタの前記ソースであ
り、前記第２ソース／ドレインは前記Ｐチャンネルエン
ハンスメント型トランジスタの前記ドレインであり、且
つ前記第２トランジスタはＮチャンネルエンハンスメン
ト型トランジスタであり、前記第２トランジスタの前記
第１ソース／ドレインは前記Ｎチャンネルエンハンスメ
ント型トランジスタの前記ドレインを有しており、且つ
前記第２トランジスタの前記第２ソース／ドレインは前
記Ｎチャンネルエンハンスメント型トランジスタの前記
ソースを有していることを特徴とする回路。 ７、特許請求の範囲第６項において、前記第１電圧範囲
はＴＴＬ電圧を有しており、且つ前記Ｐチャンネルエン
ハンスメント型トランジスタのチャンネル長さに対する
チャンネル幅の比は前記Ｎチャンネルエンハンスメント
型トランジスタのチャンネル長さに対するチャンネル幅
の比に対して、前記第１インバータのトリガー点が約１
．４Ｖであり且つ前記Ｐチャンネルエンハンスメント型
トランジスタの前記ソースへ供給される電圧が十分に低
く維持されて前記ＴＴＬ入力信号が論理高である場合に
前記Ｐチャンネルエンハンスメント型トランジスタがタ
ーンオンすることを防止する様に選択されていることを
特徴とする。 ８、特許請求の範囲第６項において、前記第２電力リー
ドに対する前記基準電圧を発生する前記手段は、非反転
入力リードと反転入力リードと出力リードとを持ったオ
ペアンプを有しており、前記反転入力リードは前記第１
基準電圧を受け取る為に第１基準電圧を発生する前記手
段へ接続されており、ゲートとソースとドレインとを持
ったＰチャンネルエンハンスメント型トランジスタ及び
ゲートとソースとドレインとを持ったＮチャンネルエン
ハンスメント型トランジスタを有しており、前記Ｐチャ
ンネルエンハンスメント型トランジスタの前記ゲート及
び前記ドレインは前記非反転入力リードへ接続されてお
り且つ前記Ｎチャンネルエンハンスメント型トランジス
タの前記ゲート及び前記ドレインは前記非反転入力リー
ドへ接続されており、前記Ｎチャンネルエンハンスメン
ト型トランジスタの前記ソースは前記第１電源へ接続し
ており、前記オペアンプの前記出力リードと前記Ｐチャ
ンネルエンハンスメント型トランジスタとの間に接続さ
れており前記基準入力バッファの前記Ｐチャンネルエン
ハンスメント型トランジスタの前記ソース上に前記第２
電力リードに対しての前記基準電圧を発生する手段を有
していることを特徴とする回路。 ９、特許請求の範囲第８項において、前記発生手段はゲ
ートとソースとドレインとを持ったＰチャンネルエンハ
ンスメント型トランジスタを有しており、前記ゲートは
前記オペアンプの前記出力リードへ接続されており、前
記ドレインは前記基準入力バッファの前記Ｐチャンネル
エンハンスメント型トランジスタの前記ソースへ接続さ
れていることを特徴とする回路。 １０、特許請求の範囲第８項において、前記基準入力バ
ッファの前記Ｐチャンネルトランジスタのチャンネル長
さに対するチャンネル幅の比の前記基準入力バッファの
前記Ｎチャンネルトランジスタのチャンネル長さに対す
るチャンネル幅の比に対する比は、前記第１インバータ
の前記Ｐチャンネルトランジスタと前記Ｎチャンネルト
ランジスタに対する対応する比と同じであることを特徴
とする回路。 １１、特許請求の範囲第１項において、前記第１インバ
ータの前記出力リードへ接続されている入力リードと前
記第１電源へ接続する第１電力リードと前記第２電源へ
接続する第２電力リードと出力リードとを持っている第
２インバータを有することを特徴とする回路。 １２、特許請求の範囲第１１項において、前記第２イン
バータは、前記第２インバータの前記第２電力リードへ
接続されたソースと前記第２インバータの前記入力リー
ドへ接続したゲートと前記第２インバータの前記出力リ
ードへ接続したドレインを持ったＰチャンネルトランジ
スタを有することを特徴とする回路。 １３、特許請求の範囲第１１項において、前記第２イン
バータの前記出力リードと前記第２インバータの前記入
力リードとの間に接続されており前記第２インバータの
前記入力リード上の前記電圧が上昇する時よりも前記イ
ンバータの前記入力リード上の電圧が下降している時に
該第２インバータのトリガー点を低下させる手段を有す
ることを特徴とする回路。 １４、特許請求の範囲第１項において、論理制御信号の
第１状態に応答して前記強制させる手段を活性化させる
手段を有していることを特徴とする回路。 １５、特許請求の範囲第２項において、前記論理制御信
号の第２状態に応答して前記強制させる手段を不活性化
させ且つ第２電源を前記第２電力リードへ接続させる手
段を有しており、前記第２電源は前記基準電圧発生手段
によって発生される前記基準電圧の電圧レベルよりも一
層高い電圧レベルを持っており、従って前記第１インバ
ータのトリガー点が増加されることを特徴とする回路。 １６、特許請求の範囲第８項において、１組の制御信号
に応答して前記オペアンプ及び前記第１基準電圧を発生
する手段を不活性化させる手段を有しており、従って前
記第１基準電圧発生手段及び前記オペアンプはＤＣ電力
を消費することはなく、前記不活性化させる手段は第２
電源を前記第１インバータの前記第２電力リードへ供給
することを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/778,344 US4820937A (en) | 1985-09-19 | 1985-09-19 | TTL/CMOS compatible input buffer |
| US778344 | 1985-09-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62142416A true JPS62142416A (ja) | 1987-06-25 |
Family
ID=25113023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219860A Pending JPS62142416A (ja) | 1985-09-19 | 1986-09-19 | Ｔｔｌ／ｃｍｏｓ適合可能入力バツフア |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4820937A (ja) |
| EP (1) | EP0223267B1 (ja) |
| JP (1) | JPS62142416A (ja) |
| CA (1) | CA1267196A (ja) |
| DE (1) | DE3685804T2 (ja) |
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