JPS6214193A - Display controller - Google Patents
Display controllerInfo
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- JPS6214193A JPS6214193A JP60151955A JP15195585A JPS6214193A JP S6214193 A JPS6214193 A JP S6214193A JP 60151955 A JP60151955 A JP 60151955A JP 15195585 A JP15195585 A JP 15195585A JP S6214193 A JPS6214193 A JP S6214193A
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- register
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- data storage
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- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はドツトパターンを表示する表示制御装置に関し
、特に本来の画素を拡大して表示する表示制御装置に関
する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a display control device that displays a dot pattern, and more particularly to a display control device that enlarges and displays original pixels.
(従来の技術)
従来、表示画面の拡大に関しては映像データ記憶部に格
納されている映像データをいったん処理装置に読出し、
映像データに拡大表示のための処理を施1.て、再度、
操作された映像データを映像データ記憶部へ書込むこと
により拡大表示を行うという方法が採用されていた。(Prior Art) Conventionally, when enlarging a display screen, video data stored in a video data storage unit is first read out to a processing device, and then
Processing the video data for enlarged display 1. Then again,
A method has been adopted in which enlarged display is performed by writing manipulated video data to a video data storage section.
(発明が解決しようとする問題点)
上述した従来の表示制御袋(lは操作された映像データ
を再度、映像データ記憶部へ書込むことにより拡大表示
を行うため、拡大表示を行う場合にハ上述のようなソフ
トウェアの介在が必要となシ、処理効率の低下を招くと
いう欠点があった。(Problems to be Solved by the Invention) The above-mentioned conventional display control bag (l) performs enlarged display by writing the manipulated video data into the video data storage unit again, so when performing enlarged display, This method requires the intervention of software as described above, and has the drawback of lowering processing efficiency.
本発明の目的は、拡大表示を実現するため拡大モードフ
リップフロップ、および償/縦拡大レジスタを備えて使
用することにより上記欠点を除去し、ソフトウェアの介
在が不必要なように構成した表示制御袋flを提供する
ことにある。An object of the present invention is to provide a display control bag which eliminates the above-mentioned drawbacks by using an enlargement mode flip-flop and compensation/vertical enlargement register to realize enlarged display, and which eliminates the need for software intervention. The aim is to provide fl.
(問題点を解決するための手段)
本発明による表示制御装置は、映像データ記憶部と、ア
ドレス発生部と、アドレスレジスタ手段と、カウンタ手
段と、加算器と、拡大モードクリップフロップと、一対
の縦/横拡大レジスタと、一対の分周回路と、パラレル
/シリアル変換レジスタと、一対の切換え回路とを具備
して構成したものである。(Means for Solving the Problems) A display control device according to the present invention includes a video data storage section, an address generation section, an address register means, a counter means, an adder, an enlargement mode clip-flop, and a pair of It is configured to include a vertical/horizontal expansion register, a pair of frequency dividing circuits, a parallel/serial conversion register, and a pair of switching circuits.
映像データ記憶部は、表示装置に表示されるデータを格
納するためのものである。The video data storage unit is for storing data to be displayed on the display device.
アドレス発生部は、映像データ記憶部のアドレスを発生
するためのものである。The address generation section is for generating an address for the video data storage section.
アドレスレジスタ手段は、アドレス発生部より送出され
たアドレスを保持するためのものである。The address register means is for holding the address sent out from the address generator.
カウンタ手段は、映像データ記憶部よりデータが読出逼
れるごとにカウントされ、表示装置の水平帰線時にリセ
ットされるように動作するためのものである。The counter means is operated to count each time data is read out from the video data storage section and to be reset when the display device returns horizontally.
加算器は、アドレスレジスタ手段の内容と、カウンタ手
段の内容とを加算するためのものである。The adder is for adding the contents of the address register means and the contents of the counter means.
拡大モードクリップフロップは、拡大表示を指示するた
めのものである。The enlargement mode clip flop is for instructing enlarged display.
一対の縦/横拡犬レジスタは、それぞれ縦/横の拡大率
を指示するためのものである。A pair of vertical/horizontal expansion registers are for indicating the vertical/horizontal expansion ratio, respectively.
一対の分周回路は、一対の縦/横拡大レジスタの拡大率
に対応してクロックを分周するためのものである。The pair of frequency divider circuits are for frequency dividing the clock in accordance with the expansion ratio of the pair of vertical/horizontal expansion registers.
パラレル/シリアル変換レジスタは映像データ記憶部よ
り送出きれる並列データを直列データに変換して表示装
置へ送出するためのものである。The parallel/serial conversion register is for converting the parallel data that can be sent out from the video data storage unit into serial data and sending it to the display device.
一対の切換え回路は、拡大モード7す7j7゜ツブの指
示によりクロックか、あるいは一対の分周回路の出力か
を切換えてアドレス発生部、ならびにパラレル/シリア
ル変換レジスタに供給するためのものである。The pair of switching circuits is for switching between the clock and the output of the pair of frequency dividing circuits according to the instruction of the enlargement mode 7s7j7, and supplying the clock to the address generator and the parallel/serial conversion register.
(実施例) 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第1図は、本発明による拡大表示例を示す説明図であり
、左の原パターンを横方向に2倍に拡大し、縦方向に3
倍に拡大すると、右の表示のようになることを示してい
る。このように本発明は縦、横、それぞれに独立に整数
倍の拡大が可能である。FIG. 1 is an explanatory diagram showing an example of enlarged display according to the present invention, in which the original pattern on the left is enlarged twice in the horizontal direction and 3 times in the vertical direction.
If you enlarge it twice, it will look like the display on the right. In this way, the present invention allows for vertical and horizontal expansion independently by an integer multiple.
次に、第2図〜第4図を参照して具体的回路を説明する
。Next, a specific circuit will be explained with reference to FIGS. 2 to 4.
第2図は、本発明による表示制御装置の一実施例を示す
ブロック図、第8図は、第2図の装置において横方向の
拡大を示すタイムチャート、ならびに第4図は第2図の
装置において縦方向の拡大を示すタイムチャートである
。FIG. 2 is a block diagram showing an embodiment of the display control device according to the present invention, FIG. 8 is a time chart showing horizontal expansion in the device shown in FIG. 2, and FIG. 3 is a time chart showing vertical enlargement in FIG.
12図において、1はアドレス発生部、2は上位アドレ
スレジスタ、5は下位アドレスレジスタ、4はカウンタ
、5は加算器、6は映像データ記憶部、1はパラレル/
シリアル変換レジスタ、8は発振器、9は水平帰線パル
ス発生部、10は縦拡大レジスタ、11Vi横拡大レジ
スタ、12.13はそれぞれ分周回路、14は拡大モー
ドフリップフロップ、15.16は切換え回路である。In Figure 12, 1 is an address generation section, 2 is an upper address register, 5 is a lower address register, 4 is a counter, 5 is an adder, 6 is a video data storage section, and 1 is a parallel/
Serial conversion register, 8 is an oscillator, 9 is a horizontal blanking pulse generator, 10 is a vertical expansion register, 11Vi horizontal expansion register, 12.13 is a frequency dividing circuit, 14 is an expansion mode flip-flop, 15.16 is a switching circuit It is.
本実施例の説明では横方向に2倍、縦方向に3倍の拡大
を具体的拡大率として考える。In the description of this embodiment, two times in the horizontal direction and three times in the vertical direction will be considered as specific enlargement ratios.
まず、最初に横方向の拡大について説明する。First, horizontal expansion will be explained.
横方向の拡大を指示する場合には、拡大モードフリップ
フロップ14がセットされ、横拡大レジスタ11に整数
倍の値(n=2)がセットされる。When instructing horizontal expansion, the expansion mode flip-flop 14 is set, and the horizontal expansion register 11 is set to an integral multiple (n=2).
これに対応してクロック発振器8から出力信号線11を
介して分周回路13に発振器出力が与えられる。これに
よって分周回路13で2倍に分周されたクロックが信号
線19上に発生し、切換え回路16を通ってパラレル/
シリアル変換レジスタ7に送出されてディスプレイ装置
への送出データが制御される。このとき、拡大モードフ
リッグ7ロッゾ14がセットされていなければ切換え回
路16は通常のクロック(第3図il+参照)モードと
なって拡大されず、原パターンが表示される。しかし、
拡大モードフリップ20ツブ14がセットされている場
合には切換え回路16は分周回路13の出力信号111
9を選択しく第8図(2)参照)、パラレル/シリアル
変換レジスタ1の出力信号線21は第3図(31のよう
になって原パターンの2倍の長さで表示される。。Correspondingly, an oscillator output is provided from the clock oscillator 8 to the frequency dividing circuit 13 via the output signal line 11. As a result, a clock whose frequency is doubled by the frequency dividing circuit 13 is generated on the signal line 19, and passes through the switching circuit 16 to parallel/
Data sent to the serial conversion register 7 to be sent to the display device is controlled. At this time, if the enlargement mode flip 7Rozzo 14 is not set, the switching circuit 16 enters the normal clock mode (see il+ in FIG. 3), and the original pattern is displayed without being enlarged. but,
When the expansion mode flip 20 knob 14 is set, the switching circuit 16 outputs the output signal 111 of the frequency dividing circuit 13.
9 (see FIG. 8(2)), the output signal line 21 of the parallel/serial conversion register 1 becomes as shown in FIG. 3 (31) and is displayed with twice the length of the original pattern.
次に、縦方向が拡大される場合について説明する。横方
向の拡大と同様に、まず拡大モードフリップ70ツ7゛
14がセットされ、縦拡大レジスタ10へ拡大率(m=
3)がセットされるものとする。通常、縦方向に拡大が
指示されていない場合には、信号線18を介してアドレ
ス発生部IK通常のクロックが送出される。このとき、
アドレスレジスタ2,5およびカウンタ4の値はそれぞ
れ第4図121 、 +31に示すようになり、信号線
23上のアドレスセット信号は第4図(1)に示すよう
に送出される。したがって、下位アドレスレジスタSと
カウンタ4との出力により加算器5から信号線25へ送
出された出力は映像データ記憶部6のアドレスとなる(
第4図(41参照)。Next, a case where the vertical direction is enlarged will be explained. Similar to the horizontal enlargement, first the enlargement mode flip 70 7 14 is set, and the enlargement rate (m=
3) shall be set. Normally, when no vertical expansion is instructed, a normal clock is sent to the address generator IK via the signal line 18. At this time,
The values of address registers 2, 5 and counter 4 are as shown in FIG. 4, 121 and +31, respectively, and the address set signal on signal line 23 is sent out as shown in FIG. 4(1). Therefore, the output sent from the adder 5 to the signal line 25 by the output of the lower address register S and the counter 4 becomes the address of the video data storage section 6 (
Figure 4 (see 41).
次に、縦方向に拡大する場合には 縦拡大レジスタ10
の出力により分周回路12で分周されたクロックが信号
線20が切換え回路16を通ってアドレス発生部1へ送
出される。アドレス発生部1は第4図(5)に示すクロ
ック、および第4図(6)に示すアドレスを送出してそ
れぞれ上位アドレスレジスタ2および下位アドレスレジ
スタ3ヘセツトされる。カウンタ4は第4図(7)に示
すように毎クロックごとにカウントアツプされ、水平帰
線パルス発生部9より送られるリセット信号によりリセ
ットされる。Next, when expanding vertically, use the vertical expansion register 10.
A clock frequency-divided by the frequency dividing circuit 12 is sent to the address generating section 1 through the signal line 20 and the switching circuit 16. Address generator 1 sends out the clock shown in FIG. 4(5) and the address shown in FIG. 4(6), which are set in upper address register 2 and lower address register 3, respectively. The counter 4 is counted up every clock as shown in FIG. 4 (7), and is reset by a reset signal sent from the horizontal blanking pulse generator 9.
したがって、加算器5を通った映倫データ記憶部6のア
ドレスは第4図(81に示すように、走査線の1本目、
2本目、3本目と同一のアドレスが再発生し、同一映像
データが表示されて縦方向に拡大される。Therefore, the address of the Eirin data storage unit 6 that has passed through the adder 5 is as shown in FIG.
The same address as in the second and third video is generated again, and the same video data is displayed and enlarged in the vertical direction.
(発明の効果)
以上説明したように本発明は、拡大表示を実現するため
拡大モードフリップフロッグ、および横/縦拡大レジス
タを備えて使用することにより、ソフトウェアの介在は
不必要となるため、システム全体の処理効率が向上妊れ
るという効果がある。(Effects of the Invention) As explained above, the present invention uses an enlargement mode flip-flop and horizontal/vertical enlargement registers to realize enlarged display, thereby eliminating the need for software intervention. It has the effect of improving overall processing efficiency and making it easier to get pregnant.
【図面の簡単な説明】
第1図は、本発明による拡大表示例を示す説明図である
。
第2図は、本発明による表示制御装置の一実施例を示す
ブロック図である。
@3図は、横方向の拡大を示すタイムチャートである。
第4図は、縦方向の拡大を示すタイムチャートである。
1・魯・アドレス発生部
2.3・・・アドレスレジスタ
4・拳・カウンタ
5・−・加算器
6・・・映像データ記憶部
1・・・パラレル/シリアル変換レジスタ8・・・発振
器
9・・・水平帰線パルス発生部
10・・・縦拡大レジスタ
11−φ・横拡大レジスタ
12.15φe・分周回路
14−・・拡大モードフリップ20ツグ15.16・・
・切換え回路BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is an explanatory diagram showing an example of enlarged display according to the present invention. FIG. 2 is a block diagram showing an embodiment of a display control device according to the present invention. Figure @3 is a time chart showing horizontal expansion. FIG. 4 is a time chart showing expansion in the vertical direction. 1. Address generator 2.3 Address register 4 Fist counter 5 - Adder 6 Video data storage section 1 Parallel/serial conversion register 8 Oscillator 9・・Horizontal retrace pulse generation unit 10 ・・Vertical expansion register 11-φ・Horizontal expansion register 12.15φe・Frequency divider circuit 14-・・Expansion mode flip 20 15.16・・
・Switching circuit
Claims (1)
タ記憶部と、前記映像データ記憶部のアドレスを発生す
るためのアドレス発生部と、前記アドレス発生部より送
出されたアドレスを保持するためのアドレスレジスタ手
段と、前記映像データ記憶部よりデータが読出されるご
とにカウントされ、前記表示装置の水平帰線時にリセッ
トされるように動作するためのカウンタ手段と、前記ア
ドレスレジスタ手段の内容と前記カウンタ手段の内容と
を加算するための加算器と、拡大表示を指示するための
拡大モードフリップフロップと、それぞれ縦/横の拡大
率を指示するための一対の縦/横拡大レジスタと、前記
一対の縦/横拡大レジスタの拡大率に対応してクロック
を分周するための一対の分周回路と、前記映像データ記
憶部より送出される並列データを直列データに変換して
前記表示装置へ送出するためのパラレル/シリアル変換
レジスタと、前記拡大モードフリップフロップの指示に
より前記クロックか、あるいは前記一対の分周回路の出
力かを切換えて前記アドレス発生部、ならびに前記パラ
レル/シリアル変換レジスタに供給するための一対の切
換え回路とを具備して構成したことを特徴とする表示制
御装置。a video data storage section for storing data to be displayed on a display device; an address generation section for generating an address for the video data storage section; and an address for holding the address sent from the address generation section. a register means, a counter means for counting each time data is read from the video data storage section and operating to be reset at the time of horizontal retrace of the display device, contents of the address register means and the counter; an adder for adding the contents of the means, an enlargement mode flip-flop for instructing enlarged display, a pair of vertical/horizontal enlargement registers for indicating the vertical/horizontal enlargement ratio, respectively; a pair of frequency divider circuits for frequency dividing a clock in accordance with the enlargement ratio of the vertical/horizontal enlargement register; and a pair of frequency dividing circuits for converting parallel data sent from the video data storage section into serial data and sending the serial data to the display device. and a parallel/serial conversion register for switching between the clock and the output of the pair of frequency dividing circuits according to instructions from the expansion mode flip-flop and supplying the same to the address generation section and the parallel/serial conversion register. A display control device comprising a pair of switching circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60151955A JPS6214193A (en) | 1985-07-10 | 1985-07-10 | Display controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60151955A JPS6214193A (en) | 1985-07-10 | 1985-07-10 | Display controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6214193A true JPS6214193A (en) | 1987-01-22 |
Family
ID=15529858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60151955A Pending JPS6214193A (en) | 1985-07-10 | 1985-07-10 | Display controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6214193A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01194082A (en) * | 1988-01-29 | 1989-08-04 | Canon Inc | Image magnifying device |
-
1985
- 1985-07-10 JP JP60151955A patent/JPS6214193A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01194082A (en) * | 1988-01-29 | 1989-08-04 | Canon Inc | Image magnifying device |
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