JPS62135888A

JPS62135888A - 表示制御装置

Info

Publication number: JPS62135888A
Application number: JP60277365A
Authority: JP
Inventors: 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1985-12-10
Filing date: 1985-12-10
Publication date: 1987-06-18
Also published as: JPH0429072B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、ＣＰＵ（中央処理装置）制御によるカラー
ディスプレイ装置等に使用される表示制御装置に関する
。

「従来の技術」一般に、ＣＰＵ制御によるカラーディスプレイ装置にお
いて画像表示を行う場合は、予めＶｒ（ＡＭ（ビデオＲ
ＡＭ）内に表示ドツト対応でカラーコードを記憶させて
おき、このカラーコードを読み出し、ＲＡＭによって構
成されるカラールックアップテーブル（以下、ＬＵＴと
称する）によってＲ（しラド）、Ｇ（グリーン）、Ｂ（
ブルー）カラーデータに変換し、このカラーデータを更
にＲ，Ｇ、Ｂカラー信号（アナログ信号）に変換して、
同期信号と共にＣＲＴカラー表示装置へ出力する。この
場合、上述したＬＵＴに表示修飾データをカラーコード
対応で付加し、この表示修飾データに基づいて、ＬｔＪ
Ｔから出力されたカラーデータを修飾するようにすると
、さらに表示を多彩に変化させることができる。

「発明が解決しようとする問題点」ところで、ＬＵＴに表示修飾データを付加した場合にお
いては、ＶＲＡＭ内のあるカラーコードに対応するＬＵ
Ｔ内の表示修飾データがどのようになっているかをチェ
ックしたい場合が生じる。

そこでこの発明は、ＣＰＵが、ＶＲＡＭ内のカラーコー
ドに対応するＬＵＴ内の表示情報を短時間でチェックす
ることができるようにした表示制御装置を提供すること
を目的としている。

「問題点を解決するための手段」この発明は、表示ドツト対応でカラーコードが記憶され
たビデオメモリと、カラーコードに対応して表示情報が
記憶され、前記ビデオメモリから読み出されたカラーコ
ードを表示情報に変換するルックアップテーブルと、こ
のルックアップテーブルから出力される前記表示情報に
基づいてアナログカラー信号を形成するカラー信号形成
手段と、を具備し、中央処理装置の制御の下にカラー表
示装置に表示を行う表示制御装置において、前記ルック
アップテーブルを、前記カラーコードが第１のアドレス
端子へ供給されたとき、同カラーコードに対応する表示
情報を第１の出力端子から出力し、第２のアドレス端子
ヘアドレスデータが供給され、同時に、読み出し信号が
供給されたとき、該アドレスデータに対応する番地内の
データを第２の出力端子から出力するデュアルポートメ
モリによって構成し、かつ、前記中央処理装置の指示に応じて前記ビデオメモ
リから読み出されたカラーコードを前記デュアルポート
メモリの第２のアドレス端子へ印加する手段を設けたこ
とを特徴としている。

「実施例」以下、図面を参照してこの発明の一実施例について説明
する。第１図はこの発明の一実施例による表示制御装置
を用いたドツト表示によるカラーディスプレイ装置の構
成を示すブロック図である。

以下、このディスプレイ装置について詳述する。

（１）概略構成第１図において、１は表示コントローラ、２はＣＰＵ、
３はＣＰＵ２において用いられるプログラムが記憶され
たＲＯＭおよびデータ記憶用のＲＡＭからなるメモリ、
４はビデオディスプレイプロセッサ（以下、ＶＤＰと称
す）、５はＶＲＡＭである。ＶＤＰ４は、ＣＰＵ２から
パスライン６を介して供給されるカラーコードをＶ　Ｒ
Ａ　Ｍ　Ｓ内に書き込み、また、書き込んだカラーコー
ドを順次読み出し、ドツトデータＤＤ７−０（８ビツト
）として表示コントローラ１の端子Ｔ２へ順次出力する
。また、ＣＰＵ２が表示情報チェック指令およびＶＲＡ
Ｍ５のアドレスを出力した時は、同アドレス内のカラー
コードをＶＲＡＭ５から読み出し、ラッチＬａ内に記憶
すると共に、ストローブ信号ＳＴＢを出力する。ラッチ
Ｌａの出力は、アドレスデータＡＤ７−０として表示コ
ントローラＩの端子Ｔ７へ供給される。また、ストロー
ブ信号ＳＴＢは、表示コントローラ１の端子ＴＩ８およ
びバッファ９の制御端子Ｃへ供給される。また、このＶ
ＤＰ４は、同期信号ＳＹＮ・１．ブランキング信号ＢＬ
ＡＮＫ、ディスプレイタイミング信号ＤＴＭＣ；、ペー
ジセレクト信号ＰＧ−ＳＥＬおよびドツトクロックＤＣ
ＬＫを各々表示コントローラｌへ出力する。ここで、同
期信号ＳＹＮ・１はＣＲＴ表示装置における表示の同期
をとるための信号、ブランキング信号ＢＬＡＮＫは画面
表示期間において“Ｉ”、それ以外の期間において“０
”となる信号、ディスプレイタイミング信号ＤＴＭＧは
画像表示期間において“Ｉ”、それ以外の期間において
“０”となる信号である。なお、画面表示期間と画像表
示期間とは異なる。すなわち、表示画面は画像表示領域
とデータ領域とに分けられ、画像は画像表示領域にのみ
表示され、データ領域は−色で表示される。画像表示期
間とは、画像表示領域か走査されろ期間、また、画面表
示期間とは画面（画像表示領域およびデータ領域）が走
査されろ期間である。また、ページセレクト信号ＰＣ−
５ＥＬは、例えば０．５秒“ｌ”、０５秒“０”を操り
返す信号、ドツトクロックＤＣＬＫは、表示画面の各ド
ツト表示のタイミングを示す信号である。インターフェ
イス回路７は、ＣＰＵ２と表示コントローラ１とを接続
するための回路である。

表示コントローラｌは、ＶＤＰ４から供給されるドツト
データＤＤ７−０をＲ，Ｇ、Ｂカラーデータに変換し、
次いでこれらのカラーデータをレッドカラー信号Ｒ８，
グリーンカラー信号ＧＳ、ブルーカラー信号ＢＳ（いず
れもアナログ信号）に変換し、ＣＲＴ表示装置８へ出力
する。また、この表示コントローラｌは信号ＹＳおよび
同期信号ＳＹＮ・ＯをＣＲＴ表示装置８へ出力する。な
お、このコントローラｌにおいて、端子ＴＩはＣＰＵ２
のデータバスに直接接続されている。ＣＲＴ表示装置８
は、テレビジョン受像機の機能を有するカラー表示装置
であり、表示コントローラＩから供給される信号ＹＳが
“１“の時、同コントローラ］から供給されるレッドカ
ラー信号Ｒ６，グリーンカラー信号ＧＳ、ブルーカラー
信号ＢＳおよび同期信号ＳＹＮ・０に基づいてカラー表
示を行い、また、信号ＹＳが“０“の時は、テレビジョ
ン信号による表示を行う。

（２）表示コントローラＩの詳細構成第２図′〜第４図は各々表示コントローラＩの詳細構成
を示す回路図である。この表示コントローラｌは大きく
分けると、第２図に示す制御部と、第３図に示すＲＡＭ
アドレス形成部と、第４図に示すデュアルポートＲＡＭ
ＩＩおよびカラーデータ修飾回路１２ｒ、１２ｇ、Ｉ　
２ｂに分けられる。以下、各部の構成を順次説明する。

なお、各部の動作については後に詳述する。

（２−１）制御部；第２図この制御部は、主にＣＰ　Ｕ　、２と表示コントローラ
１との間のデータ授受の制御を行う回路である。

図において、１７は３ビツトのレジスタであり、そのロ
ード端子りへ供給されるドツトクロックＤＣＬＫに基づ
いて入力データを読み込み、出力端から出力する。この
レジスタ１７は同期をとるためのレジスタである。すな
わち、ＣＰＵ２のクロックパルスとＶＤＰ４から出力さ
れるドツトクロックＤＣＬＫとは同期がとられていない
。したがって、ＣＰＵ２のクロックパルスに同期した信
号およびデータについては、ドツトクロックＤＣＬＫに
同期した信号およびデータに直さなければならない。レ
ジスタＩ７はこの目的で設けられたものである。まｆこ
、同しノスタ１７の下方に示すＤＦＦ（Ｄ型フリップフ
ロップ）＋８もこの目的で設けられたものである。ポイ
ンタカウンタＩ９は、４ピツトのアップカウントであり
、そのアップ端子ＵＰに供給される信号をアップカウン
トし、また、ロード端子りへ信号が供給された時データ
ＷＤ３−〇を読み込む。なお、データＷＤ　３−０は、
同図下部に示すレジスタ６０の出力の下位４ビツトであ
る。ライトデコーダ２０は、ポインタカウンタドの由力
木デコーＶするｔｌので、そのエネーブル端子ＥＮヘラ
イトストローブＷＲＳＴが供給された時のみエネーブル
状態となり、デコード結果をストローブ信号＄ＭＷ、・
・・とじて出力する。

同様に、リードデコーダ２１は、ポインタカウンタ１９
の出力をデコードし、そのデコード結果をリードストロ
ーブＲＤＳＴが供給された時のみストローブ信号＄ＭＲ
・・・として出力する。２１．２２はバッファであり、
その制御端子Ｃへ“ｌ”信号が供給された時は人力デー
タをそのまま出力端から出力し、また、“０”信号が供
給された時は出力端がハイインピーダンス状態となる。

また、バッファ２７と端子ＴＩとを接続するラインは８
ビツトの双方向バスである。レジスタ６０は、そのロー
ド端子りへ信号Ｃ８が供給された時、端子ＴＩに得られ
るデータ、すなわちＣＰＵ２のデータバスのデータを読
み込み、レジスタ２４へ出力する。

レジスタ２４は、ライトストローブＷＲ３，Ｔが供給さ
れた時レジスタ２３の出力データを読み込み、データＷ
ＤＢ７−０として出力する。モードレジスタ２５は、ス
トローブ信号＄ＭＤが供給された時データＷＤＢ５−０
（データＷＤＢ７−０の下位６ビツト）を読み込む６ビ
ツトのレジスタである。

（２−２）ＲＡＭアドレス形成部；第３図このＲＡＭア
ドレス形成部は、ドツトデータ（カラーコード）ＤＤ７
−０を変換して新たなドツトデータＤＤａ７−０とする
ブロックＢｌと、アドレスデータＲＷＡ７−０（８ビツ
ト）およびＢＡＩ−０（２ビツト）を形成するブロック
Ｂ２とから構成され、各データは各々デュアルポートＲ
ＡＭ１１（第４図）のアドレス端子ＡＴ　２　、ＡＴ　
１　（ＡＴ　１−１．ＡＴｌ−０）へ供給される。

ブロックＢｌにおいて、３０．３１は各々４ビツトのペ
ージレジスタ、３２はマルチプレクサである。このマル
チプレクサ３２は、その制御端子Ｃへ“１”信号が供給
された時、入力端＜１＞のデータを出力し、“０”信号
が供給された時は、入力端〈０〉のデータを出力する。

３３は同期用レジスタ、３４は４ビツトのページマスク
レジスタ、３５は同期用レジスタ、３６〜３９はマルチ
プレクサである。また、ブロックＢ２において、４Ｉは
同期用レジスタ、４２はマルチプレクサ、４３はワード
カウンタ、４４はバイトカウンタである。こＩｔらのカ
ウンタ４３，４４は各々、ロード端子りへ信号が供給さ
れた時データＷＤ　Ｉ’３７−０　、ＷＤ　Ｂ１−０を
読み込み、また、エネーブル端子ＥＮへ“ｌ”信号が供
給されている場合に、アップ端子ＵＰの信号をアップカ
ウントする。また、バイトカウンタ４４のキャリイアウ
ド信号ＧＯがオアゲート４５の入力端へ供給されている
。

（２−３）デュアルポートＲＡＭＩＩ：第４図、第５図
、第８図このデュアルポートＲ’ＡＭＩＩは、カラーコードをカ
ラーデータに変換するＬＯＴてあり、ｌ０２４バイトの
ＲＡＭ１１ａと周辺回路とから構成されている。第５図
はＲＡＭＩＩａの構成を示す図であり、このＲＡＭ１１
ａの０〜３番地には各々、カラーコード「０」に対応す
るＲ、Ｇ、Ｂカラーデータおよびアトリビュートビット
（各８ビツト）が記憶され、４〜７番地には各々カラー
コード［ｌ」に対応するＲ、Ｇ、Ｉ３カラーデータおよ
びアトリビュートビットが記憶され、・・・、１０２０
〜１０２３番地には各々カラーコードｒ２５５Ｊに対応
するＲ、Ｇ、Ｂカラーデータおよびアトリビュートビッ
トか記憶されている。そして、デュアルポートＲＡＭ１
１のアドレス端子ＡＴ２へ供給されるドツトデータＤＤ
ａ７−０（カラーコード）に基づいて、対応するＲ　、
Ｇ　、Ｂカラーデータおよびアトリビュートビットが読
み出され、Ｒ、Ｇ　、Ｂカラーデータが各々出力端子Ｑ
２〜Ｑ４からカラーデータＲＤ７−０．ＧＤ７−０．Ｂ
Ｄ７−０として出力され、また、アトリビュートビット
が出力端子Ｑ５から出力される。この場合、アトリビュ
ートビットの第７．第６ピツトがアトリビュートデータ
ＡＤ７゜ＡＤ６として出力される。なお、アトリビュー
トビットの第５〜第θビツトは、この実施例においては
使用されていない。また、アトリビュートビットの機能
については後に説明する。

このように、第４図に示すデュアルポートＲＡりＤＤａ
７−０を印加した場合に、Ｒ、Ｇ　、１３カラーデータ
およびアトリビュートビットが読み出されるが、この読
み出しと全く独立して、ＲＡ　Ｍ　１１ａの書き込み／
読み出しをハイド単位で行うことができるようになって
いる。すなわち、このデュアルポートＲＡＭＩＩのアド
レス端子ＡＴｌヘアドレスデータ（１０ビツト）を印加
し、データ端子ＷＤＴへ８ビツトのデータを印加し、そ
して、書き込み端子ＷＴへパルス信号を印加すれば、Ｒ
ＡＭ　Ｉ　Ｉ　ａの書き込みが行なわれ、また、アドレ
ス端子ＡＴＩヘアドレスデータを印加し、そして、読み
出し端子Ｒ′Ｆへパルス信号を印加すれば、該アドレス
データが示す番地内のデータが涜み出され、出力端子Ｑ
１から出力される。前述したアドレスデータＲＷＡ７−
０およびＢＡ　１−０は、上述した読み出し／書き込み
の際のアドレスを指定するデータであり、アドレスデー
タＲＷＡ　７−０がアドレス端子ＡＴＬの上位８ビツト
に、アドレスデータｌ３Ａ１−０が下位２ピツトに各々
印加される。

次に、上述したデュアルポートＲＡＭＩＩの具体的構成
例について説明する。第８図は同構成例を示す回路図で
ある。この図において、Ｉｌｂはアドレス端子ＡＴ２へ
供給されるドツトデータＤＤａ７−０をデコードするデ
コーダ、ｌｌｃはアドレス端子ＡＴ＋−１へ供給される
アドレスデータＲＷＡ７−０をデコードするデコーダで
あり、これらのデコーダの出力（共に２５６ビツト）は
各々メモリブロックｔｔａへ供給される。ｌｌｅはセレ
クタ回路であり、その端子ＳＬへ供給されるアドレスデ
ータＢＡＩ−０が「０」の時は、端子ＤＩ。

Ｄｏ（各８ビツト）を各々端子Ｓｏｌ、Ｓｌｌに接続す
ると共に、端子ＳＴへ供給される信号＄ＭＷを端子５Ｗ
ＥＩから信号ＷＥとして出力する。同Ｖρに、端子ＳＬ
へ供給されるアドレスデータＢＡ１−０がｒＮの時は、
端子ＤＩ、Ｄｏを各々端子ＳＯ２，ＳＩ２に接続すると
共に、端子ＳＴへ供給される信号＄ＭＷを端子５ＷＥ２
から信号ＷＥとして出力する。アドレスデータＢＡＩ−
０が「２」、７３Ｊの時も同様である。バッフｙｌｌｆ
は信号＄ＭＲ（”Ｉ”信号）が供給された時のみエネー
ブル状態となるアンプである。メモリブロックｌｌｄは
第８図（ロ）に示すメモリユニットＸｌＵを縦方向に３
２個、借方向に２５６ｇマトリックス状に並べて構成し
た回路である。メモリユニットＭＵは、フリップフロッ
プＰＦとアンドゲートＡＮＤ　Ｉ〜ＡＮＤ　３から構成
されている。そして、フリップフロップＦＦの入力端子
りがセレクタ回路１１ｅの端子５ｏｌ−ＳＯ４に接続さ
れ、アンドゲートＡＮＩ）２の一方の入力端子がセレク
タ回路１１ｅの端子５ＷＥＩ〜５ＷＥ４に接続され、ア
ンドゲートＡＮＤ３の出力端がセレクタ回路１１ｅの端
子Ｓｌｌ〜ＳＩ４に接続され、また、アンドゲートＡＮ
ＤＩの出力端が端子Ｑ２〜Ｑ５に接続される。また、ラ
インＬｌにはデコーダｌｌｂの出力が、ラインＬ２には
デコーダＩｌｃの出力が供給される。以上の構成におい
て、デコーダｌｌｂの出力に応じてラインＬｌが“ｌ”
となると、アンドゲートＡＮＤ　ｌが開となり、フリッ
プフロップＦＦの出力がアンドゲートＡＮＤ　Ｉを介し
て端子Ｑ２〜Ｑ５へ出力される。また、デコーダＩｌｃ
の出力に応じてラインＬ２が“ｌ”になると、アンドゲ
ートＡＮＤ３が開となり、フリップフロップＦＦの出力
がアンドゲートＡＮＤ３を介してセレクタ回路ｌｉｅの
端子ｉｆ〜ＳＩ４へ出力される。

また、ラインＬ２が“ビの場合において、アンドゲート
ＡＮＤ２へ信号ＷＥが供給されると、同信号ＷＥがアン
ドゲートＡ　Ｎ　Ｄ　２を介してフリップフロップＦＦ
のトリガ端子Ｔへ供給され、これによりフリップフロッ
プＦＦにデータが読み込まれる。

しかして、上記構成によれば、３２Ｘ２５６個のフリッ
プフロップＦＦから構成されるメモリに対して、萌述し
た読み出し／書き込み動作を行うことがが可能となる。

なお、第５図に示すＲＡＭ１１ａが、３２Ｘ２５６個の
フリップフロップＦＦから構成されるメモリを示してい
ることは勿論である。

（２−４）カラーデータ修飾回路１２ｒ、１２ｇ、１２
ｈ：箪４図このカラーデータ修飾回路１２ｒ”１２ｂは各々同一構
成の回路であり、カラーデータＲＤ７−０゜ＧＤ７−０
．ＢＤ７−０をアトリビュート信号ＡＳに応じて修飾し
、次いてこの修飾後のデータをアナログ信号に変換し、
カラー信号ＲＳ　、Ｇ　Ｓ　、ＢＳとして出力する。な
おアトリビュート信号ＡＳとは、アトリビュートデータ
ＡＤ７をレジスタ４６によって、１ドブトクロツクタイ
ミング（以下、単にタイミングという）遅延させた信号
である。

次に、カラーデータ修飾回路１２ｒにおいて、ｌｌ　７
　ｒはカラーデータＲＤ７−０を１タイミンク遅延させ
て出力するレジスタ、４８ｒは上記信号ＡＳによって制
御されるマルチプレクサ、４９ｒは加算回路、５０ｒは
データ領域の色を決めるカラーデータが書き込まれるデ
ータレジスタである。

５１ｒはマルチプレクサ、５２ｒはマルチプレクサ５１
ｒの出力を１タイミング遅延させるレジスタ、５３ｒは
バッファ、５４ｒはゲート回路である。このゲート回路
５４ｒは、その制御端子Ｃに“１”信号が印加された時
開状態、“０”信号が印加された時閉状態となる。５５
ｒはＤＡＣ（ディジタル／アナログ変換２Ｓ）であり、
このＤＡＣ５５ｒの出力かアンプ５６ｒを介して、カラ
ー信号ＲＳとして出力される。

（３）表示コントローラ１の動作（３−１）ＣＰＵ２による書き込み時の動作ＣＰＵ２は
、表示処理に先立って表示コントローラＩ内の各レジス
タおよびデュアルポートＲＡＭ１１の書き込みを行う。

この書き込み時には、ライトデコーダ２０（第２図）か
らストローブ信号が出力される。また、各レジスタ等に
はレジスタ番号が割り当てられている。このレジスタ番
号。

ストローブ信号、書き込みが行なわれるレジスタ等との
関係は次の通りである。

０　　＄ＭＷ・・・・・デュアルポートＲＡＭｌ１１　
　＄ＭＤ・・・・・・モードレジスタ２５（第２図）２
　　＄ＷＡ・・・・・・ワードカウンタ４３（第３図）
３　　＄ＢＡ・・・・・・バイトカウンタ４４（第３図
）４　　＄ＭＡ・・・・・・ページマスクレジスタ３４
　（第３図）５　＄ＰＯ・・・・・・ページレジスタ３０（第３図）
Ｇ　　＄Ｐｌ・・・・・・ページレジスタ３１（第３図
）７＄ＢＲ・・・・・ボーダレンスタ５０ｒ（第４図）
８　　＄ＢＧ・・・・・・データレジスタ５０ｇ（第・
１図）９　　＄ＢＢ・・・・・・データレジスタ５０ｂ
（第４図）次に、書き込み時の動作を説明する。なお、
インターフェイス７（第１図）には、ボートアドレスと
して２アドレス割り当てられている。以下、これらのア
ドレスをボートアドレスＰＡＯ，Ｐ、ＡＩとする。

（ｉ）レジスタ個別書き込み動作この動作は、上述したレジスタ２５，４３．・・・５０
ｂのいずれか１つにデータを書き込む場合の動作である
。この場合、ＣＰＵ２は、まずボートアドレスＰＡＯを
アドレスバスに出力し、次いでレジスタ番号をデータバ
スに出力し、そして、書き込みパルスを出力する（以下
、第１の処理という）。

ボートアドレスＰＡＯが出力されると、インターフェイ
ス７がこれを検知し、信号ＡＯとして“０”を出力する
。次いで、書き込みパルスが出力されると、インターフ
ェイス７がリード／ライト信号ＷＲとして“１″を出力
すると共に、書き込みパルスと同タイミングでパルス信
号Ｃ８を出力する。

パルス信号Ｃ８がインターフェイス７から出力されると
、この信号Ｃ８がレジスタ６０（第２図）のロード端子
りへ供給され、これにより、データバス上のレジスタ番
号かレジスタ６０に読み込まれ、ポインタカウンタ１９
の入力端へ供給される。一方、信号ＡＯが“０”、信号
ＷＲが“ｌ”になると、アンドゲート６１（第２図）が
開状態となり、パルス信号Ｏ８か同アンドゲート６１お
よび同期用レジスタＩ７を介してポインタカウンタＩ９
のロード端子りへ印加される。これにより、レジスタ６
０に読み込まれたレジスタ番号か、ポインタカウンタ１
９に読み込まれ、ライトデコーダ２０へ出力される。

次に、ＣＰＵ２はボートアドレスＦＡＩをアドレスバス
へ出力し、次いで書き込みデータをデーする（以下、第
２の処理という）。インターフェイス７は、ボートアド
レスＦＡＩを受け、信号ＡＯとして“Ｉ”を出力し、ま
た、書き込みパルスを受け、リード／ライト信号ＷＲと
して“１”を出力すると共に、パルス信号Ｃ８を出力す
る。パルス信号Ｃ８か出力されると、データバス上のデ
ータかレジスタ６０に読み込まれる。また、信号ＡＯ。

ＷＦｊが“１”になると、アンドゲート６２が開状態と
なり、信号Ｃ５が同アンドゲート６２．レジスタ１７を
介して、ライトストローブＷ　ＲＳ　Ｔとして出力され
る。このライトストローブ〜■Ｒ９Ｔにより、レジスタ
６０内のデータがレジスタ２４内に読み込まれ、この読
み込ま゛れたデータがレジスタ２５．４３・・・へ供給
される。また、ライトストローブＷＲＳＴが出力される
と、このストローブＷＲＳＴが出力されている間、ライ
トデコーダ２０がエネーブル状態となり、ポインタカウ
ンタ１９の出力に対応するストローブ信号＄Ｍ〜Ｖ・・
・がライトデコーダ２０から出力される。これにより、
Ｃ？Ｉ　フｋ　＋−＋−ゴｔ−ｒ　ｓ　ｈ＜　ｍ　ｈｎ
　ｔメ１Ａレジス々２５４３・・・にレジスタ２４内の
データが読み込まれる。

（１１）レジスタ連続書き込み動作この動作は、複数のレジスタ２５．４３・・内にデータ
を連続して書き込む場合の動作である。この場合、ＣＰ
Ｕ２は、まず上記（１）で説明した処理によってモード
レジスタ２５（第２図）内に第１ビツトが“ｌ”となる
データを書き込む。これにより、同レジスタ２５から出
力される信号ＡＵＴ−ＩＮＣか“Ｉ”となり、この“Ｉ
”信号がアンドゲート６３（第２図左上）へ供給され、
同アンドゲート６３が開状態となる。次に、例えばレジ
スタ番号「、４」〜「９」の各レジスタ３４．３０・・
・５０ｂにデータを書き込む場合は、ＣＰＵ２が上記（
１）の処理によりレジスタ番号「４」のレジスタ３４内
にデータを書き込む。この書き込みが終了した時点で、
ポインタカウンタ１９内にはレジスタ番号「４」が保持
される。次にＣＰＵ２は、上記（ｉ）の処理における第
２の処理、すなわち、ボートアドレスＰＡ１の出力、レ
ジスタ番号「５」のレジスタ３０に書き込むべきデータ
の出力、書き込みパルスの出力を行う。これにより、イ
ンターフェイス７から信号ＡＯ９Ｗｌｔとして“Ｉ”が
出力されると共に、パルス信号Ｃ５が出力され、パルス
信号ｃｓによって上記データかレジスタ６０に読み込ま
れろ。次いで、ライトストローブＷＲＳＴか出力され、
このライトストローブＷ　ＲＳ　Ｔによって、レジスタ
６０内のデータかレジスタ２４に読み込まれる。

また、ライトストローブＷＲ９Ｔは、オアゲート６４、
アンドゲート６３．レジスタ１７を介してポインタカウ
ンタ１９のアンプ端子ＵＰへ供給され、これにより、ポ
インタカウンタＩ９がインクリメントされ、そのカウン
ト出力が「５」となり、このカウント出力「５」がライ
トデコーダ２０へ供給される。この結果、ライトストロ
ーブＷＲ９Ｔのタイミングでライトデコーダ２０からス
トローブ信号＄ＰＯが出力され、このストローブ信号＄
Ｐ。

によってレジスタ２４内のデータがレジスタ３０（第２
図）内に読み込まれる。

以下同様に、ＣＰＵ２が、上記第２の処理によっテレジ
スタ３１．５　Ｏｒ、５０ｇ、５０ｂ内に書き込む゛べ
きデータを順次出力すると、これらのデータが順次路レ
ジスタに苫き込まれる。

（川）ＲＡＭＩＩＸＩ別書き込み動作この動作は、ＲＡＭ１１ａのいずれか１つの番地内にの
みデータを書き込む場合の動作である。

ごの場合、ＣＰＵ２はまずモードレジスタ２５の第５ビ
ツトに“０”を書き込む。これにより、信号ＤＩＹえ−
ＲＤが“０”となる。信号ＤＩＲ−ＲＤが“０”になる
と、マルチプレクサ４２（第３図）の入力端子〈０〉の
データ、すなわち、ワードカウンタ１３の出力データＷ
Ａ７−０が同マルチプレクザ１２からデータＲＷ　Ａ　
７−０として出力され、デュアルポートＲＡＭＩＩへ供
給されろ。次にＣＰＵ２は、ＩλＡＭ１１ａのデータ汀
、き込みを行うべきアドレスの下位２ヒゾトをハイドカ
ウンタ・１４に書き込み、次いて上（ケ８ビットをワー
ドカウンタ・１３に書き込む。これにより、同アドレス
がデュアルポートｆ１．ＡＭＩＩのアドレス端子ＡＴ＋
へ供給されろ。次にＣＰ　Ｕ　２は、ポインタカウンタ
１９に「０」を書き込み（曲記第１の処理）、次いで、
書き込みデータを出力する（第２の処理）。このデータ
は、一旦しノスタ２．１（第２図）内に書き込まれ、次
いでストローブ信号＄ＭｗによってＲＡ〜１１１ａの当
該番地内に書き込まれろ。

（ｉｖ）ＲＡＭ連続書き込み動作デュアルポートＲＡＭＩＩ内に連続してデータを書き込
む場合は、ＣＰＩＪ２が、まずモードレジスタ２５の第
０．第１．第５ビツトに各々“０”を冴き込む。これに
より、信号ＦＩＸ−ＢＡ、ＡＵ’ｌ’−Ｉ　ＮＣ，Ｄ　
Ｉ　Ｒ−ＲＤが“０”となる。信号ＰＩＸ−ＢＡか“０
”になると、インバータ６６（第３図）の出ツノが“１
”となり、バイトカウンタ・ｌ・１がエネーブル状態と
なり、また、オアケート・１５がスルー状態となる。こ
れにより、２＠のカウンタ４＝１．４３が１個のＩＯビ
ットのアップカウンタに構成される。まに、信号ＤＩＲ
−ＲＤが“０”になると、マルチプレクサ４２（第３図
）の入力端子く０〉のデータが同マルチプレクザ４２か
ら出力されろ。次にＣＩ）　Ｕ　２は、スタートアドレ
スの下位２ビツトをバイトカウンタ４１１に書き込み、
次いで上位８ピツトをワードカウンタ４３に書き込む。

例えば、ＲＡＭ１１ａの全エリア（１０２４バイト）に
データを書き込む場合（以下、この場合で説明する）は
、カウンタ４４．４３に各々データ「０」を書き込む。

次にＣＰＵ２は、ポインタカウンタ１９に「ＯＪを書き
込み、次いでＲＡＭ１１ａの第０番地に書き込むべきデ
ータを出力する。このデータは、一旦レジスタ２４（第
１図）内に書き込まれ、次いでストローブ信号＄ＭＷに
よってＲＡＭＩＩａの第０番地に書き込まれる。また、
ストローブ信号＄ＭＷはオアゲート６７（第３図）を介
してレジスタ４４．４３の各アップ端子ＵＰへ供給され
る。これにより、カウンタ４４，４３によって構成され
るＩＯビットのカウンタがインクリメントされろ。以下
、ＣＰＵ２はＲＡＭ１１ａの第１番地、第２番地・・・
に書き込むべきデータを、前述した第２の処理によって
順次出力する。これにより、ＲＡＭ１１ａの各番地内に
順次データが書き込まれ、また、上述したＩＯビットの
カウンタが順次インクリメントされる。

（３−２）ＣＰＵ２による読み出し時の動作ＣＰＵ２は
、レジスタおよびデュアルポートＲＡＭＩ＋内のデータ
を、随時、画像表示と無関係に読み出すことができる。

この読み出し時には、リードデコーダ２１（第２図）か
らストローブ信号＄ＭＲ・・・が出力される。また、読
み出し可能なデータには予めデータ番号が割り当てられ
ている。

このデータ番号、ストローブ信号、読み出しデータの関
係は次の通りである。

０　　＄ＭＲ・・・・・・デュアルポートＲＡＭＩＩ内
のデータ１　　＄ＳＴ・・・・・・スティタスデータ２　　＄Ｒ
Ｒ・・・・・・データレジスタ５２ｒ（第４図）内のデ
ータ３　　＄ｒ（Ｇ・・・・・・データレジスタ５２ｇ（第
４図）内のデータ４’＄ＲＢ・・・・・・データレジスタ５２ｂ（第４図
）内のデータここで、スティタスデータとは、信号Ｄ　’ｒ　Ｍ　Ｇ
（第２図下部）、ＰＧ−３ＥＬ（第３固在部）、Ｂ　Ｌ
　ＡＮＫ３（第４図下部）の各状態を示すデータであり
、これらの信号はバッファ２２（第２図）の入力端へ印
加されている。

次に、読み出し時の動作を説明する。

（ｉ）データ個別読み出し動作この動作は、データ番号ｒＮ〜「４」のデータの内のい
ずれか１つを読み出す場合の動作である。

この場合、ＣＰＵ２は、まず前述した第１の処理により
ポインタカウンタ１９内にデータ番号を書き込む。次に
、ボートアドレスＦＡＩをアドレスバスへ出力した後、
読み出しパルスを出力する（以下、第３の処理と言う）
。ポートアドレスＦＡＩが出力されると、インターフェ
イス７が信号ＡＯとして”１”を出力し、また、読み出
しパルスが出力されると、インターフェイス７が信号Ｖ
／Ｒとして“０”を出力すると共に、読み出しパルスと
同タイミングでパルス信号Ｃ９を出力する。信号ＡＯが
“１”、信号ＷＲが“０”になると、第２図に示すアン
ドゲート６９が開状態となり、パルス信号Ｃ８が同アン
ドゲート６９を通して出力される。これにより、バッフ
ァ２７がスルー状態となる。また、アンドゲート６９を
通過したパルス信号は、同期用ＤＦＦ　１８を介して、
リードストローブＲＤＳＴとして出力され、リードデコ
ーダ２Ｉへ印加される。これにより、ポインタカウンタ
１９内のデータ番号に対応するストローブ信号が同リー
ドデコーダ２１から出力される。そして、例えばストロ
ーブ信号＄ＳＴが出力された場合は、バッファ２２がス
ルー状態となり、スティタスデータがバッファ２２．２
１を介してＣＰＵ２のデータバスへ出力される。また、
例えばストローブ信号＄ＲＲが出力された場合は、第１
１図のバッファ５３ｒがスルー状態となり、レジスタ５
２「内のデータ（Ｒカラーデータ）が同バッファ５３「
、バッファ２７を介してＣＰＵ２のデータバスへ出力さ
れる。

ＣＰＵ２のデータバスへ出力されたデータは所定のタイ
ミングでＣＰＵ２に読み込まれる。

（１１）データ連続読み出し動作この動作は、ＣＰＵ２がデータ番号ｒｌＪ〜「４」のデ
ータの内の複数のデータを連続して読み出す場合の動作
である。この動作は、萌述したレジスタ連続書キ込み動
作とほぼ同じであり、したがって、詳しい説明は省略す
る。、この場合、ＣＰＵ２が、まずモードレジスタ２５
の第１ビツトに“１”を書き込み、次いで、ポインタカ
ウンタ１９に最初のデータ番号を書き込み、以後、上述
した第３の処理を操り返す。これにより、各データが順
次ＣＰＵ２のデータバスへ出力されろ。

（ｉｉｉ）ＲＡＭデータ個別読み出し動作デュアルポー
トＲＡＭＩＩ内のデータの内のいず４１かを１つを涜み
出す場合は、ＣＰＵ２が、まずモートレジスタ２５の第
５ビツトに“０“を書き込み、次いで、ワードカウンタ
・１３．バイトカウンタ・１４（第３図）内にＲＡ　Ｍ
　１１　ａのアドレスを」き込む。次に、ポインタカウ
ンタ］９にデータ番号「０」を書き込み、次いで第３の
処理を行う。

この第３の処理により、リードデコーダ２１（第２図）
からストローブ信号＄ＭＲが出力され、オアゲートＯＲ
を介してデュアルポートＲＡＭＩＩのリード端子ＲＴへ
供給される。これにより、レジスタ４３，４４の出力が
示す番地内のデータが読み出され、出力端子Ｑｌかう出
力され、この出力されたデータがバッファ２７を介して
ＣＰＵ２のデータバスへ送られろ。

（ｉＶ）ＲＡＭデータ連続読み出し動作この場合、ＣＰ
Ｕ２は、萌述したｒ、　ＲＡ　Ｍ連続書き込み動作」の
場合と同様に、まずモートレジスタ２５の第０．第１．
第５ビツトに各々“０”を書き込み、次に、スタートア
ドレスの下位２ビツトをバイトカウンタ４４に、」二位
８ビットをワードカウンタ４３に書き込む。次に、ポイ
ンタカウンタＩ９にデータ番号「０」を書き込み、以後
、第３の処理を繰り返し行う。この第３の処理の繰り返
しにより、ストローブ信号＄ＭＲが繰り返し出力され、
このストローブ信号＄ＭＲによりレジスタ４３．４４か
らなる１０ビツトのカウンタが逐次インクリメントされ
る。これにより、デュアルポートＲＡＭＩＩ内のデータ
がバイト単位で順次読み出され、バッファ２７を介して
ＣＰＵ２のデータバスへ出力される。

（ｖ）ＲＡＭデータ選択読み出し動作この動作は、第５図に示すＲＡＭ１１ａ内のＲカラーデ
ータのみ、またはＧカラーデータのみ、またはＢカラー
データのみ、またはアトリビュートビットのみを連続的
に読み出す場合の動作である。この場合、ＣＰＵ２は、
まずモードレジスタ２５の第０．第１．第５ビツトに各
々“１”、“ｌ”、“０”を書き込む。これにより、信
号ＦＩＸ−ＢＡ。

ＡＵＴ−ＩＮＣが“１″、信号Ｄｒｙ−ＲＤが“０”と
なる。信号ＦＩＸ−ＢＡが“ｌ”になると、インバータ
６６（第３図）の出力が“０”信号となり、この“０”
信号がバイトカウンタ４４のエネーブル端子ＥＮへ供給
されろ。これにより、以後バイトカウンタ４４のアップ
端子へパルス信号が供給されても、ハイドカウンタ４４
のアンプカウントが行なわれず、バイトカウンタ４４の
出力が一定値に保たれる。また、信号Ｆ　［Ｘ−ＢＡが
“０”信号になると、オアゲート４５（第３図）の出力
が”１”信号となり、このｌ”信号がワードカウンタ４
３の上京−プル端子ＦＡＮへ出力されるーこれにより、
以後ワードカウンタ４３が単独で８ビツトのカウンタと
して動作し、そのアンプ端子ＵＰへ供給されるパルス信
号をアップカウントする。また、信号ＡＵＴ−［ＮＣが
“１”になると、アンドケート６３（第２図）が開状態
となり、信号Ｄ　Ｉ　Ｒ−ＲＤが“０”になると、ワー
ドカウンタ４３の出力が、マルチプレクサ４２（第３図
）から出力される。

次に、ＣＰＵ２は、バイトカウンタ４４に、読み出すべ
きデータの種類に対応する数値を古さ込む。すなわち、
Ｒカラーデータを読み出す場合は「０」を、Ｇカラーデ
ータを読み出す場合は１“ｌ；を、Ｂカラーデータを読
み出す場合は「２」を、アトリビュートピットを読み出
す場合は「３」を各々書き込む（第５図参照）。次にＣ
ＰＵ２は、スタートアドレスをワードカウンタ４３に書
訴込み、次いでポインタカウンタ１９に「ｏ」を書き込
む。以後、萌述した第３の処理を繰り返し行う。この第
３の処理の操り返しにより、ワードカウンタ・Ｉ３が逐
次インクリメントされ、バイトカウンタ４４の出力（ア
ドレスデータＢＡＩ−０）によって決まるデ−夕のみが
ＲＡＭＩＩａから順次読み出される。

（ｖｉ　）Ｖ　ＲＡ　Ｍ　Ｓ内のカラーコードに対応す
るアトリビュートビット等の読み出し動作このカラーディスプレイ装置は、ＣＰＵ２が、ＶＲＡＭ
５内のカラーコードに対応するデュアルポートＲＡＭｔ
ｌ内のアトリビュートビットあるいはカラーデータを極
めて短時間でチェックすることができるようになってい
る。

すなわち、ＣＰＵ２が、例えばＶＲＡＭ５内のカラーコ
ートに対応するアトリビュートビットをチェックする場
合は、まず、初期セット処理として、信号Ｄ　Ｉ　Ｒ−
ＲＤを“ｌ”とし、次いでバイトカウンタ４１１に「３
」をセットする。次に、ｖＤＰ４へ表示情報チェック指
令およびＶＲＡＭ５のアドレスを出力する。これにより
、ＶＲＡＭ５からカラーコードが読み出され、この読み
出されたカラーコードがラッチＬａ（第１図）内に記憶
され、このラッチＬａ内のカラーコードが、端子Ｔ７．
レジスタ４１（第３図）、マルチプレクサ４２を介して
デュアルポートＲＡＭＩＩのアドレス端子ＡＴ１−１へ
供給される。この時、同時にＶＤＰ４がらストローブ信
号ＳＴＢが出力され、表示コントローラｌの端子Ｔ１８
．オアゲートＯＲ（第、・１図）を介してデュアルポー
トＲＡＭＩＩの読み出し端子ＲＴへ供給される。これに
より、ラッチＬａ内のカラーコードに対応するアトリビ
ュートビットがデュアルポートＲＡＭＩＩの出力端子Ｑ
ｌから出力され、端子Ｔｌｌを介してバッファ９（第１
図）へ供給される。この時、バッファ９はストローブ信
号ＳＴＢによってスルー状態となっており、したがって
、端子Ｔｌｌから出力されたアトリビュートビットは、
同バッファ９を介してパスライン６へ供給され、ＣＰＵ
２に読み込まれる。

なお、上記と同様の手順で、Ｒ，Ｇ、Ｂカラーデータを
チェックすることも勿論可能である。

次に、上述した読み出し動作の効果について説明する。

まず、上述した読み出し動作が出来ない場合は次のよう
な処理による。ＣＰＵ２は、まず、初期セット処理、す
なわち信号ＤＩＲ−ＲＤを“０”としくモードレジスタ
２５のセット）、次いでバイトカウンタ４４（第３図）
内に、読み出すべきデータの種類に対応する数値を書き
込む。例えばアトリビュートビットをチェックしたい場
合は「３」を書き込む。次に、ＶＲＡＭ５のアドレスを
ＶＤＰ４へ出力し、これによりＶＲＡＭ５から読み出さ
れたカラーコードを内部に取り込む。次にＣＰＵ２は、
内部に取り込んだカラーコードをワードカウンタ４３（
第３図）内に書き込み、次いで、前述した第１．第３の
処理を順次行って、デュアルポートＲＡＭＩＩから出力
されるアトリビュートビットを読み込む。このように、
上述した読み出し動作ができない場合は、ＣＰＵ２の処
理ステップがかなり多くなってしまう。

これに対し、上述した読み出し動作によれば、ＣＰＵ２
が表示情報チェック指令およびＶＲＡＭ５のアドレスを
出力するだけで、アトリビュートビット等のチェックを
行うことができる。すなわち、アトリビュートビット等
のチェックを、あたかもＶＲＡＭ５内にアトリビュート
ビット等が記憶されている場合と同じ速さで行うことが
できる。

（３−３）基本表示動作表示コントローラｌの最も基本的な動作は、ＶＤＰ４（
第１図）から出力されるドツトデータＤＤ７−０をＲ，
Ｇ、Ｂカラーデータに変換し、次いでこれらのカラーデ
ータをアナログカラー信号Ｒ９゜Ｇ　Ｓ　、Ｂ　Ｓに変
換し、ＣＲＴ表示装置８へ出力することである。以下、
この場合の動作について説明する。

この場合、ＣＰＵ２は、まずモードレジスタ２５の第２
ビツトに“ｌ”を書き込む。これにより、信号ＤＩＳＰ
−ＥＮＢが“Ｉ”信号となり、アンドゲート７１（第２
図）が開状態となる。次にペーノマスクレジスタ３４（
第３図）に４ビツトのデータ「０」を書き込む。これに
より、マルチプレクサ３６〜３９の各制御端子Ｃへ“０
”信号が供給され、同期用レジスタ３３の出力がマルチ
プレクサ３６〜３９を通して出力される。すなわち、こ
の場合、ドツトデータＤＤ７−０が同期用レジスタ３３
゜３５を介して、ドツトデータＤＤａ７−０としてデュ
アルポートＲＡＭＩＩのアドレス端子ＡＴ２へ印加され
ろ状態となる。次に、デュアルポートＲＡＭ　Ｉ　ｌ　
ｌこＲ，Ｇ、ＢブＪラーデー夕を書き込み、ま、ｒこ、
各アトリヒュートヒソトとして”０−＝　Ｏ”（８ビツ
ト）を書さ込む。次に、データレジスタ５０ｒ。

５０ｇ、５０ｂ（第４図）に各々データ領域の色を指定
するカラーデータを書き込む。次にＣＰＵ２は、ＶＤＰ
４を介してＶＲＡＭ５内にドツトデータ（カラーコート
）を書き込み、そして、Ｖ　Ｄ　Ｐ　＝１へスタート指
令を出力する。　　ＶＤＰ４は、このスタート指令を受
け、以後ＶＲＡＭ５からドツトデータを３売み出し、読
み出したドツトデータをドツトデータＤＤ７−０として
表示コントローラ１の端子′ｒ２へ逐次出力ずろ。また
、このドツトデータＤＤ７−０の出力と並行して、同期
信号ＳＹＮ・ｒ、ブランギング信号ＢＬＡＮＫ、ディス
プレイタイミング信号Ｄ　Ｔ　Ｍ　Ｇ　、ドツトクロッ
クＤＣＬＫを各々表示コントローラｌの端子Ｔ　３　、
Ｔ　４　、Ｔ　５　。

ＴＩ７へ出力する。

表示コントローラ！の端子Ｔ２へ供給されたドツトデー
タＤＤ７−０は、レジスタ３３．３５（第３図）ｔ；よ
びマルチプレクサ３６〜３９（上位１ヒツト）を介して
、ドツトデータＤＤａ７−０としてデュアルポートｆｌ
ＡＭＩｌのアドレス端子ＡＴ２へ印加される。これによ
り、デュアルポートＩＩ　、八Ｍ１１の出力端子Ｑ２〜
Ｑ４から各々、ドツトデータＤＤａ７−０に対応するＲ
、Ｇ、ＢカラーコータＲＤ　７−０　、Ｇ　Ｄ　７−０
　、Ｂ　Ｄ　７−０およびアトリビュートデータＡＤ７
．ＡＤ６（共に“０”）が出力される。そして、カラー
データＲＤ７−０は、１タイミング遅延用のレジスタ４
７ｒを介して、加算回路４９ｒの一方の入力端へ印加さ
れる。この時、マルチプレクサ４８ｒの制御端子Ｃには
、アトリビュート信号ＡＳ“０”が印加されており、し
たがって、マルチプレクサ４８ｒから、その入力端子く
０〉のデータ「０」が出力されている。この結果、加算
回路４９ｒの出力は、レジスタ４７ｒの出力と同一のカ
ラーデータとなり、このカラーデータがマルチプレクサ
５１ｒの入力端子く１〉へ供給される。

このマルチプレクサ５１ｒは、画像表示期間においては
加算回路４９ｒから出力される画像表示用のカラーデー
タを出力し、それ以外の期間においては、ボータレジス
タ５０ｒ内のボーダ色用のカラーデータを出力するもの
である。すなわち、ＶＤＰ４から出力されるディスプレ
イタイミング信号Ｄ　Ｔ　Ｍ　Ｇ　（画像表示期間を示
す信号）は、ＤＦＦ７２（第２図下部）によってドツト
クロックＤＣＬ　Ｋと同期がとられ、ＤＦＦ７３によっ
て１タイミング遅延され、アンドゲート７１を介してマ
ルチプレクサ５１ｒの制御端子Ｃへ供給される。これに
より、画像表示期間においては加算回路４９ｒから出力
されるカラーデータが、それ以外の期間においてはレジ
スタ５０ｒ内のカラーデータがマルチプレクサ５１．　
ｒから出力され、レジスタ５２ｒへ供給される。レジス
タ５２ｒは、マルチプレクサ５１ｒから出力されるカラ
ーデータを１タイミンク遅延させてゲート回路５４ｒへ
供給する。

ゲート回路５４「は信号ＢＬＡＮＫ３によって開閉制御
される回路である。ここで、信号ＢＬＡＮＫ３は、第４
図下部に示すように、ＶＤＰ４から出力されるブランキ
ング信号Ｂ　Ｌ　Ａ　Ｎ　Ｋ　（画面表示期間を示す信
号）を同期用レジスタ７５によってドツトクロックＤＣ
ＬＫと同期させ、遅延用レジスタ４６．７６によって２
タイミング遅延さけた信号であり、したがって、ゲート
回路５４ｒは、画面表示期間において開となり、レジス
タ５２ｒ内のカラーデータをＤＡＣ５５，ｒへ出力する
。なお、ドツトデータＤＤ７−０は、タイミンク的には
、第３図のレジスタ３３、．３５によって同期がとられ
、第４図のレジスタ４７ｒ、５２ｒによって２タイミン
グ遅延されてケート回路５４　ｒへ印加される。したが
って、ドツトデータＤＤ７−０がカラーデータに変換さ
れてゲート回路５・１ｒに印加されるタイミングと、ブ
ランキンク信号Ｂ　Ｌ　ＡＮＫが信号ＢＬＡＮＫ３とし
て出力されるタイミングと同じである。ゲート回路５・
１「を通過したカラーデータは、ＤＡＣ５５ｒにおいて
アナロクカラー信号に変換され、アンプ５６ｒを介して
カラー信号ＲＳとしてＣＲＴ表示装置８へ出力される。

以上が、カラーデータＲＤ７−０がカラー信号ＲＳに変
換される過程である。カラーデータＧＤ７〜〇、ＢＤ７
−０も全く同様の過程によって、カラー信号ＧＳ、、Ｂ
Ｓに変換される。

他方、ＶＤＰ４から出力された同期信号ＳＹＮ・■は、
レノスタフ５（第４図下部）によって同期がとられ、レ
ジスタ４６．７６によって２タイミング遅延され、アン
プ７８を介して同期信号ＳＹＮ・０としてＣＲＴ表示装
置８へ出力される。そして、上述したカラー信号ＲＳ、
ＯＳ、ＢＳおよび同期信号５ＹＮ−０に基づいてＣＲＴ
表示装置８における画像表示が行なわれる。

（３−４）ブリンク表示動作この動作は、上述した基本表示動作に基づいて表示され
ている画像をブリンクさせる場合の動作である。この場
合、ＣＰＵ２は、ページレジスタ３０．３１（第３図）
に各々、第１．第２のデータ（各４ビツト）を書き込み
、次に、モードレジスタ２５の第４ビツトに“ｌ“を書
き込み、次いでページマスクレジスタ３４にデータ“１
，１，１．１”を書き込む。モードレジスタ２５の第４
ビツトに“Ｉ“が書き込まれると、信号ＰＧ−ＥＮＢが
“１”信号となり、この“１”信号がアンドゲート７５
（第３固在部）の第１入力端へ供給される。このアンド
ゲート７５の第２入力端へは、ＶＤＰ４から出力される
信号ＰＣ−ＳＥＬ（０，，５秒“１”、０．５秒“０”
となる信号）が、同期用ＤＦＦ７６を介して供給されて
いる。したがって、信号ＰＣ；−ＥＮＢが“１”信号に
なると、アンドゲート７５から０゜５秒’Ｉ’、０．５
秒“０”の信号がマルチプレクサ３２の制御端子Ｃへ出
力され、これにより、マルチプレクサ３２から、ページ
レジスタ３０内の第１のデータ、ページレジスタ３１内
の第２のデータが０．５秒おきに交互に出力される。そ
して、出力されたデータがマルチプレクサ３６〜３９の
入力端子＜１＞へ印加される。次に、ページマスクレジ
スタ３４に“１，１，１．１“が書き込まれると、マル
チプレクサ３６〜３９の各制御端子Ｃへ“ｌ”信号が供
給されることから、ドツトデータＤＤ７−〇の上位４ビ
ツトに代えて、ページレジスタ３０．３１内の第１．第
２のデータが交互にマルチプレクサ３６〜３９から出力
され、ドツトデータＤＤ７−０の下位４ビツトと共に、
ドツトデータＤＤａ７−０としてデュアルポートＲＡＭ
ＩＩのアドレス端子ＡＴ２へ出力される。すなわち、ド
ツトデータＩ）Ｄａ７−０が０．５秒ごとに変化するこ
とになり、したがって、表示画像がブリンクする。

なお、ページマスクレジスタ３４内に、例えば“１，１
，０．０“を書き込んだ場合は、ドツトデータＤＤａ７
−０の上位２ビツトのみをページレジスタ３０．３１内
のデータに変えることができ、また、例えばページマス
クレジスタ３４内に“Ｉ。

０．０．０”を書き込んだ場合は、ドツトデータＤＤａ
７−０の最上位ビットのみを変えることができる。

（３−５）カラーデータ修飾動作この表示コントローラ１は、デュアルポートＲＡＭＩＩ
のアトリビュートビットの第７ビツトに“１″を書き込
んでおくことにより、ＶＲＡＭ４の書き換えを行うこと
なくカラーデータＲＤ７−０゜ＧＤ７−０．ＢＤ７−０
を変化させることかできる。以下、この場合の動作を説
明する。

いま、例えばあるカラーコードＫｌに対応するアトリビ
ュートビットの第７ビツトに“１”を書き込んだとする
。この場合、ドツトデータＤＤａ７−〇として、カラー
コードに！がデュアルポートＲＡＭＩＩのアドレス端子
ＡＴ２へ印加されると、デュアルポートＲＡＭ１１から
カラーコードＫｌに対応するカラーデータＲＤ７−０．
ＧＤ７−０゜ＢＤ７−０が各々出力されると共に、アト
リビュートデータＡＤ７として“ｌ”が出力される。そ
して、次のドツトクロックＤＣＬＫによって、これらの
カラーデータがレジスタ４７　ｒ、４７ｇ、４７　ｂに
読み込まれると共に、アトリビュートデータＡＤ７“１
″がレジスタ４６に読み込まれ、これにより、アトリビ
ュート信号ＡＳが“Ｉ”信号となる。

アトリビュート信号ＡＳが“ｌ”信号になり、この“１
”信号がマルチプレクサ４８ｒの制御端子Ｃへ印加され
ると、レジスタ５２「内のカラーデータがマルチプレク
サ４８ｒを介して加算回路４９ｒへ供給され、これによ
り、加算回路４９ｒから、レジスタ４７ｒ内のカラーデ
ータと、レジスタ５２ｒ内のカラーデータとを加算した
新たなカラーデータが出力される。ここで、レジスタ５
２ｒ内のカラーデータは、レジスタ４７ｒ内のカラーデ
ータより１ドツトクロツクＤＣＬＫ前に表示されるドツ
トの色を決めるデータである。したがって、レジスタ４
７ｒ内のカラーデータにレジスタ５２ｒ内のカラーデー
タを加算するということは、レジスタ４７ｒ内のカラー
データに、■ドツトクロックＤＣＬ　Ｋ前に表示される
ドツトのカラーデータを加算することを色味する。

以上がカラーデータＲＤ’７−０についての修飾動作で
ある。カラーデータＧＤ７−０．ＢＤ７−０についても
、アトリビュート信号ＡＳが“１”の場合に、同様の修
飾が行なわれる。

「発明の効果」以上説明したように、この発明によれば、ルックアップ
テーブルをデュアルポートメモリによって構成し、かつ
、ＣＰＵの指示に応じてビデオメモリから読み出された
カラーコードをデュアルポートメモリの第２のアドレス
端子へ供給するようにしたので、ＣＰＵが、ビデオメモ
リ内のカラーコードに対応するＬＵＴ内の表示情報を短
時間でヂエツクすることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示コントローラ１
を用いたカラーディスプレイ装置の構成を示すブロック
図、第２図〜第４図は各々表示コントローラｌの詳細を
示す回路図であり、第２図は制御部の構成を示す図、第
３図はＲＡＭアドレス形成部の構成を示す図、第４図は
デュアルポートｒ（ＡＭＩＩおよびカラーデータ修飾回
路１２ｒ。１２ｇ、１２ｂの構成を示す図、第５図はデュアルポー
トＲＡＭＩＩ内に設けられているＲＡＭＩＩａの構成を
示す図、第６図（イ）、（ロ）は共にデュアルポートＲ
ＡＭＩＩの具体的構成例を示す回路図である。ｌ・・・・・・表示コントローラ、１１・・・・・・デ
ュアルポートＲＡＭ、！　２ｒ、１２ｇ、１２ｂ−−カ
ラーデータ修飾回路。第１図第５図１１ａ第６図Ｃ口）

Claims

【特許請求の範囲】表示ドット対応でカラーコードが記憶されたビデオメモ
リと、カラーコードに対応して表示情報が記憶され、前記ビデ
オメモリから読み出されたカラーコードを表示情報に変
換するルックアップテーブルと、このルックアップテー
ブルから出力される前記表示情報に基づいてアナログカ
ラー信号を形成するカラー信号形成手段と、を具備し、中央処理装置の制御の下にカラー表示装置に
表示を行う表示制御装置において、前記ルックアップテ
ーブルを、前記カラーコードが第１のアドレス端子へ供
給されたとき、同カラーコードに対応する表示情報を第
１の出力端子から出力し、第２のアドレス端子へアドレ
スデータが供給され、同時に、読み出し信号が供給され
たとき、該アドレスデータに対応する番地内のデータを
第２の出力端子から出力するデュアルポートメモリによ
って構成し、かつ、前記中央処理装置の読み出し指示に応じて前記ビ
デオメモリから読み出されたカラーコードを前記デュア
ルポートメモリの第２のアドレス端子へ印加する手段を
設けたことを特徴とする表示制御装置。