JPS62135888A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPS62135888A JPS62135888A JP60277365A JP27736585A JPS62135888A JP S62135888 A JPS62135888 A JP S62135888A JP 60277365 A JP60277365 A JP 60277365A JP 27736585 A JP27736585 A JP 27736585A JP S62135888 A JPS62135888 A JP S62135888A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、CPU(中央処理装置)制御によるカラー
ディスプレイ装置等に使用される表示制御装置に関する
。
ディスプレイ装置等に使用される表示制御装置に関する
。
「従来の技術」
一般に、CPU制御によるカラーディスプレイ装置にお
いて画像表示を行う場合は、予めVr(AM(ビデオR
AM)内に表示ドツト対応でカラーコードを記憶させて
おき、このカラーコードを読み出し、RAMによって構
成されるカラールックアップテーブル(以下、LUTと
称する)によってR(しラド)、G(グリーン)、B(
ブルー)カラーデータに変換し、このカラーデータを更
にR,G、Bカラー信号(アナログ信号)に変換して、
同期信号と共にCRTカラー表示装置へ出力する。この
場合、上述したLUTに表示修飾データをカラーコード
対応で付加し、この表示修飾データに基づいて、LtJ
Tから出力されたカラーデータを修飾するようにすると
、さらに表示を多彩に変化させることができる。
いて画像表示を行う場合は、予めVr(AM(ビデオR
AM)内に表示ドツト対応でカラーコードを記憶させて
おき、このカラーコードを読み出し、RAMによって構
成されるカラールックアップテーブル(以下、LUTと
称する)によってR(しラド)、G(グリーン)、B(
ブルー)カラーデータに変換し、このカラーデータを更
にR,G、Bカラー信号(アナログ信号)に変換して、
同期信号と共にCRTカラー表示装置へ出力する。この
場合、上述したLUTに表示修飾データをカラーコード
対応で付加し、この表示修飾データに基づいて、LtJ
Tから出力されたカラーデータを修飾するようにすると
、さらに表示を多彩に変化させることができる。
「発明が解決しようとする問題点」
ところで、LUTに表示修飾データを付加した場合にお
いては、VRAM内のあるカラーコードに対応するLU
T内の表示修飾データがどのようになっているかをチェ
ックしたい場合が生じる。
いては、VRAM内のあるカラーコードに対応するLU
T内の表示修飾データがどのようになっているかをチェ
ックしたい場合が生じる。
そこでこの発明は、CPUが、VRAM内のカラーコー
ドに対応するLUT内の表示情報を短時間でチェックす
ることができるようにした表示制御装置を提供すること
を目的としている。
ドに対応するLUT内の表示情報を短時間でチェックす
ることができるようにした表示制御装置を提供すること
を目的としている。
「問題点を解決するための手段」
この発明は、表示ドツト対応でカラーコードが記憶され
たビデオメモリと、カラーコードに対応して表示情報が
記憶され、前記ビデオメモリから読み出されたカラーコ
ードを表示情報に変換するルックアップテーブルと、こ
のルックアップテーブルから出力される前記表示情報に
基づいてアナログカラー信号を形成するカラー信号形成
手段と、を具備し、中央処理装置の制御の下にカラー表
示装置に表示を行う表示制御装置において、前記ルック
アップテーブルを、前記カラーコードが第1のアドレス
端子へ供給されたとき、同カラーコードに対応する表示
情報を第1の出力端子から出力し、第2のアドレス端子
ヘアドレスデータが供給され、同時に、読み出し信号が
供給されたとき、該アドレスデータに対応する番地内の
データを第2の出力端子から出力するデュアルポートメ
モリによって構成し、 かつ、前記中央処理装置の指示に応じて前記ビデオメモ
リから読み出されたカラーコードを前記デュアルポート
メモリの第2のアドレス端子へ印加する手段を設けたこ
とを特徴としている。
たビデオメモリと、カラーコードに対応して表示情報が
記憶され、前記ビデオメモリから読み出されたカラーコ
ードを表示情報に変換するルックアップテーブルと、こ
のルックアップテーブルから出力される前記表示情報に
基づいてアナログカラー信号を形成するカラー信号形成
手段と、を具備し、中央処理装置の制御の下にカラー表
示装置に表示を行う表示制御装置において、前記ルック
アップテーブルを、前記カラーコードが第1のアドレス
端子へ供給されたとき、同カラーコードに対応する表示
情報を第1の出力端子から出力し、第2のアドレス端子
ヘアドレスデータが供給され、同時に、読み出し信号が
供給されたとき、該アドレスデータに対応する番地内の
データを第2の出力端子から出力するデュアルポートメ
モリによって構成し、 かつ、前記中央処理装置の指示に応じて前記ビデオメモ
リから読み出されたカラーコードを前記デュアルポート
メモリの第2のアドレス端子へ印加する手段を設けたこ
とを特徴としている。
「実施例」
以下、図面を参照してこの発明の一実施例について説明
する。第1図はこの発明の一実施例による表示制御装置
を用いたドツト表示によるカラーディスプレイ装置の構
成を示すブロック図である。
する。第1図はこの発明の一実施例による表示制御装置
を用いたドツト表示によるカラーディスプレイ装置の構
成を示すブロック図である。
以下、このディスプレイ装置について詳述する。
(1)概略構成
第1図において、1は表示コントローラ、2はCPU、
3はCPU2において用いられるプログラムが記憶され
たROMおよびデータ記憶用のRAMからなるメモリ、
4はビデオディスプレイプロセッサ(以下、VDPと称
す)、5はVRAMである。VDP4は、CPU2から
パスライン6を介して供給されるカラーコードをV R
A M S内に書き込み、また、書き込んだカラーコー
ドを順次読み出し、ドツトデータDD7−0(8ビツト
)として表示コントローラ1の端子T2へ順次出力する
。また、CPU2が表示情報チェック指令およびVRA
M5のアドレスを出力した時は、同アドレス内のカラー
コードをVRAM5から読み出し、ラッチLa内に記憶
すると共に、ストローブ信号STBを出力する。ラッチ
Laの出力は、アドレスデータAD7−0として表示コ
ントローラIの端子T7へ供給される。また、ストロー
ブ信号STBは、表示コントローラ1の端子TI8およ
びバッファ9の制御端子Cへ供給される。また、このV
DP4は、同期信号SYN・1.ブランキング信号BL
ANK、ディスプレイタイミング信号DTMC;、ペー
ジセレクト信号PG−SELおよびドツトクロックDC
LKを各々表示コントローラlへ出力する。ここで、同
期信号SYN・1はCRT表示装置における表示の同期
をとるための信号、ブランキング信号BLANKは画面
表示期間において“I”、それ以外の期間において“0
”となる信号、ディスプレイタイミング信号DTMGは
画像表示期間において“I”、それ以外の期間において
“0”となる信号である。なお、画面表示期間と画像表
示期間とは異なる。すなわち、表示画面は画像表示領域
とデータ領域とに分けられ、画像は画像表示領域にのみ
表示され、データ領域は−色で表示される。画像表示期
間とは、画像表示領域か走査されろ期間、また、画面表
示期間とは画面(画像表示領域およびデータ領域)が走
査されろ期間である。また、ページセレクト信号PC−
5ELは、例えば0.5秒“l”、05秒“0”を操り
返す信号、ドツトクロックDCLKは、表示画面の各ド
ツト表示のタイミングを示す信号である。インターフェ
イス回路7は、CPU2と表示コントローラ1とを接続
するための回路である。
3はCPU2において用いられるプログラムが記憶され
たROMおよびデータ記憶用のRAMからなるメモリ、
4はビデオディスプレイプロセッサ(以下、VDPと称
す)、5はVRAMである。VDP4は、CPU2から
パスライン6を介して供給されるカラーコードをV R
A M S内に書き込み、また、書き込んだカラーコー
ドを順次読み出し、ドツトデータDD7−0(8ビツト
)として表示コントローラ1の端子T2へ順次出力する
。また、CPU2が表示情報チェック指令およびVRA
M5のアドレスを出力した時は、同アドレス内のカラー
コードをVRAM5から読み出し、ラッチLa内に記憶
すると共に、ストローブ信号STBを出力する。ラッチ
Laの出力は、アドレスデータAD7−0として表示コ
ントローラIの端子T7へ供給される。また、ストロー
ブ信号STBは、表示コントローラ1の端子TI8およ
びバッファ9の制御端子Cへ供給される。また、このV
DP4は、同期信号SYN・1.ブランキング信号BL
ANK、ディスプレイタイミング信号DTMC;、ペー
ジセレクト信号PG−SELおよびドツトクロックDC
LKを各々表示コントローラlへ出力する。ここで、同
期信号SYN・1はCRT表示装置における表示の同期
をとるための信号、ブランキング信号BLANKは画面
表示期間において“I”、それ以外の期間において“0
”となる信号、ディスプレイタイミング信号DTMGは
画像表示期間において“I”、それ以外の期間において
“0”となる信号である。なお、画面表示期間と画像表
示期間とは異なる。すなわち、表示画面は画像表示領域
とデータ領域とに分けられ、画像は画像表示領域にのみ
表示され、データ領域は−色で表示される。画像表示期
間とは、画像表示領域か走査されろ期間、また、画面表
示期間とは画面(画像表示領域およびデータ領域)が走
査されろ期間である。また、ページセレクト信号PC−
5ELは、例えば0.5秒“l”、05秒“0”を操り
返す信号、ドツトクロックDCLKは、表示画面の各ド
ツト表示のタイミングを示す信号である。インターフェ
イス回路7は、CPU2と表示コントローラ1とを接続
するための回路である。
表示コントローラlは、VDP4から供給されるドツト
データDD7−0をR,G、Bカラーデータに変換し、
次いでこれらのカラーデータをレッドカラー信号R8,
グリーンカラー信号GS、ブルーカラー信号BS(いず
れもアナログ信号)に変換し、CRT表示装置8へ出力
する。また、この表示コントローラlは信号YSおよび
同期信号SYN・OをCRT表示装置8へ出力する。な
お、このコントローラlにおいて、端子TIはCPU2
のデータバスに直接接続されている。CRT表示装置8
は、テレビジョン受像機の機能を有するカラー表示装置
であり、表示コントローラIから供給される信号YSが
“1“の時、同コントローラ]から供給されるレッドカ
ラー信号R6,グリーンカラー信号GS、ブルーカラー
信号BSおよび同期信号SYN・0に基づいてカラー表
示を行い、また、信号YSが“0“の時は、テレビジョ
ン信号による表示を行う。
データDD7−0をR,G、Bカラーデータに変換し、
次いでこれらのカラーデータをレッドカラー信号R8,
グリーンカラー信号GS、ブルーカラー信号BS(いず
れもアナログ信号)に変換し、CRT表示装置8へ出力
する。また、この表示コントローラlは信号YSおよび
同期信号SYN・OをCRT表示装置8へ出力する。な
お、このコントローラlにおいて、端子TIはCPU2
のデータバスに直接接続されている。CRT表示装置8
は、テレビジョン受像機の機能を有するカラー表示装置
であり、表示コントローラIから供給される信号YSが
“1“の時、同コントローラ]から供給されるレッドカ
ラー信号R6,グリーンカラー信号GS、ブルーカラー
信号BSおよび同期信号SYN・0に基づいてカラー表
示を行い、また、信号YSが“0“の時は、テレビジョ
ン信号による表示を行う。
(2)表示コントローラIの詳細構成
第2図′〜第4図は各々表示コントローラIの詳細構成
を示す回路図である。この表示コントローラlは大きく
分けると、第2図に示す制御部と、第3図に示すRAM
アドレス形成部と、第4図に示すデュアルポートRAM
IIおよびカラーデータ修飾回路12r、12g、I
2bに分けられる。以下、各部の構成を順次説明する。
を示す回路図である。この表示コントローラlは大きく
分けると、第2図に示す制御部と、第3図に示すRAM
アドレス形成部と、第4図に示すデュアルポートRAM
IIおよびカラーデータ修飾回路12r、12g、I
2bに分けられる。以下、各部の構成を順次説明する。
なお、各部の動作については後に詳述する。
(2−1)制御部;第2図
この制御部は、主にCP U 、2と表示コントローラ
1との間のデータ授受の制御を行う回路である。
1との間のデータ授受の制御を行う回路である。
図において、17は3ビツトのレジスタであり、そのロ
ード端子りへ供給されるドツトクロックDCLKに基づ
いて入力データを読み込み、出力端から出力する。この
レジスタ17は同期をとるためのレジスタである。すな
わち、CPU2のクロックパルスとVDP4から出力さ
れるドツトクロックDCLKとは同期がとられていない
。したがって、CPU2のクロックパルスに同期した信
号およびデータについては、ドツトクロックDCLKに
同期した信号およびデータに直さなければならない。レ
ジスタI7はこの目的で設けられたものである。まfこ
、同しノスタ17の下方に示すDFF(D型フリップフ
ロップ)+8もこの目的で設けられたものである。ポイ
ンタカウンタI9は、4ピツトのアップカウントであり
、そのアップ端子UPに供給される信号をアップカウン
トし、また、ロード端子りへ信号が供給された時データ
WD3−〇を読み込む。なお、データWD 3−0は、
同図下部に示すレジスタ60の出力の下位4ビツトであ
る。ライトデコーダ20は、ポインタカウンタドの由力
木デコーVするtlので、そのエネーブル端子ENヘラ
イトストローブWRSTが供給された時のみエネーブル
状態となり、デコード結果をストローブ信号$MW、・
・・とじて出力する。
ード端子りへ供給されるドツトクロックDCLKに基づ
いて入力データを読み込み、出力端から出力する。この
レジスタ17は同期をとるためのレジスタである。すな
わち、CPU2のクロックパルスとVDP4から出力さ
れるドツトクロックDCLKとは同期がとられていない
。したがって、CPU2のクロックパルスに同期した信
号およびデータについては、ドツトクロックDCLKに
同期した信号およびデータに直さなければならない。レ
ジスタI7はこの目的で設けられたものである。まfこ
、同しノスタ17の下方に示すDFF(D型フリップフ
ロップ)+8もこの目的で設けられたものである。ポイ
ンタカウンタI9は、4ピツトのアップカウントであり
、そのアップ端子UPに供給される信号をアップカウン
トし、また、ロード端子りへ信号が供給された時データ
WD3−〇を読み込む。なお、データWD 3−0は、
同図下部に示すレジスタ60の出力の下位4ビツトであ
る。ライトデコーダ20は、ポインタカウンタドの由力
木デコーVするtlので、そのエネーブル端子ENヘラ
イトストローブWRSTが供給された時のみエネーブル
状態となり、デコード結果をストローブ信号$MW、・
・・とじて出力する。
同様に、リードデコーダ21は、ポインタカウンタ19
の出力をデコードし、そのデコード結果をリードストロ
ーブRDSTが供給された時のみストローブ信号$MR
・・・として出力する。21.22はバッファであり、
その制御端子Cへ“l”信号が供給された時は人力デー
タをそのまま出力端から出力し、また、“0”信号が供
給された時は出力端がハイインピーダンス状態となる。
の出力をデコードし、そのデコード結果をリードストロ
ーブRDSTが供給された時のみストローブ信号$MR
・・・として出力する。21.22はバッファであり、
その制御端子Cへ“l”信号が供給された時は人力デー
タをそのまま出力端から出力し、また、“0”信号が供
給された時は出力端がハイインピーダンス状態となる。
また、バッファ27と端子TIとを接続するラインは8
ビツトの双方向バスである。レジスタ60は、そのロー
ド端子りへ信号C8が供給された時、端子TIに得られ
るデータ、すなわちCPU2のデータバスのデータを読
み込み、レジスタ24へ出力する。
ビツトの双方向バスである。レジスタ60は、そのロー
ド端子りへ信号C8が供給された時、端子TIに得られ
るデータ、すなわちCPU2のデータバスのデータを読
み込み、レジスタ24へ出力する。
レジスタ24は、ライトストローブWR3,Tが供給さ
れた時レジスタ23の出力データを読み込み、データW
DB7−0として出力する。モードレジスタ25は、ス
トローブ信号$MDが供給された時データWDB5−0
(データWDB7−0の下位6ビツト)を読み込む6ビ
ツトのレジスタである。
れた時レジスタ23の出力データを読み込み、データW
DB7−0として出力する。モードレジスタ25は、ス
トローブ信号$MDが供給された時データWDB5−0
(データWDB7−0の下位6ビツト)を読み込む6ビ
ツトのレジスタである。
(2−2)RAMアドレス形成部;第3図このRAMア
ドレス形成部は、ドツトデータ(カラーコード)DD7
−0を変換して新たなドツトデータDDa7−0とする
ブロックBlと、アドレスデータRWA7−0(8ビツ
ト)およびBAI−0(2ビツト)を形成するブロック
B2とから構成され、各データは各々デュアルポートR
AM11(第4図)のアドレス端子AT 2 、AT
1 (AT 1−1.ATl−0)へ供給される。
ドレス形成部は、ドツトデータ(カラーコード)DD7
−0を変換して新たなドツトデータDDa7−0とする
ブロックBlと、アドレスデータRWA7−0(8ビツ
ト)およびBAI−0(2ビツト)を形成するブロック
B2とから構成され、各データは各々デュアルポートR
AM11(第4図)のアドレス端子AT 2 、AT
1 (AT 1−1.ATl−0)へ供給される。
ブロックBlにおいて、30.31は各々4ビツトのペ
ージレジスタ、32はマルチプレクサである。このマル
チプレクサ32は、その制御端子Cへ“1”信号が供給
された時、入力端<1>のデータを出力し、“0”信号
が供給された時は、入力端〈0〉のデータを出力する。
ージレジスタ、32はマルチプレクサである。このマル
チプレクサ32は、その制御端子Cへ“1”信号が供給
された時、入力端<1>のデータを出力し、“0”信号
が供給された時は、入力端〈0〉のデータを出力する。
33は同期用レジスタ、34は4ビツトのページマスク
レジスタ、35は同期用レジスタ、36〜39はマルチ
プレクサである。また、ブロックB2において、4Iは
同期用レジスタ、42はマルチプレクサ、43はワード
カウンタ、44はバイトカウンタである。こItらのカ
ウンタ43,44は各々、ロード端子りへ信号が供給さ
れた時データWD I’37−0 、WD B1−0を
読み込み、また、エネーブル端子ENへ“l”信号が供
給されている場合に、アップ端子UPの信号をアップカ
ウントする。また、バイトカウンタ44のキャリイアウ
ド信号GOがオアゲート45の入力端へ供給されている
。
レジスタ、35は同期用レジスタ、36〜39はマルチ
プレクサである。また、ブロックB2において、4Iは
同期用レジスタ、42はマルチプレクサ、43はワード
カウンタ、44はバイトカウンタである。こItらのカ
ウンタ43,44は各々、ロード端子りへ信号が供給さ
れた時データWD I’37−0 、WD B1−0を
読み込み、また、エネーブル端子ENへ“l”信号が供
給されている場合に、アップ端子UPの信号をアップカ
ウントする。また、バイトカウンタ44のキャリイアウ
ド信号GOがオアゲート45の入力端へ供給されている
。
(2−3)デュアルポートRAMII:第4図、第5図
、第8図 このデュアルポートR’AMIIは、カラーコードをカ
ラーデータに変換するLOTてあり、l024バイトの
RAM11aと周辺回路とから構成されている。第5図
はRAMIIaの構成を示す図であり、このRAM11
aの0〜3番地には各々、カラーコード「0」に対応す
るR、G、Bカラーデータおよびアトリビュートビット
(各8ビツト)が記憶され、4〜7番地には各々カラー
コード[l」に対応するR、G、I3カラーデータおよ
びアトリビュートビットが記憶され、・・・、1020
〜1023番地には各々カラーコードr255Jに対応
するR、G、Bカラーデータおよびアトリビュートビッ
トか記憶されている。そして、デュアルポートRAM1
1のアドレス端子AT2へ供給されるドツトデータDD
a7−0(カラーコード)に基づいて、対応するR 、
G 、Bカラーデータおよびアトリビュートビットが読
み出され、R、G 、Bカラーデータが各々出力端子Q
2〜Q4からカラーデータRD7−0.GD7−0.B
D7−0として出力され、また、アトリビュートビット
が出力端子Q5から出力される。この場合、アトリビュ
ートビットの第7.第6ピツトがアトリビュートデータ
AD7゜AD6として出力される。なお、アトリビュー
トビットの第5〜第θビツトは、この実施例においては
使用されていない。また、アトリビュートビットの機能
については後に説明する。
、第8図 このデュアルポートR’AMIIは、カラーコードをカ
ラーデータに変換するLOTてあり、l024バイトの
RAM11aと周辺回路とから構成されている。第5図
はRAMIIaの構成を示す図であり、このRAM11
aの0〜3番地には各々、カラーコード「0」に対応す
るR、G、Bカラーデータおよびアトリビュートビット
(各8ビツト)が記憶され、4〜7番地には各々カラー
コード[l」に対応するR、G、I3カラーデータおよ
びアトリビュートビットが記憶され、・・・、1020
〜1023番地には各々カラーコードr255Jに対応
するR、G、Bカラーデータおよびアトリビュートビッ
トか記憶されている。そして、デュアルポートRAM1
1のアドレス端子AT2へ供給されるドツトデータDD
a7−0(カラーコード)に基づいて、対応するR 、
G 、Bカラーデータおよびアトリビュートビットが読
み出され、R、G 、Bカラーデータが各々出力端子Q
2〜Q4からカラーデータRD7−0.GD7−0.B
D7−0として出力され、また、アトリビュートビット
が出力端子Q5から出力される。この場合、アトリビュ
ートビットの第7.第6ピツトがアトリビュートデータ
AD7゜AD6として出力される。なお、アトリビュー
トビットの第5〜第θビツトは、この実施例においては
使用されていない。また、アトリビュートビットの機能
については後に説明する。
このように、第4図に示すデュアルポートRAりDDa
7−0を印加した場合に、R、G 、13カラーデータ
およびアトリビュートビットが読み出されるが、この読
み出しと全く独立して、RA M 11aの書き込み/
読み出しをハイド単位で行うことができるようになって
いる。すなわち、このデュアルポートRAMIIのアド
レス端子ATlヘアドレスデータ(10ビツト)を印加
し、データ端子WDTへ8ビツトのデータを印加し、そ
して、書き込み端子WTへパルス信号を印加すれば、R
AM I I aの書き込みが行なわれ、また、アドレ
ス端子ATIヘアドレスデータを印加し、そして、読み
出し端子R′Fへパルス信号を印加すれば、該アドレス
データが示す番地内のデータが涜み出され、出力端子Q
1から出力される。前述したアドレスデータRWA7−
0およびBA 1−0は、上述した読み出し/書き込み
の際のアドレスを指定するデータであり、アドレスデー
タRWA 7−0がアドレス端子ATLの上位8ビツト
に、アドレスデータl3A1−0が下位2ピツトに各々
印加される。
7−0を印加した場合に、R、G 、13カラーデータ
およびアトリビュートビットが読み出されるが、この読
み出しと全く独立して、RA M 11aの書き込み/
読み出しをハイド単位で行うことができるようになって
いる。すなわち、このデュアルポートRAMIIのアド
レス端子ATlヘアドレスデータ(10ビツト)を印加
し、データ端子WDTへ8ビツトのデータを印加し、そ
して、書き込み端子WTへパルス信号を印加すれば、R
AM I I aの書き込みが行なわれ、また、アドレ
ス端子ATIヘアドレスデータを印加し、そして、読み
出し端子R′Fへパルス信号を印加すれば、該アドレス
データが示す番地内のデータが涜み出され、出力端子Q
1から出力される。前述したアドレスデータRWA7−
0およびBA 1−0は、上述した読み出し/書き込み
の際のアドレスを指定するデータであり、アドレスデー
タRWA 7−0がアドレス端子ATLの上位8ビツト
に、アドレスデータl3A1−0が下位2ピツトに各々
印加される。
次に、上述したデュアルポートRAMIIの具体的構成
例について説明する。第8図は同構成例を示す回路図で
ある。この図において、Ilbはアドレス端子AT2へ
供給されるドツトデータDDa7−0をデコードするデ
コーダ、llcはアドレス端子AT+−1へ供給される
アドレスデータRWA7−0をデコードするデコーダで
あり、これらのデコーダの出力(共に256ビツト)は
各々メモリブロックttaへ供給される。lleはセレ
クタ回路であり、その端子SLへ供給されるアドレスデ
ータBAI−0が「0」の時は、端子DI。
例について説明する。第8図は同構成例を示す回路図で
ある。この図において、Ilbはアドレス端子AT2へ
供給されるドツトデータDDa7−0をデコードするデ
コーダ、llcはアドレス端子AT+−1へ供給される
アドレスデータRWA7−0をデコードするデコーダで
あり、これらのデコーダの出力(共に256ビツト)は
各々メモリブロックttaへ供給される。lleはセレ
クタ回路であり、その端子SLへ供給されるアドレスデ
ータBAI−0が「0」の時は、端子DI。
Do(各8ビツト)を各々端子Sol、Sllに接続す
ると共に、端子STへ供給される信号$MWを端子5W
EIから信号WEとして出力する。同Vρに、端子SL
へ供給されるアドレスデータBA1−0がrNの時は、
端子DI、Doを各々端子SO2,SI2に接続すると
共に、端子STへ供給される信号$MWを端子5WE2
から信号WEとして出力する。アドレスデータBAI−
0が「2」、73Jの時も同様である。バッフyllf
は信号$MR(”I”信号)が供給された時のみエネー
ブル状態となるアンプである。メモリブロックlldは
第8図(ロ)に示すメモリユニットXlUを縦方向に3
2個、借方向に256gマトリックス状に並べて構成し
た回路である。メモリユニットMUは、フリップフロッ
プPFとアンドゲートAND I〜AND 3から構成
されている。そして、フリップフロップFFの入力端子
りがセレクタ回路11eの端子5ol−SO4に接続さ
れ、アンドゲートANI)2の一方の入力端子がセレク
タ回路11eの端子5WEI〜5WE4に接続され、ア
ンドゲートAND3の出力端がセレクタ回路11eの端
子Sll〜SI4に接続され、また、アンドゲートAN
DIの出力端が端子Q2〜Q5に接続される。また、ラ
インLlにはデコーダllbの出力が、ラインL2には
デコーダIlcの出力が供給される。以上の構成におい
て、デコーダllbの出力に応じてラインLlが“l”
となると、アンドゲートAND lが開となり、フリッ
プフロップFFの出力がアンドゲートAND Iを介し
て端子Q2〜Q5へ出力される。また、デコーダIlc
の出力に応じてラインL2が“l”になると、アンドゲ
ートAND3が開となり、フリップフロップFFの出力
がアンドゲートAND3を介してセレクタ回路lieの
端子if〜SI4へ出力される。
ると共に、端子STへ供給される信号$MWを端子5W
EIから信号WEとして出力する。同Vρに、端子SL
へ供給されるアドレスデータBA1−0がrNの時は、
端子DI、Doを各々端子SO2,SI2に接続すると
共に、端子STへ供給される信号$MWを端子5WE2
から信号WEとして出力する。アドレスデータBAI−
0が「2」、73Jの時も同様である。バッフyllf
は信号$MR(”I”信号)が供給された時のみエネー
ブル状態となるアンプである。メモリブロックlldは
第8図(ロ)に示すメモリユニットXlUを縦方向に3
2個、借方向に256gマトリックス状に並べて構成し
た回路である。メモリユニットMUは、フリップフロッ
プPFとアンドゲートAND I〜AND 3から構成
されている。そして、フリップフロップFFの入力端子
りがセレクタ回路11eの端子5ol−SO4に接続さ
れ、アンドゲートANI)2の一方の入力端子がセレク
タ回路11eの端子5WEI〜5WE4に接続され、ア
ンドゲートAND3の出力端がセレクタ回路11eの端
子Sll〜SI4に接続され、また、アンドゲートAN
DIの出力端が端子Q2〜Q5に接続される。また、ラ
インLlにはデコーダllbの出力が、ラインL2には
デコーダIlcの出力が供給される。以上の構成におい
て、デコーダllbの出力に応じてラインLlが“l”
となると、アンドゲートAND lが開となり、フリッ
プフロップFFの出力がアンドゲートAND Iを介し
て端子Q2〜Q5へ出力される。また、デコーダIlc
の出力に応じてラインL2が“l”になると、アンドゲ
ートAND3が開となり、フリップフロップFFの出力
がアンドゲートAND3を介してセレクタ回路lieの
端子if〜SI4へ出力される。
また、ラインL2が“ビの場合において、アンドゲート
AND2へ信号WEが供給されると、同信号WEがアン
ドゲートA N D 2を介してフリップフロップFF
のトリガ端子Tへ供給され、これによりフリップフロッ
プFFにデータが読み込まれる。
AND2へ信号WEが供給されると、同信号WEがアン
ドゲートA N D 2を介してフリップフロップFF
のトリガ端子Tへ供給され、これによりフリップフロッ
プFFにデータが読み込まれる。
しかして、上記構成によれば、32X256個のフリッ
プフロップFFから構成されるメモリに対して、萌述し
た読み出し/書き込み動作を行うことがが可能となる。
プフロップFFから構成されるメモリに対して、萌述し
た読み出し/書き込み動作を行うことがが可能となる。
なお、第5図に示すRAM11aが、32X256個の
フリップフロップFFから構成されるメモリを示してい
ることは勿論である。
フリップフロップFFから構成されるメモリを示してい
ることは勿論である。
(2−4)カラーデータ修飾回路12r、12g、12
h:箪4図 このカラーデータ修飾回路12r”12bは各々同一構
成の回路であり、カラーデータRD7−0゜GD7−0
.BD7−0をアトリビュート信号ASに応じて修飾し
、次いてこの修飾後のデータをアナログ信号に変換し、
カラー信号RS 、G S 、BSとして出力する。な
おアトリビュート信号ASとは、アトリビュートデータ
AD7をレジスタ46によって、1ドブトクロツクタイ
ミング(以下、単にタイミングという)遅延させた信号
である。
h:箪4図 このカラーデータ修飾回路12r”12bは各々同一構
成の回路であり、カラーデータRD7−0゜GD7−0
.BD7−0をアトリビュート信号ASに応じて修飾し
、次いてこの修飾後のデータをアナログ信号に変換し、
カラー信号RS 、G S 、BSとして出力する。な
おアトリビュート信号ASとは、アトリビュートデータ
AD7をレジスタ46によって、1ドブトクロツクタイ
ミング(以下、単にタイミングという)遅延させた信号
である。
次に、カラーデータ修飾回路12rにおいて、ll 7
rはカラーデータRD7−0を1タイミンク遅延させ
て出力するレジスタ、48rは上記信号ASによって制
御されるマルチプレクサ、49rは加算回路、50rは
データ領域の色を決めるカラーデータが書き込まれるデ
ータレジスタである。
rはカラーデータRD7−0を1タイミンク遅延させ
て出力するレジスタ、48rは上記信号ASによって制
御されるマルチプレクサ、49rは加算回路、50rは
データ領域の色を決めるカラーデータが書き込まれるデ
ータレジスタである。
51rはマルチプレクサ、52rはマルチプレクサ51
rの出力を1タイミング遅延させるレジスタ、53rは
バッファ、54rはゲート回路である。このゲート回路
54rは、その制御端子Cに“1”信号が印加された時
開状態、“0”信号が印加された時閉状態となる。55
rはDAC(ディジタル/アナログ変換2S)であり、
このDAC55rの出力かアンプ56rを介して、カラ
ー信号RSとして出力される。
rの出力を1タイミング遅延させるレジスタ、53rは
バッファ、54rはゲート回路である。このゲート回路
54rは、その制御端子Cに“1”信号が印加された時
開状態、“0”信号が印加された時閉状態となる。55
rはDAC(ディジタル/アナログ変換2S)であり、
このDAC55rの出力かアンプ56rを介して、カラ
ー信号RSとして出力される。
(3)表示コントローラ1の動作
(3−1)CPU2による書き込み時の動作CPU2は
、表示処理に先立って表示コントローラI内の各レジス
タおよびデュアルポートRAM11の書き込みを行う。
、表示処理に先立って表示コントローラI内の各レジス
タおよびデュアルポートRAM11の書き込みを行う。
この書き込み時には、ライトデコーダ20(第2図)か
らストローブ信号が出力される。また、各レジスタ等に
はレジスタ番号が割り当てられている。このレジスタ番
号。
らストローブ信号が出力される。また、各レジスタ等に
はレジスタ番号が割り当てられている。このレジスタ番
号。
ストローブ信号、書き込みが行なわれるレジスタ等との
関係は次の通りである。
関係は次の通りである。
0 $MW・・・・・デュアルポートRAMl11
$MD・・・・・・モードレジスタ25(第2図)2
$WA・・・・・・ワードカウンタ43(第3図)
3 $BA・・・・・・バイトカウンタ44(第3図
)4 $MA・・・・・・ページマスクレジスタ34
(第3図) 5 $PO・・・・・・ページレジスタ30(第3図)
G $Pl・・・・・・ページレジスタ31(第3図
)7$BR・・・・・ボーダレンスタ50r(第4図)
8 $BG・・・・・・データレジスタ50g(第・
1図)9 $BB・・・・・・データレジスタ50b
(第4図)次に、書き込み時の動作を説明する。なお、
インターフェイス7(第1図)には、ボートアドレスと
して2アドレス割り当てられている。以下、これらのア
ドレスをボートアドレスPAO,P、AIとする。
$MD・・・・・・モードレジスタ25(第2図)2
$WA・・・・・・ワードカウンタ43(第3図)
3 $BA・・・・・・バイトカウンタ44(第3図
)4 $MA・・・・・・ページマスクレジスタ34
(第3図) 5 $PO・・・・・・ページレジスタ30(第3図)
G $Pl・・・・・・ページレジスタ31(第3図
)7$BR・・・・・ボーダレンスタ50r(第4図)
8 $BG・・・・・・データレジスタ50g(第・
1図)9 $BB・・・・・・データレジスタ50b
(第4図)次に、書き込み時の動作を説明する。なお、
インターフェイス7(第1図)には、ボートアドレスと
して2アドレス割り当てられている。以下、これらのア
ドレスをボートアドレスPAO,P、AIとする。
(i)レジスタ個別書き込み動作
この動作は、上述したレジスタ25,43.・・・50
bのいずれか1つにデータを書き込む場合の動作である
。この場合、CPU2は、まずボートアドレスPAOを
アドレスバスに出力し、次いでレジスタ番号をデータバ
スに出力し、そして、書き込みパルスを出力する(以下
、第1の処理という)。
bのいずれか1つにデータを書き込む場合の動作である
。この場合、CPU2は、まずボートアドレスPAOを
アドレスバスに出力し、次いでレジスタ番号をデータバ
スに出力し、そして、書き込みパルスを出力する(以下
、第1の処理という)。
ボートアドレスPAOが出力されると、インターフェイ
ス7がこれを検知し、信号AOとして“0”を出力する
。次いで、書き込みパルスが出力されると、インターフ
ェイス7がリード/ライト信号WRとして“1″を出力
すると共に、書き込みパルスと同タイミングでパルス信
号C8を出力する。
ス7がこれを検知し、信号AOとして“0”を出力する
。次いで、書き込みパルスが出力されると、インターフ
ェイス7がリード/ライト信号WRとして“1″を出力
すると共に、書き込みパルスと同タイミングでパルス信
号C8を出力する。
パルス信号C8がインターフェイス7から出力されると
、この信号C8がレジスタ60(第2図)のロード端子
りへ供給され、これにより、データバス上のレジスタ番
号かレジスタ60に読み込まれ、ポインタカウンタ19
の入力端へ供給される。一方、信号AOが“0”、信号
WRが“l”になると、アンドゲート61(第2図)が
開状態となり、パルス信号O8か同アンドゲート61お
よび同期用レジスタI7を介してポインタカウンタI9
のロード端子りへ印加される。これにより、レジスタ6
0に読み込まれたレジスタ番号か、ポインタカウンタ1
9に読み込まれ、ライトデコーダ20へ出力される。
、この信号C8がレジスタ60(第2図)のロード端子
りへ供給され、これにより、データバス上のレジスタ番
号かレジスタ60に読み込まれ、ポインタカウンタ19
の入力端へ供給される。一方、信号AOが“0”、信号
WRが“l”になると、アンドゲート61(第2図)が
開状態となり、パルス信号O8か同アンドゲート61お
よび同期用レジスタI7を介してポインタカウンタI9
のロード端子りへ印加される。これにより、レジスタ6
0に読み込まれたレジスタ番号か、ポインタカウンタ1
9に読み込まれ、ライトデコーダ20へ出力される。
次に、CPU2はボートアドレスFAIをアドレスバス
へ出力し、次いで書き込みデータをデーする(以下、第
2の処理という)。インターフェイス7は、ボートアド
レスFAIを受け、信号AOとして“I”を出力し、ま
た、書き込みパルスを受け、リード/ライト信号WRと
して“1”を出力すると共に、パルス信号C8を出力す
る。パルス信号C8か出力されると、データバス上のデ
ータかレジスタ60に読み込まれる。また、信号AO。
へ出力し、次いで書き込みデータをデーする(以下、第
2の処理という)。インターフェイス7は、ボートアド
レスFAIを受け、信号AOとして“I”を出力し、ま
た、書き込みパルスを受け、リード/ライト信号WRと
して“1”を出力すると共に、パルス信号C8を出力す
る。パルス信号C8か出力されると、データバス上のデ
ータかレジスタ60に読み込まれる。また、信号AO。
WFjが“1”になると、アンドゲート62が開状態と
なり、信号C5が同アンドゲート62.レジスタ17を
介して、ライトストローブW RS Tとして出力され
る。このライトストローブ〜■R9Tにより、レジスタ
60内のデータがレジスタ24内に読み込まれ、この読
み込ま゛れたデータがレジスタ25.43・・・へ供給
される。また、ライトストローブWRSTが出力される
と、このストローブWRSTが出力されている間、ライ
トデコーダ20がエネーブル状態となり、ポインタカウ
ンタ19の出力に対応するストローブ信号$M〜V・・
・がライトデコーダ20から出力される。これにより、
C?I フk +−+−ゴt−r s h< m hn
tメ1Aレジス々2543・・・にレジスタ24内の
データが読み込まれる。
なり、信号C5が同アンドゲート62.レジスタ17を
介して、ライトストローブW RS Tとして出力され
る。このライトストローブ〜■R9Tにより、レジスタ
60内のデータがレジスタ24内に読み込まれ、この読
み込ま゛れたデータがレジスタ25.43・・・へ供給
される。また、ライトストローブWRSTが出力される
と、このストローブWRSTが出力されている間、ライ
トデコーダ20がエネーブル状態となり、ポインタカウ
ンタ19の出力に対応するストローブ信号$M〜V・・
・がライトデコーダ20から出力される。これにより、
C?I フk +−+−ゴt−r s h< m hn
tメ1Aレジス々2543・・・にレジスタ24内の
データが読み込まれる。
(11)レジスタ連続書き込み動作
この動作は、複数のレジスタ25.43・・内にデータ
を連続して書き込む場合の動作である。この場合、CP
U2は、まず上記(1)で説明した処理によってモード
レジスタ25(第2図)内に第1ビツトが“l”となる
データを書き込む。これにより、同レジスタ25から出
力される信号AUT−INCか“I”となり、この“I
”信号がアンドゲート63(第2図左上)へ供給され、
同アンドゲート63が開状態となる。次に、例えばレジ
スタ番号「、4」〜「9」の各レジスタ34.30・・
・50bにデータを書き込む場合は、CPU2が上記(
1)の処理によりレジスタ番号「4」のレジスタ34内
にデータを書き込む。この書き込みが終了した時点で、
ポインタカウンタ19内にはレジスタ番号「4」が保持
される。次にCPU2は、上記(i)の処理における第
2の処理、すなわち、ボートアドレスPA1の出力、レ
ジスタ番号「5」のレジスタ30に書き込むべきデータ
の出力、書き込みパルスの出力を行う。これにより、イ
ンターフェイス7から信号AO9Wltとして“I”が
出力されると共に、パルス信号C5が出力され、パルス
信号csによって上記データかレジスタ60に読み込ま
れろ。次いで、ライトストローブWRSTか出力され、
このライトストローブW RS Tによって、レジスタ
60内のデータかレジスタ24に読み込まれる。
を連続して書き込む場合の動作である。この場合、CP
U2は、まず上記(1)で説明した処理によってモード
レジスタ25(第2図)内に第1ビツトが“l”となる
データを書き込む。これにより、同レジスタ25から出
力される信号AUT−INCか“I”となり、この“I
”信号がアンドゲート63(第2図左上)へ供給され、
同アンドゲート63が開状態となる。次に、例えばレジ
スタ番号「、4」〜「9」の各レジスタ34.30・・
・50bにデータを書き込む場合は、CPU2が上記(
1)の処理によりレジスタ番号「4」のレジスタ34内
にデータを書き込む。この書き込みが終了した時点で、
ポインタカウンタ19内にはレジスタ番号「4」が保持
される。次にCPU2は、上記(i)の処理における第
2の処理、すなわち、ボートアドレスPA1の出力、レ
ジスタ番号「5」のレジスタ30に書き込むべきデータ
の出力、書き込みパルスの出力を行う。これにより、イ
ンターフェイス7から信号AO9Wltとして“I”が
出力されると共に、パルス信号C5が出力され、パルス
信号csによって上記データかレジスタ60に読み込ま
れろ。次いで、ライトストローブWRSTか出力され、
このライトストローブW RS Tによって、レジスタ
60内のデータかレジスタ24に読み込まれる。
また、ライトストローブWR9Tは、オアゲート64、
アンドゲート63.レジスタ17を介してポインタカウ
ンタ19のアンプ端子UPへ供給され、これにより、ポ
インタカウンタI9がインクリメントされ、そのカウン
ト出力が「5」となり、このカウント出力「5」がライ
トデコーダ20へ供給される。この結果、ライトストロ
ーブWR9Tのタイミングでライトデコーダ20からス
トローブ信号$POが出力され、このストローブ信号$
P。
アンドゲート63.レジスタ17を介してポインタカウ
ンタ19のアンプ端子UPへ供給され、これにより、ポ
インタカウンタI9がインクリメントされ、そのカウン
ト出力が「5」となり、このカウント出力「5」がライ
トデコーダ20へ供給される。この結果、ライトストロ
ーブWR9Tのタイミングでライトデコーダ20からス
トローブ信号$POが出力され、このストローブ信号$
P。
によってレジスタ24内のデータがレジスタ30(第2
図)内に読み込まれる。
図)内に読み込まれる。
以下同様に、CPU2が、上記第2の処理によっテレジ
スタ31.5 Or、50g、50b内に書き込む゛べ
きデータを順次出力すると、これらのデータが順次路レ
ジスタに苫き込まれる。
スタ31.5 Or、50g、50b内に書き込む゛べ
きデータを順次出力すると、これらのデータが順次路レ
ジスタに苫き込まれる。
(川)RAMIIXI別書き込み動作
この動作は、RAM11aのいずれか1つの番地内にの
みデータを書き込む場合の動作である。
みデータを書き込む場合の動作である。
ごの場合、CPU2はまずモードレジスタ25の第5ビ
ツトに“0”を書き込む。これにより、信号DIYえ−
RDが“0”となる。信号DIR−RDが“0”になる
と、マルチプレクサ42(第3図)の入力端子〈0〉の
データ、すなわち、ワードカウンタ13の出力データW
A7−0が同マルチプレクザ12からデータRW A
7−0として出力され、デュアルポートRAMIIへ供
給されろ。次にCPU2は、IλAM11aのデータ汀
、き込みを行うべきアドレスの下位2ヒゾトをハイドカ
ウンタ・14に書き込み、次いて上(ケ8ビットをワー
ドカウンタ・13に書き込む。これにより、同アドレス
がデュアルポートf1.AMIIのアドレス端子AT+
へ供給されろ。次にCP U 2は、ポインタカウンタ
19に「0」を書き込み(曲記第1の処理)、次いで、
書き込みデータを出力する(第2の処理)。このデータ
は、一旦しノスタ2.1(第2図)内に書き込まれ、次
いでストローブ信号$MwによってRA〜111aの当
該番地内に書き込まれろ。
ツトに“0”を書き込む。これにより、信号DIYえ−
RDが“0”となる。信号DIR−RDが“0”になる
と、マルチプレクサ42(第3図)の入力端子〈0〉の
データ、すなわち、ワードカウンタ13の出力データW
A7−0が同マルチプレクザ12からデータRW A
7−0として出力され、デュアルポートRAMIIへ供
給されろ。次にCPU2は、IλAM11aのデータ汀
、き込みを行うべきアドレスの下位2ヒゾトをハイドカ
ウンタ・14に書き込み、次いて上(ケ8ビットをワー
ドカウンタ・13に書き込む。これにより、同アドレス
がデュアルポートf1.AMIIのアドレス端子AT+
へ供給されろ。次にCP U 2は、ポインタカウンタ
19に「0」を書き込み(曲記第1の処理)、次いで、
書き込みデータを出力する(第2の処理)。このデータ
は、一旦しノスタ2.1(第2図)内に書き込まれ、次
いでストローブ信号$MwによってRA〜111aの当
該番地内に書き込まれろ。
(iv)RAM連続書き込み動作
デュアルポートRAMII内に連続してデータを書き込
む場合は、CPIJ2が、まずモードレジスタ25の第
0.第1.第5ビツトに各々“0”を冴き込む。これに
より、信号FIX−BA、AU’l’−I NC,D
I R−RDが“0”となる。信号PIX−BAか“0
”になると、インバータ66(第3図)の出ツノが“1
”となり、バイトカウンタ・l・1がエネーブル状態と
なり、また、オアケート・15がスルー状態となる。こ
れにより、2@のカウンタ4=1.43が1個のIOビ
ットのアップカウンタに構成される。まに、信号DIR
−RDが“0”になると、マルチプレクサ42(第3図
)の入力端子く0〉のデータが同マルチプレクザ42か
ら出力されろ。次にCI) U 2は、スタートアドレ
スの下位2ビツトをバイトカウンタ411に書き込み、
次いで上位8ピツトをワードカウンタ43に書き込む。
む場合は、CPIJ2が、まずモードレジスタ25の第
0.第1.第5ビツトに各々“0”を冴き込む。これに
より、信号FIX−BA、AU’l’−I NC,D
I R−RDが“0”となる。信号PIX−BAか“0
”になると、インバータ66(第3図)の出ツノが“1
”となり、バイトカウンタ・l・1がエネーブル状態と
なり、また、オアケート・15がスルー状態となる。こ
れにより、2@のカウンタ4=1.43が1個のIOビ
ットのアップカウンタに構成される。まに、信号DIR
−RDが“0”になると、マルチプレクサ42(第3図
)の入力端子く0〉のデータが同マルチプレクザ42か
ら出力されろ。次にCI) U 2は、スタートアドレ
スの下位2ビツトをバイトカウンタ411に書き込み、
次いで上位8ピツトをワードカウンタ43に書き込む。
例えば、RAM11aの全エリア(1024バイト)に
データを書き込む場合(以下、この場合で説明する)は
、カウンタ44.43に各々データ「0」を書き込む。
データを書き込む場合(以下、この場合で説明する)は
、カウンタ44.43に各々データ「0」を書き込む。
次にCPU2は、ポインタカウンタ19に「OJを書き
込み、次いでRAM11aの第0番地に書き込むべきデ
ータを出力する。このデータは、一旦レジスタ24(第
1図)内に書き込まれ、次いでストローブ信号$MWに
よってRAMIIaの第0番地に書き込まれる。また、
ストローブ信号$MWはオアゲート67(第3図)を介
してレジスタ44.43の各アップ端子UPへ供給され
る。これにより、カウンタ44,43によって構成され
るIOビットのカウンタがインクリメントされろ。以下
、CPU2はRAM11aの第1番地、第2番地・・・
に書き込むべきデータを、前述した第2の処理によって
順次出力する。これにより、RAM11aの各番地内に
順次データが書き込まれ、また、上述したIOビットの
カウンタが順次インクリメントされる。
込み、次いでRAM11aの第0番地に書き込むべきデ
ータを出力する。このデータは、一旦レジスタ24(第
1図)内に書き込まれ、次いでストローブ信号$MWに
よってRAMIIaの第0番地に書き込まれる。また、
ストローブ信号$MWはオアゲート67(第3図)を介
してレジスタ44.43の各アップ端子UPへ供給され
る。これにより、カウンタ44,43によって構成され
るIOビットのカウンタがインクリメントされろ。以下
、CPU2はRAM11aの第1番地、第2番地・・・
に書き込むべきデータを、前述した第2の処理によって
順次出力する。これにより、RAM11aの各番地内に
順次データが書き込まれ、また、上述したIOビットの
カウンタが順次インクリメントされる。
(3−2)CPU2による読み出し時の動作CPU2は
、レジスタおよびデュアルポートRAMI+内のデータ
を、随時、画像表示と無関係に読み出すことができる。
、レジスタおよびデュアルポートRAMI+内のデータ
を、随時、画像表示と無関係に読み出すことができる。
この読み出し時には、リードデコーダ21(第2図)か
らストローブ信号$MR・・・が出力される。また、読
み出し可能なデータには予めデータ番号が割り当てられ
ている。
らストローブ信号$MR・・・が出力される。また、読
み出し可能なデータには予めデータ番号が割り当てられ
ている。
このデータ番号、ストローブ信号、読み出しデータの関
係は次の通りである。
係は次の通りである。
0 $MR・・・・・・デュアルポートRAMII内
のデータ 1 $ST・・・・・・スティタスデータ2 $R
R・・・・・・データレジスタ52r(第4図)内のデ
ータ 3 $r(G・・・・・・データレジスタ52g(第
4図)内のデータ 4’$RB・・・・・・データレジスタ52b(第4図
)内のデータ ここで、スティタスデータとは、信号D ’r M G
(第2図下部)、PG−3EL(第3固在部)、B L
ANK3(第4図下部)の各状態を示すデータであり
、これらの信号はバッファ22(第2図)の入力端へ印
加されている。
のデータ 1 $ST・・・・・・スティタスデータ2 $R
R・・・・・・データレジスタ52r(第4図)内のデ
ータ 3 $r(G・・・・・・データレジスタ52g(第
4図)内のデータ 4’$RB・・・・・・データレジスタ52b(第4図
)内のデータ ここで、スティタスデータとは、信号D ’r M G
(第2図下部)、PG−3EL(第3固在部)、B L
ANK3(第4図下部)の各状態を示すデータであり
、これらの信号はバッファ22(第2図)の入力端へ印
加されている。
次に、読み出し時の動作を説明する。
(i)データ個別読み出し動作
この動作は、データ番号rN〜「4」のデータの内のい
ずれか1つを読み出す場合の動作である。
ずれか1つを読み出す場合の動作である。
この場合、CPU2は、まず前述した第1の処理により
ポインタカウンタ19内にデータ番号を書き込む。次に
、ボートアドレスFAIをアドレスバスへ出力した後、
読み出しパルスを出力する(以下、第3の処理と言う)
。ポートアドレスFAIが出力されると、インターフェ
イス7が信号AOとして”1”を出力し、また、読み出
しパルスが出力されると、インターフェイス7が信号V
/Rとして“0”を出力すると共に、読み出しパルスと
同タイミングでパルス信号C9を出力する。信号AOが
“1”、信号WRが“0”になると、第2図に示すアン
ドゲート69が開状態となり、パルス信号C8が同アン
ドゲート69を通して出力される。これにより、バッフ
ァ27がスルー状態となる。また、アンドゲート69を
通過したパルス信号は、同期用DFF 18を介して、
リードストローブRDSTとして出力され、リードデコ
ーダ2Iへ印加される。これにより、ポインタカウンタ
19内のデータ番号に対応するストローブ信号が同リー
ドデコーダ21から出力される。そして、例えばストロ
ーブ信号$STが出力された場合は、バッファ22がス
ルー状態となり、スティタスデータがバッファ22.2
1を介してCPU2のデータバスへ出力される。また、
例えばストローブ信号$RRが出力された場合は、第1
1図のバッファ53rがスルー状態となり、レジスタ5
2「内のデータ(Rカラーデータ)が同バッファ53「
、バッファ27を介してCPU2のデータバスへ出力さ
れる。
ポインタカウンタ19内にデータ番号を書き込む。次に
、ボートアドレスFAIをアドレスバスへ出力した後、
読み出しパルスを出力する(以下、第3の処理と言う)
。ポートアドレスFAIが出力されると、インターフェ
イス7が信号AOとして”1”を出力し、また、読み出
しパルスが出力されると、インターフェイス7が信号V
/Rとして“0”を出力すると共に、読み出しパルスと
同タイミングでパルス信号C9を出力する。信号AOが
“1”、信号WRが“0”になると、第2図に示すアン
ドゲート69が開状態となり、パルス信号C8が同アン
ドゲート69を通して出力される。これにより、バッフ
ァ27がスルー状態となる。また、アンドゲート69を
通過したパルス信号は、同期用DFF 18を介して、
リードストローブRDSTとして出力され、リードデコ
ーダ2Iへ印加される。これにより、ポインタカウンタ
19内のデータ番号に対応するストローブ信号が同リー
ドデコーダ21から出力される。そして、例えばストロ
ーブ信号$STが出力された場合は、バッファ22がス
ルー状態となり、スティタスデータがバッファ22.2
1を介してCPU2のデータバスへ出力される。また、
例えばストローブ信号$RRが出力された場合は、第1
1図のバッファ53rがスルー状態となり、レジスタ5
2「内のデータ(Rカラーデータ)が同バッファ53「
、バッファ27を介してCPU2のデータバスへ出力さ
れる。
CPU2のデータバスへ出力されたデータは所定のタイ
ミングでCPU2に読み込まれる。
ミングでCPU2に読み込まれる。
(11)データ連続読み出し動作
この動作は、CPU2がデータ番号rlJ〜「4」のデ
ータの内の複数のデータを連続して読み出す場合の動作
である。この動作は、萌述したレジスタ連続書キ込み動
作とほぼ同じであり、したがって、詳しい説明は省略す
る。、この場合、CPU2が、まずモードレジスタ25
の第1ビツトに“1”を書き込み、次いで、ポインタカ
ウンタ19に最初のデータ番号を書き込み、以後、上述
した第3の処理を操り返す。これにより、各データが順
次CPU2のデータバスへ出力されろ。
ータの内の複数のデータを連続して読み出す場合の動作
である。この動作は、萌述したレジスタ連続書キ込み動
作とほぼ同じであり、したがって、詳しい説明は省略す
る。、この場合、CPU2が、まずモードレジスタ25
の第1ビツトに“1”を書き込み、次いで、ポインタカ
ウンタ19に最初のデータ番号を書き込み、以後、上述
した第3の処理を操り返す。これにより、各データが順
次CPU2のデータバスへ出力されろ。
(iii)RAMデータ個別読み出し動作デュアルポー
トRAMII内のデータの内のいず41かを1つを涜み
出す場合は、CPU2が、まずモートレジスタ25の第
5ビツトに“0“を書き込み、次いで、ワードカウンタ
・13.バイトカウンタ・14(第3図)内にRA M
11 aのアドレスを」き込む。次に、ポインタカウ
ンタ]9にデータ番号「0」を書き込み、次いで第3の
処理を行う。
トRAMII内のデータの内のいず41かを1つを涜み
出す場合は、CPU2が、まずモートレジスタ25の第
5ビツトに“0“を書き込み、次いで、ワードカウンタ
・13.バイトカウンタ・14(第3図)内にRA M
11 aのアドレスを」き込む。次に、ポインタカウ
ンタ]9にデータ番号「0」を書き込み、次いで第3の
処理を行う。
この第3の処理により、リードデコーダ21(第2図)
からストローブ信号$MRが出力され、オアゲートOR
を介してデュアルポートRAMIIのリード端子RTへ
供給される。これにより、レジスタ43,44の出力が
示す番地内のデータが読み出され、出力端子Qlかう出
力され、この出力されたデータがバッファ27を介して
CPU2のデータバスへ送られろ。
からストローブ信号$MRが出力され、オアゲートOR
を介してデュアルポートRAMIIのリード端子RTへ
供給される。これにより、レジスタ43,44の出力が
示す番地内のデータが読み出され、出力端子Qlかう出
力され、この出力されたデータがバッファ27を介して
CPU2のデータバスへ送られろ。
(iV)RAMデータ連続読み出し動作この場合、CP
U2は、萌述したr、 RA M連続書き込み動作」の
場合と同様に、まずモートレジスタ25の第0.第1.
第5ビツトに各々“0”を書き込み、次に、スタートア
ドレスの下位2ビツトをバイトカウンタ44に、」二位
8ビットをワードカウンタ43に書き込む。次に、ポイ
ンタカウンタI9にデータ番号「0」を書き込み、以後
、第3の処理を繰り返し行う。この第3の処理の繰り返
しにより、ストローブ信号$MRが繰り返し出力され、
このストローブ信号$MRによりレジスタ43.44か
らなる10ビツトのカウンタが逐次インクリメントされ
る。これにより、デュアルポートRAMII内のデータ
がバイト単位で順次読み出され、バッファ27を介して
CPU2のデータバスへ出力される。
U2は、萌述したr、 RA M連続書き込み動作」の
場合と同様に、まずモートレジスタ25の第0.第1.
第5ビツトに各々“0”を書き込み、次に、スタートア
ドレスの下位2ビツトをバイトカウンタ44に、」二位
8ビットをワードカウンタ43に書き込む。次に、ポイ
ンタカウンタI9にデータ番号「0」を書き込み、以後
、第3の処理を繰り返し行う。この第3の処理の繰り返
しにより、ストローブ信号$MRが繰り返し出力され、
このストローブ信号$MRによりレジスタ43.44か
らなる10ビツトのカウンタが逐次インクリメントされ
る。これにより、デュアルポートRAMII内のデータ
がバイト単位で順次読み出され、バッファ27を介して
CPU2のデータバスへ出力される。
(v)RAMデータ選択読み出し動作
この動作は、第5図に示すRAM11a内のRカラーデ
ータのみ、またはGカラーデータのみ、またはBカラー
データのみ、またはアトリビュートビットのみを連続的
に読み出す場合の動作である。この場合、CPU2は、
まずモードレジスタ25の第0.第1.第5ビツトに各
々“1”、“l”、“0”を書き込む。これにより、信
号FIX−BA。
ータのみ、またはGカラーデータのみ、またはBカラー
データのみ、またはアトリビュートビットのみを連続的
に読み出す場合の動作である。この場合、CPU2は、
まずモードレジスタ25の第0.第1.第5ビツトに各
々“1”、“l”、“0”を書き込む。これにより、信
号FIX−BA。
AUT−INCが“1″、信号Dry−RDが“0”と
なる。信号FIX−BAが“l”になると、インバータ
66(第3図)の出力が“0”信号となり、この“0”
信号がバイトカウンタ44のエネーブル端子ENへ供給
されろ。これにより、以後バイトカウンタ44のアップ
端子へパルス信号が供給されても、ハイドカウンタ44
のアンプカウントが行なわれず、バイトカウンタ44の
出力が一定値に保たれる。また、信号F [X−BAが
“0”信号になると、オアゲート45(第3図)の出力
が”1”信号となり、このl”信号がワードカウンタ4
3の上京−プル端子FANへ出力されるーこれにより、
以後ワードカウンタ43が単独で8ビツトのカウンタと
して動作し、そのアンプ端子UPへ供給されるパルス信
号をアップカウントする。また、信号AUT−[NCが
“1”になると、アンドケート63(第2図)が開状態
となり、信号D I R−RDが“0”になると、ワー
ドカウンタ43の出力が、マルチプレクサ42(第3図
)から出力される。
なる。信号FIX−BAが“l”になると、インバータ
66(第3図)の出力が“0”信号となり、この“0”
信号がバイトカウンタ44のエネーブル端子ENへ供給
されろ。これにより、以後バイトカウンタ44のアップ
端子へパルス信号が供給されても、ハイドカウンタ44
のアンプカウントが行なわれず、バイトカウンタ44の
出力が一定値に保たれる。また、信号F [X−BAが
“0”信号になると、オアゲート45(第3図)の出力
が”1”信号となり、このl”信号がワードカウンタ4
3の上京−プル端子FANへ出力されるーこれにより、
以後ワードカウンタ43が単独で8ビツトのカウンタと
して動作し、そのアンプ端子UPへ供給されるパルス信
号をアップカウントする。また、信号AUT−[NCが
“1”になると、アンドケート63(第2図)が開状態
となり、信号D I R−RDが“0”になると、ワー
ドカウンタ43の出力が、マルチプレクサ42(第3図
)から出力される。
次に、CPU2は、バイトカウンタ44に、読み出すべ
きデータの種類に対応する数値を古さ込む。すなわち、
Rカラーデータを読み出す場合は「0」を、Gカラーデ
ータを読み出す場合は1“l;を、Bカラーデータを読
み出す場合は「2」を、アトリビュートピットを読み出
す場合は「3」を各々書き込む(第5図参照)。次にC
PU2は、スタートアドレスをワードカウンタ43に書
訴込み、次いでポインタカウンタ19に「o」を書き込
む。以後、萌述した第3の処理を繰り返し行う。この第
3の処理の操り返しにより、ワードカウンタ・I3が逐
次インクリメントされ、バイトカウンタ44の出力(ア
ドレスデータBAI−0)によって決まるデ−夕のみが
RAMIIaから順次読み出される。
きデータの種類に対応する数値を古さ込む。すなわち、
Rカラーデータを読み出す場合は「0」を、Gカラーデ
ータを読み出す場合は1“l;を、Bカラーデータを読
み出す場合は「2」を、アトリビュートピットを読み出
す場合は「3」を各々書き込む(第5図参照)。次にC
PU2は、スタートアドレスをワードカウンタ43に書
訴込み、次いでポインタカウンタ19に「o」を書き込
む。以後、萌述した第3の処理を繰り返し行う。この第
3の処理の操り返しにより、ワードカウンタ・I3が逐
次インクリメントされ、バイトカウンタ44の出力(ア
ドレスデータBAI−0)によって決まるデ−夕のみが
RAMIIaから順次読み出される。
(vi )V RA M S内のカラーコードに対応す
るアトリビュートビット等の読み出し動作 このカラーディスプレイ装置は、CPU2が、VRAM
5内のカラーコードに対応するデュアルポートRAMt
l内のアトリビュートビットあるいはカラーデータを極
めて短時間でチェックすることができるようになってい
る。
るアトリビュートビット等の読み出し動作 このカラーディスプレイ装置は、CPU2が、VRAM
5内のカラーコードに対応するデュアルポートRAMt
l内のアトリビュートビットあるいはカラーデータを極
めて短時間でチェックすることができるようになってい
る。
すなわち、CPU2が、例えばVRAM5内のカラーコ
ートに対応するアトリビュートビットをチェックする場
合は、まず、初期セット処理として、信号D I R−
RDを“l”とし、次いでバイトカウンタ411に「3
」をセットする。次に、vDP4へ表示情報チェック指
令およびVRAM5のアドレスを出力する。これにより
、VRAM5からカラーコードが読み出され、この読み
出されたカラーコードがラッチLa(第1図)内に記憶
され、このラッチLa内のカラーコードが、端子T7.
レジスタ41(第3図)、マルチプレクサ42を介して
デュアルポートRAMIIのアドレス端子AT1−1へ
供給される。この時、同時にVDP4がらストローブ信
号STBが出力され、表示コントローラlの端子T18
.オアゲートOR(第、・1図)を介してデュアルポー
トRAMIIの読み出し端子RTへ供給される。これに
より、ラッチLa内のカラーコードに対応するアトリビ
ュートビットがデュアルポートRAMIIの出力端子Q
lから出力され、端子Tllを介してバッファ9(第1
図)へ供給される。この時、バッファ9はストローブ信
号STBによってスルー状態となっており、したがって
、端子Tllから出力されたアトリビュートビットは、
同バッファ9を介してパスライン6へ供給され、CPU
2に読み込まれる。
ートに対応するアトリビュートビットをチェックする場
合は、まず、初期セット処理として、信号D I R−
RDを“l”とし、次いでバイトカウンタ411に「3
」をセットする。次に、vDP4へ表示情報チェック指
令およびVRAM5のアドレスを出力する。これにより
、VRAM5からカラーコードが読み出され、この読み
出されたカラーコードがラッチLa(第1図)内に記憶
され、このラッチLa内のカラーコードが、端子T7.
レジスタ41(第3図)、マルチプレクサ42を介して
デュアルポートRAMIIのアドレス端子AT1−1へ
供給される。この時、同時にVDP4がらストローブ信
号STBが出力され、表示コントローラlの端子T18
.オアゲートOR(第、・1図)を介してデュアルポー
トRAMIIの読み出し端子RTへ供給される。これに
より、ラッチLa内のカラーコードに対応するアトリビ
ュートビットがデュアルポートRAMIIの出力端子Q
lから出力され、端子Tllを介してバッファ9(第1
図)へ供給される。この時、バッファ9はストローブ信
号STBによってスルー状態となっており、したがって
、端子Tllから出力されたアトリビュートビットは、
同バッファ9を介してパスライン6へ供給され、CPU
2に読み込まれる。
なお、上記と同様の手順で、R,G、Bカラーデータを
チェックすることも勿論可能である。
チェックすることも勿論可能である。
次に、上述した読み出し動作の効果について説明する。
まず、上述した読み出し動作が出来ない場合は次のよう
な処理による。CPU2は、まず、初期セット処理、す
なわち信号DIR−RDを“0”としくモードレジスタ
25のセット)、次いでバイトカウンタ44(第3図)
内に、読み出すべきデータの種類に対応する数値を書き
込む。例えばアトリビュートビットをチェックしたい場
合は「3」を書き込む。次に、VRAM5のアドレスを
VDP4へ出力し、これによりVRAM5から読み出さ
れたカラーコードを内部に取り込む。次にCPU2は、
内部に取り込んだカラーコードをワードカウンタ43(
第3図)内に書き込み、次いで、前述した第1.第3の
処理を順次行って、デュアルポートRAMIIから出力
されるアトリビュートビットを読み込む。このように、
上述した読み出し動作ができない場合は、CPU2の処
理ステップがかなり多くなってしまう。
な処理による。CPU2は、まず、初期セット処理、す
なわち信号DIR−RDを“0”としくモードレジスタ
25のセット)、次いでバイトカウンタ44(第3図)
内に、読み出すべきデータの種類に対応する数値を書き
込む。例えばアトリビュートビットをチェックしたい場
合は「3」を書き込む。次に、VRAM5のアドレスを
VDP4へ出力し、これによりVRAM5から読み出さ
れたカラーコードを内部に取り込む。次にCPU2は、
内部に取り込んだカラーコードをワードカウンタ43(
第3図)内に書き込み、次いで、前述した第1.第3の
処理を順次行って、デュアルポートRAMIIから出力
されるアトリビュートビットを読み込む。このように、
上述した読み出し動作ができない場合は、CPU2の処
理ステップがかなり多くなってしまう。
これに対し、上述した読み出し動作によれば、CPU2
が表示情報チェック指令およびVRAM5のアドレスを
出力するだけで、アトリビュートビット等のチェックを
行うことができる。すなわち、アトリビュートビット等
のチェックを、あたかもVRAM5内にアトリビュート
ビット等が記憶されている場合と同じ速さで行うことが
できる。
が表示情報チェック指令およびVRAM5のアドレスを
出力するだけで、アトリビュートビット等のチェックを
行うことができる。すなわち、アトリビュートビット等
のチェックを、あたかもVRAM5内にアトリビュート
ビット等が記憶されている場合と同じ速さで行うことが
できる。
(3−3)基本表示動作
表示コントローラlの最も基本的な動作は、VDP4(
第1図)から出力されるドツトデータDD7−0をR,
G、Bカラーデータに変換し、次いでこれらのカラーデ
ータをアナログカラー信号R9゜G S 、B Sに変
換し、CRT表示装置8へ出力することである。以下、
この場合の動作について説明する。
第1図)から出力されるドツトデータDD7−0をR,
G、Bカラーデータに変換し、次いでこれらのカラーデ
ータをアナログカラー信号R9゜G S 、B Sに変
換し、CRT表示装置8へ出力することである。以下、
この場合の動作について説明する。
この場合、CPU2は、まずモードレジスタ25の第2
ビツトに“l”を書き込む。これにより、信号DISP
−ENBが“I”信号となり、アンドゲート71(第2
図)が開状態となる。次にペーノマスクレジスタ34(
第3図)に4ビツトのデータ「0」を書き込む。これに
より、マルチプレクサ36〜39の各制御端子Cへ“0
”信号が供給され、同期用レジスタ33の出力がマルチ
プレクサ36〜39を通して出力される。すなわち、こ
の場合、ドツトデータDD7−0が同期用レジスタ33
゜35を介して、ドツトデータDDa7−0としてデュ
アルポートRAMIIのアドレス端子AT2へ印加され
ろ状態となる。次に、デュアルポートRAM I l
lこR,G、BブJラーデー夕を書き込み、ま、rこ、
各アトリヒュートヒソトとして”0−= O”(8ビツ
ト)を書さ込む。次に、データレジスタ50r。
ビツトに“l”を書き込む。これにより、信号DISP
−ENBが“I”信号となり、アンドゲート71(第2
図)が開状態となる。次にペーノマスクレジスタ34(
第3図)に4ビツトのデータ「0」を書き込む。これに
より、マルチプレクサ36〜39の各制御端子Cへ“0
”信号が供給され、同期用レジスタ33の出力がマルチ
プレクサ36〜39を通して出力される。すなわち、こ
の場合、ドツトデータDD7−0が同期用レジスタ33
゜35を介して、ドツトデータDDa7−0としてデュ
アルポートRAMIIのアドレス端子AT2へ印加され
ろ状態となる。次に、デュアルポートRAM I l
lこR,G、BブJラーデー夕を書き込み、ま、rこ、
各アトリヒュートヒソトとして”0−= O”(8ビツ
ト)を書さ込む。次に、データレジスタ50r。
50g、50b(第4図)に各々データ領域の色を指定
するカラーデータを書き込む。次にCPU2は、VDP
4を介してVRAM5内にドツトデータ(カラーコート
)を書き込み、そして、V D P =1へスタート指
令を出力する。 VDP4は、このスタート指令を受
け、以後VRAM5からドツトデータを3売み出し、読
み出したドツトデータをドツトデータDD7−0として
表示コントローラ1の端子′r2へ逐次出力ずろ。また
、このドツトデータDD7−0の出力と並行して、同期
信号SYN・r、ブランギング信号BLANK、ディス
プレイタイミング信号D T M G 、ドツトクロッ
クDCLKを各々表示コントローラlの端子T 3 、
T 4 、T 5 。
するカラーデータを書き込む。次にCPU2は、VDP
4を介してVRAM5内にドツトデータ(カラーコート
)を書き込み、そして、V D P =1へスタート指
令を出力する。 VDP4は、このスタート指令を受
け、以後VRAM5からドツトデータを3売み出し、読
み出したドツトデータをドツトデータDD7−0として
表示コントローラ1の端子′r2へ逐次出力ずろ。また
、このドツトデータDD7−0の出力と並行して、同期
信号SYN・r、ブランギング信号BLANK、ディス
プレイタイミング信号D T M G 、ドツトクロッ
クDCLKを各々表示コントローラlの端子T 3 、
T 4 、T 5 。
TI7へ出力する。
表示コントローラ!の端子T2へ供給されたドツトデー
タDD7−0は、レジスタ33.35(第3図)t;よ
びマルチプレクサ36〜39(上位1ヒツト)を介して
、ドツトデータDDa7−0としてデュアルポートfl
AMIlのアドレス端子AT2へ印加される。これによ
り、デュアルポートII 、八M11の出力端子Q2〜
Q4から各々、ドツトデータDDa7−0に対応するR
、G、BカラーコータRD 7−0 、G D 7−0
、B D 7−0およびアトリビュートデータAD7
.AD6(共に“0”)が出力される。そして、カラー
データRD7−0は、1タイミング遅延用のレジスタ4
7rを介して、加算回路49rの一方の入力端へ印加さ
れる。この時、マルチプレクサ48rの制御端子Cには
、アトリビュート信号AS“0”が印加されており、し
たがって、マルチプレクサ48rから、その入力端子く
0〉のデータ「0」が出力されている。この結果、加算
回路49rの出力は、レジスタ47rの出力と同一のカ
ラーデータとなり、このカラーデータがマルチプレクサ
51rの入力端子く1〉へ供給される。
タDD7−0は、レジスタ33.35(第3図)t;よ
びマルチプレクサ36〜39(上位1ヒツト)を介して
、ドツトデータDDa7−0としてデュアルポートfl
AMIlのアドレス端子AT2へ印加される。これによ
り、デュアルポートII 、八M11の出力端子Q2〜
Q4から各々、ドツトデータDDa7−0に対応するR
、G、BカラーコータRD 7−0 、G D 7−0
、B D 7−0およびアトリビュートデータAD7
.AD6(共に“0”)が出力される。そして、カラー
データRD7−0は、1タイミング遅延用のレジスタ4
7rを介して、加算回路49rの一方の入力端へ印加さ
れる。この時、マルチプレクサ48rの制御端子Cには
、アトリビュート信号AS“0”が印加されており、し
たがって、マルチプレクサ48rから、その入力端子く
0〉のデータ「0」が出力されている。この結果、加算
回路49rの出力は、レジスタ47rの出力と同一のカ
ラーデータとなり、このカラーデータがマルチプレクサ
51rの入力端子く1〉へ供給される。
このマルチプレクサ51rは、画像表示期間においては
加算回路49rから出力される画像表示用のカラーデー
タを出力し、それ以外の期間においては、ボータレジス
タ50r内のボーダ色用のカラーデータを出力するもの
である。すなわち、VDP4から出力されるディスプレ
イタイミング信号D T M G (画像表示期間を示
す信号)は、DFF72(第2図下部)によってドツト
クロックDCL Kと同期がとられ、DFF73によっ
て1タイミング遅延され、アンドゲート71を介してマ
ルチプレクサ51rの制御端子Cへ供給される。これに
より、画像表示期間においては加算回路49rから出力
されるカラーデータが、それ以外の期間においてはレジ
スタ50r内のカラーデータがマルチプレクサ51.
rから出力され、レジスタ52rへ供給される。レジス
タ52rは、マルチプレクサ51rから出力されるカラ
ーデータを1タイミンク遅延させてゲート回路54rへ
供給する。
加算回路49rから出力される画像表示用のカラーデー
タを出力し、それ以外の期間においては、ボータレジス
タ50r内のボーダ色用のカラーデータを出力するもの
である。すなわち、VDP4から出力されるディスプレ
イタイミング信号D T M G (画像表示期間を示
す信号)は、DFF72(第2図下部)によってドツト
クロックDCL Kと同期がとられ、DFF73によっ
て1タイミング遅延され、アンドゲート71を介してマ
ルチプレクサ51rの制御端子Cへ供給される。これに
より、画像表示期間においては加算回路49rから出力
されるカラーデータが、それ以外の期間においてはレジ
スタ50r内のカラーデータがマルチプレクサ51.
rから出力され、レジスタ52rへ供給される。レジス
タ52rは、マルチプレクサ51rから出力されるカラ
ーデータを1タイミンク遅延させてゲート回路54rへ
供給する。
ゲート回路54「は信号BLANK3によって開閉制御
される回路である。ここで、信号BLANK3は、第4
図下部に示すように、VDP4から出力されるブランキ
ング信号B L A N K (画面表示期間を示す信
号)を同期用レジスタ75によってドツトクロックDC
LKと同期させ、遅延用レジスタ46.76によって2
タイミング遅延さけた信号であり、したがって、ゲート
回路54rは、画面表示期間において開となり、レジス
タ52r内のカラーデータをDAC55,rへ出力する
。なお、ドツトデータDD7−0は、タイミンク的には
、第3図のレジスタ33、.35によって同期がとられ
、第4図のレジスタ47r、52rによって2タイミン
グ遅延されてケート回路54 rへ印加される。したが
って、ドツトデータDD7−0がカラーデータに変換さ
れてゲート回路5・1rに印加されるタイミングと、ブ
ランキンク信号B L ANKが信号BLANK3とし
て出力されるタイミングと同じである。ゲート回路5・
1「を通過したカラーデータは、DAC55rにおいて
アナロクカラー信号に変換され、アンプ56rを介して
カラー信号RSとしてCRT表示装置8へ出力される。
される回路である。ここで、信号BLANK3は、第4
図下部に示すように、VDP4から出力されるブランキ
ング信号B L A N K (画面表示期間を示す信
号)を同期用レジスタ75によってドツトクロックDC
LKと同期させ、遅延用レジスタ46.76によって2
タイミング遅延さけた信号であり、したがって、ゲート
回路54rは、画面表示期間において開となり、レジス
タ52r内のカラーデータをDAC55,rへ出力する
。なお、ドツトデータDD7−0は、タイミンク的には
、第3図のレジスタ33、.35によって同期がとられ
、第4図のレジスタ47r、52rによって2タイミン
グ遅延されてケート回路54 rへ印加される。したが
って、ドツトデータDD7−0がカラーデータに変換さ
れてゲート回路5・1rに印加されるタイミングと、ブ
ランキンク信号B L ANKが信号BLANK3とし
て出力されるタイミングと同じである。ゲート回路5・
1「を通過したカラーデータは、DAC55rにおいて
アナロクカラー信号に変換され、アンプ56rを介して
カラー信号RSとしてCRT表示装置8へ出力される。
以上が、カラーデータRD7−0がカラー信号RSに変
換される過程である。カラーデータGD7〜〇、BD7
−0も全く同様の過程によって、カラー信号GS、、B
Sに変換される。
換される過程である。カラーデータGD7〜〇、BD7
−0も全く同様の過程によって、カラー信号GS、、B
Sに変換される。
他方、VDP4から出力された同期信号SYN・■は、
レノスタフ5(第4図下部)によって同期がとられ、レ
ジスタ46.76によって2タイミング遅延され、アン
プ78を介して同期信号SYN・0としてCRT表示装
置8へ出力される。そして、上述したカラー信号RS、
OS、BSおよび同期信号5YN−0に基づいてCRT
表示装置8における画像表示が行なわれる。
レノスタフ5(第4図下部)によって同期がとられ、レ
ジスタ46.76によって2タイミング遅延され、アン
プ78を介して同期信号SYN・0としてCRT表示装
置8へ出力される。そして、上述したカラー信号RS、
OS、BSおよび同期信号5YN−0に基づいてCRT
表示装置8における画像表示が行なわれる。
(3−4)ブリンク表示動作
この動作は、上述した基本表示動作に基づいて表示され
ている画像をブリンクさせる場合の動作である。この場
合、CPU2は、ページレジスタ30.31(第3図)
に各々、第1.第2のデータ(各4ビツト)を書き込み
、次に、モードレジスタ25の第4ビツトに“l“を書
き込み、次いでページマスクレジスタ34にデータ“1
,1,1.1”を書き込む。モードレジスタ25の第4
ビツトに“I“が書き込まれると、信号PG−ENBが
“1”信号となり、この“1”信号がアンドゲート75
(第3固在部)の第1入力端へ供給される。このアンド
ゲート75の第2入力端へは、VDP4から出力される
信号PC−SEL(0,,5秒“1”、0.5秒“0”
となる信号)が、同期用DFF76を介して供給されて
いる。したがって、信号PC;−ENBが“1”信号に
なると、アンドゲート75から0゜5秒’I’、0.5
秒“0”の信号がマルチプレクサ32の制御端子Cへ出
力され、これにより、マルチプレクサ32から、ページ
レジスタ30内の第1のデータ、ページレジスタ31内
の第2のデータが0.5秒おきに交互に出力される。そ
して、出力されたデータがマルチプレクサ36〜39の
入力端子<1>へ印加される。次に、ページマスクレジ
スタ34に“1,1,1.1“が書き込まれると、マル
チプレクサ36〜39の各制御端子Cへ“l”信号が供
給されることから、ドツトデータDD7−〇の上位4ビ
ツトに代えて、ページレジスタ30.31内の第1.第
2のデータが交互にマルチプレクサ36〜39から出力
され、ドツトデータDD7−0の下位4ビツトと共に、
ドツトデータDDa7−0としてデュアルポートRAM
IIのアドレス端子AT2へ出力される。すなわち、ド
ツトデータI)Da7−0が0.5秒ごとに変化するこ
とになり、したがって、表示画像がブリンクする。
ている画像をブリンクさせる場合の動作である。この場
合、CPU2は、ページレジスタ30.31(第3図)
に各々、第1.第2のデータ(各4ビツト)を書き込み
、次に、モードレジスタ25の第4ビツトに“l“を書
き込み、次いでページマスクレジスタ34にデータ“1
,1,1.1”を書き込む。モードレジスタ25の第4
ビツトに“I“が書き込まれると、信号PG−ENBが
“1”信号となり、この“1”信号がアンドゲート75
(第3固在部)の第1入力端へ供給される。このアンド
ゲート75の第2入力端へは、VDP4から出力される
信号PC−SEL(0,,5秒“1”、0.5秒“0”
となる信号)が、同期用DFF76を介して供給されて
いる。したがって、信号PC;−ENBが“1”信号に
なると、アンドゲート75から0゜5秒’I’、0.5
秒“0”の信号がマルチプレクサ32の制御端子Cへ出
力され、これにより、マルチプレクサ32から、ページ
レジスタ30内の第1のデータ、ページレジスタ31内
の第2のデータが0.5秒おきに交互に出力される。そ
して、出力されたデータがマルチプレクサ36〜39の
入力端子<1>へ印加される。次に、ページマスクレジ
スタ34に“1,1,1.1“が書き込まれると、マル
チプレクサ36〜39の各制御端子Cへ“l”信号が供
給されることから、ドツトデータDD7−〇の上位4ビ
ツトに代えて、ページレジスタ30.31内の第1.第
2のデータが交互にマルチプレクサ36〜39から出力
され、ドツトデータDD7−0の下位4ビツトと共に、
ドツトデータDDa7−0としてデュアルポートRAM
IIのアドレス端子AT2へ出力される。すなわち、ド
ツトデータI)Da7−0が0.5秒ごとに変化するこ
とになり、したがって、表示画像がブリンクする。
なお、ページマスクレジスタ34内に、例えば“1,1
,0.0“を書き込んだ場合は、ドツトデータDDa7
−0の上位2ビツトのみをページレジスタ30.31内
のデータに変えることができ、また、例えばページマス
クレジスタ34内に“I。
,0.0“を書き込んだ場合は、ドツトデータDDa7
−0の上位2ビツトのみをページレジスタ30.31内
のデータに変えることができ、また、例えばページマス
クレジスタ34内に“I。
0.0.0”を書き込んだ場合は、ドツトデータDDa
7−0の最上位ビットのみを変えることができる。
7−0の最上位ビットのみを変えることができる。
(3−5)カラーデータ修飾動作
この表示コントローラ1は、デュアルポートRAMII
のアトリビュートビットの第7ビツトに“1″を書き込
んでおくことにより、VRAM4の書き換えを行うこと
なくカラーデータRD7−0゜GD7−0.BD7−0
を変化させることかできる。以下、この場合の動作を説
明する。
のアトリビュートビットの第7ビツトに“1″を書き込
んでおくことにより、VRAM4の書き換えを行うこと
なくカラーデータRD7−0゜GD7−0.BD7−0
を変化させることかできる。以下、この場合の動作を説
明する。
いま、例えばあるカラーコードKlに対応するアトリビ
ュートビットの第7ビツトに“1”を書き込んだとする
。この場合、ドツトデータDDa7−〇として、カラー
コードに!がデュアルポートRAMIIのアドレス端子
AT2へ印加されると、デュアルポートRAM11から
カラーコードKlに対応するカラーデータRD7−0.
GD7−0゜BD7−0が各々出力されると共に、アト
リビュートデータAD7として“l”が出力される。そ
して、次のドツトクロックDCLKによって、これらの
カラーデータがレジスタ47 r、47g、47 bに
読み込まれると共に、アトリビュートデータAD7“1
″がレジスタ46に読み込まれ、これにより、アトリビ
ュート信号ASが“I”信号となる。
ュートビットの第7ビツトに“1”を書き込んだとする
。この場合、ドツトデータDDa7−〇として、カラー
コードに!がデュアルポートRAMIIのアドレス端子
AT2へ印加されると、デュアルポートRAM11から
カラーコードKlに対応するカラーデータRD7−0.
GD7−0゜BD7−0が各々出力されると共に、アト
リビュートデータAD7として“l”が出力される。そ
して、次のドツトクロックDCLKによって、これらの
カラーデータがレジスタ47 r、47g、47 bに
読み込まれると共に、アトリビュートデータAD7“1
″がレジスタ46に読み込まれ、これにより、アトリビ
ュート信号ASが“I”信号となる。
アトリビュート信号ASが“l”信号になり、この“1
”信号がマルチプレクサ48rの制御端子Cへ印加され
ると、レジスタ52「内のカラーデータがマルチプレク
サ48rを介して加算回路49rへ供給され、これによ
り、加算回路49rから、レジスタ47r内のカラーデ
ータと、レジスタ52r内のカラーデータとを加算した
新たなカラーデータが出力される。ここで、レジスタ5
2r内のカラーデータは、レジスタ47r内のカラーデ
ータより1ドツトクロツクDCLK前に表示されるドツ
トの色を決めるデータである。したがって、レジスタ4
7r内のカラーデータにレジスタ52r内のカラーデー
タを加算するということは、レジスタ47r内のカラー
データに、■ドツトクロックDCL K前に表示される
ドツトのカラーデータを加算することを色味する。
”信号がマルチプレクサ48rの制御端子Cへ印加され
ると、レジスタ52「内のカラーデータがマルチプレク
サ48rを介して加算回路49rへ供給され、これによ
り、加算回路49rから、レジスタ47r内のカラーデ
ータと、レジスタ52r内のカラーデータとを加算した
新たなカラーデータが出力される。ここで、レジスタ5
2r内のカラーデータは、レジスタ47r内のカラーデ
ータより1ドツトクロツクDCLK前に表示されるドツ
トの色を決めるデータである。したがって、レジスタ4
7r内のカラーデータにレジスタ52r内のカラーデー
タを加算するということは、レジスタ47r内のカラー
データに、■ドツトクロックDCL K前に表示される
ドツトのカラーデータを加算することを色味する。
以上がカラーデータRD’7−0についての修飾動作で
ある。カラーデータGD7−0.BD7−0についても
、アトリビュート信号ASが“1”の場合に、同様の修
飾が行なわれる。
ある。カラーデータGD7−0.BD7−0についても
、アトリビュート信号ASが“1”の場合に、同様の修
飾が行なわれる。
「発明の効果」
以上説明したように、この発明によれば、ルックアップ
テーブルをデュアルポートメモリによって構成し、かつ
、CPUの指示に応じてビデオメモリから読み出された
カラーコードをデュアルポートメモリの第2のアドレス
端子へ供給するようにしたので、CPUが、ビデオメモ
リ内のカラーコードに対応するLUT内の表示情報を短
時間でヂエツクすることができる効果がある。
テーブルをデュアルポートメモリによって構成し、かつ
、CPUの指示に応じてビデオメモリから読み出された
カラーコードをデュアルポートメモリの第2のアドレス
端子へ供給するようにしたので、CPUが、ビデオメモ
リ内のカラーコードに対応するLUT内の表示情報を短
時間でヂエツクすることができる効果がある。
第1図はこの発明の一実施例による表示コントローラ1
を用いたカラーディスプレイ装置の構成を示すブロック
図、第2図〜第4図は各々表示コントローラlの詳細を
示す回路図であり、第2図は制御部の構成を示す図、第
3図はRAMアドレス形成部の構成を示す図、第4図は
デュアルポートr(AMIIおよびカラーデータ修飾回
路12r。 12g、12bの構成を示す図、第5図はデュアルポー
トRAMII内に設けられているRAMIIaの構成を
示す図、第6図(イ)、(ロ)は共にデュアルポートR
AMIIの具体的構成例を示す回路図である。 l・・・・・・表示コントローラ、11・・・・・・デ
ュアルポートRAM、! 2r、12g、12b−−カ
ラーデータ修飾回路。 第1図 第5図 11a 第6図 C口)
を用いたカラーディスプレイ装置の構成を示すブロック
図、第2図〜第4図は各々表示コントローラlの詳細を
示す回路図であり、第2図は制御部の構成を示す図、第
3図はRAMアドレス形成部の構成を示す図、第4図は
デュアルポートr(AMIIおよびカラーデータ修飾回
路12r。 12g、12bの構成を示す図、第5図はデュアルポー
トRAMII内に設けられているRAMIIaの構成を
示す図、第6図(イ)、(ロ)は共にデュアルポートR
AMIIの具体的構成例を示す回路図である。 l・・・・・・表示コントローラ、11・・・・・・デ
ュアルポートRAM、! 2r、12g、12b−−カ
ラーデータ修飾回路。 第1図 第5図 11a 第6図 C口)
Claims (1)
- 【特許請求の範囲】 表示ドット対応でカラーコードが記憶されたビデオメモ
リと、 カラーコードに対応して表示情報が記憶され、前記ビデ
オメモリから読み出されたカラーコードを表示情報に変
換するルックアップテーブルと、このルックアップテー
ブルから出力される前記表示情報に基づいてアナログカ
ラー信号を形成するカラー信号形成手段と、 を具備し、中央処理装置の制御の下にカラー表示装置に
表示を行う表示制御装置において、前記ルックアップテ
ーブルを、前記カラーコードが第1のアドレス端子へ供
給されたとき、同カラーコードに対応する表示情報を第
1の出力端子から出力し、第2のアドレス端子へアドレ
スデータが供給され、同時に、読み出し信号が供給され
たとき、該アドレスデータに対応する番地内のデータを
第2の出力端子から出力するデュアルポートメモリによ
って構成し、 かつ、前記中央処理装置の読み出し指示に応じて前記ビ
デオメモリから読み出されたカラーコードを前記デュア
ルポートメモリの第2のアドレス端子へ印加する手段を
設けたことを特徴とする表示制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60277365A JPS62135888A (ja) | 1985-12-10 | 1985-12-10 | 表示制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60277365A JPS62135888A (ja) | 1985-12-10 | 1985-12-10 | 表示制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62135888A true JPS62135888A (ja) | 1987-06-18 |
JPH0429072B2 JPH0429072B2 (ja) | 1992-05-15 |
Family
ID=17582508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60277365A Granted JPS62135888A (ja) | 1985-12-10 | 1985-12-10 | 表示制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62135888A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005266576A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 画像処理装置、及び画像処理方法 |
-
1985
- 1985-12-10 JP JP60277365A patent/JPS62135888A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005266576A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 画像処理装置、及び画像処理方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0429072B2 (ja) | 1992-05-15 |
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