JPS6090387A - グラフイツクメモリの書込み読出し制御装置 - Google Patents
グラフイツクメモリの書込み読出し制御装置Info
- Publication number
- JPS6090387A JPS6090387A JP58199571A JP19957183A JPS6090387A JP S6090387 A JPS6090387 A JP S6090387A JP 58199571 A JP58199571 A JP 58199571A JP 19957183 A JP19957183 A JP 19957183A JP S6090387 A JPS6090387 A JP S6090387A
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- JP
- Japan
- Prior art keywords
- bit
- screen
- graphic memory
- data
- graphic
- Prior art date
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- Pending
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/022—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using memory planes
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はカラーグラフィックディスプレイにおけるグラ
フィックメモリの書込み読出し制御装置に関するもので
ある。
フィックメモリの書込み読出し制御装置に関するもので
ある。
従来技術と問題点
一般に、カラーグラフィックディスプレイにおいては、
グラフィックメモリの１ビットが画面上の１画素に対応
し“ζいるから、グラフィックメモリに図形データを作
成する場合、データ書込みをビット単位で行なう必要性
が生しる。従来、このビット単位の処理は、次のような
方法で実現し°（いる。
グラフィックメモリの１ビットが画面上の１画素に対応
し“ζいるから、グラフィックメモリに図形データを作
成する場合、データ書込みをビット単位で行なう必要性
が生しる。従来、このビット単位の処理は、次のような
方法で実現し°（いる。
ｌ）プロセッサ（ＣＰ Ｕ）がバイト単位でグラフィッ
クメモリよりデータを読出し、そのハイドの内該当する
１ピノＩ−を変更して百度ハイド単位で書込む。
クメモリよりデータを読出し、そのハイドの内該当する
１ピノＩ−を変更して百度ハイド単位で書込む。
２）通常ビットオペレーシッン回路と呼ばれるハードウ
ェアをＣＰＵとグラフィックメモリ間に設けて、ｌ）の
リード、モディファイ、ライトを実行する。
ェアをＣＰＵとグラフィックメモリ間に設けて、ｌ）の
リード、モディファイ、ライトを実行する。
しかしながら、■）の方法では、ノ＼−ドウエア量は少
なくて済むが、１ビ・ノドの書込みにＣＰＵの少なくと
も２サイクルを必要とするので、処理速度が遅い欠点が
ある。２）の方法はＣＰＵの１サイクルで１ビツトのモ
ディファイが可能であるが、非常に複雑なハードウェア
を必要としコスト高になる欠点がある。
なくて済むが、１ビ・ノドの書込みにＣＰＵの少なくと
も２サイクルを必要とするので、処理速度が遅い欠点が
ある。２）の方法はＣＰＵの１サイクルで１ビツトのモ
ディファイが可能であるが、非常に複雑なハードウェア
を必要としコスト高になる欠点がある。
発明の目的
本発明はこのような従来の欠点を改善したものであり、
その目的は、少ないノ１−ドウエアを追加するだけで、
ＣＰＵの１サイクルで１ビツトのモディファイを可能と
することにある。
その目的は、少ないノ１−ドウエアを追加するだけで、
ＣＰＵの１サイクルで１ビツトのモディファイを可能と
することにある。
発明の実施例
第１図は本発明の書込み読出し制御装置のノ１−ドウェ
ア構成の一例を示す要部プロ・ツク図である。
ア構成の一例を示す要部プロ・ツク図である。
同図において、ＩＲは赤画面用グラフィックメモリ、Ｉ
Ｇは録画画用グラフィックメモリ、ＩＢ＆よ前画面用グ
ラフィックメモリであり、それぞれｌｘＮビットのＲＡ
Ｍ２ｏ〜２１を８（固有し“ζいる。これらグラフィッ
クメモリは同一のアドレス空間を有する。図では便宜上
寿画面用グラフィックメモリ抹内にのみ８個のＲＡ Ｍ
２ ｏ〜２７を図示しているが、他のグラフィックメ
モリＩＧ、 ＩＢも同様しこ８個のＲＡＭを有する。グ
ラフィックメモＩＪＩＲ〜ＩＢの出力は８ビツトであり
、各ＲＡＭ２ｏ〜２１からそれぞれｌビットずつ取出さ
れそれらが集められて８ビツトになってシフトレジスタ
３Ｒ，３Ｇ、３Ｂにセットされる。例えば第２図に示す
ようＧこ各ＲＡ Ｍ ２ ｏ〜２７の各ビ・ノドに番号
を付りれレヨ、合計８ＸＮビツトの各ビ・ノドは、ディ
スプレイ画面４上では例えば第３図に示す領域と対応す
る。これは、ＣＲＴコントローラ５からマルチプレクサ
６を介して加えられる表示用アドレスの一つのアドレス
によって、各Ｒ八Ｍ２ｏ〜２７の同一場所のビット（例
えばＯ〜７，８〜１５等）が読出されて８ビット同時に
シフトレジスタ３ト３Ｂにセットされ、ＣＲＴコントロ
ーラ５からのドツトクロ・ツクｄｃ（その周波数は表示
用アドレスカウンタのカウントアツプ用クロックの８倍
）でシリアルデータとしてアンド回路７Ｒ〜７Ｂを介し
て図示しないＣＲＴに赤ビデオ信号、＃ビデオ信号、青
ビデオ信号として入力されるからである。なお、ＣＲＴ
コントローラ５からアンド回路７Ｒ〜７Ｂに入力されて
いる信号ｆは、水平帰線期間のみ“０”となる信号であ
り、赤ビデオ信号、緑ビデオ信号、青ビデオ信号が表示
期間のみに出力されるようにする為のゲート信号である
。
Ｇは録画画用グラフィックメモリ、ＩＢ＆よ前画面用グ
ラフィックメモリであり、それぞれｌｘＮビットのＲＡ
Ｍ２ｏ〜２１を８（固有し“ζいる。これらグラフィッ
クメモリは同一のアドレス空間を有する。図では便宜上
寿画面用グラフィックメモリ抹内にのみ８個のＲＡ Ｍ
２ ｏ〜２７を図示しているが、他のグラフィックメ
モリＩＧ、 ＩＢも同様しこ８個のＲＡＭを有する。グ
ラフィックメモＩＪＩＲ〜ＩＢの出力は８ビツトであり
、各ＲＡＭ２ｏ〜２１からそれぞれｌビットずつ取出さ
れそれらが集められて８ビツトになってシフトレジスタ
３Ｒ，３Ｇ、３Ｂにセットされる。例えば第２図に示す
ようＧこ各ＲＡ Ｍ ２ ｏ〜２７の各ビ・ノドに番号
を付りれレヨ、合計８ＸＮビツトの各ビ・ノドは、ディ
スプレイ画面４上では例えば第３図に示す領域と対応す
る。これは、ＣＲＴコントローラ５からマルチプレクサ
６を介して加えられる表示用アドレスの一つのアドレス
によって、各Ｒ八Ｍ２ｏ〜２７の同一場所のビット（例
えばＯ〜７，８〜１５等）が読出されて８ビット同時に
シフトレジスタ３ト３Ｂにセットされ、ＣＲＴコントロ
ーラ５からのドツトクロ・ツクｄｃ（その周波数は表示
用アドレスカウンタのカウントアツプ用クロックの８倍
）でシリアルデータとしてアンド回路７Ｒ〜７Ｂを介し
て図示しないＣＲＴに赤ビデオ信号、＃ビデオ信号、青
ビデオ信号として入力されるからである。なお、ＣＲＴ
コントローラ５からアンド回路７Ｒ〜７Ｂに入力されて
いる信号ｆは、水平帰線期間のみ“０”となる信号であ
り、赤ビデオ信号、緑ビデオ信号、青ビデオ信号が表示
期間のみに出力されるようにする為のゲート信号である
。
各ＲＡ Ｍ ２ ｏ〜２７のデータ入力は、赤画面用グ
ラフィックメモリＩＲについてはｃｐｕｓのデータバス
９の０ビツト目（ａＯ）の１ピントにより、録画画用グ
ラフィックメモリＩＧにフいてはデータバス９の１ビツ
ト目（ａｌ）の１ビツトにより、前画面用グラフィック
メモリＩＢについてはデータバス９の２ビツト目（ａｌ
）の１ビツトにより、それぞれ行なわれる。即ち、各グ
ラフィックメモリともＣＰＵ８の１サイクルでは１ビツ
トのデータの書換えのみが行なわれる。なお、ＩＯＲ，
ＩＯＧ。
ラフィックメモリＩＲについてはｃｐｕｓのデータバス
９の０ビツト目（ａＯ）の１ピントにより、録画画用グ
ラフィックメモリＩＧにフいてはデータバス９の１ビツ
ト目（ａｌ）の１ビツトにより、前画面用グラフィック
メモリＩＢについてはデータバス９の２ビツト目（ａｌ
）の１ビツトにより、それぞれ行なわれる。即ち、各グ
ラフィックメモリともＣＰＵ８の１サイクルでは１ビツ
トのデータの書換えのみが行なわれる。なお、ＩＯＲ，
ＩＯＧ。
１０Ｂはドライバである。
ＣＰＵ８から各ＲＡＭ２０〜２７へ１ビツトのデータを
書込む際のアドレス指定とライト信号の送出は次のよう
にして行なわれる。ＣＰＵ８の１６ピントのアドレスバ
ス１１の内、０〜２ビツト目（ａＯ＋ ａＩ＋ ａｌ）
の計３ビットはＲＡ Ｍ選択回路１２に加えられ、残り
のピッ１−の内例えば１１ｔ ｔｏピントはマルチプレ
クサ６に加えられる。このマルチプレクサ６を介して入
力されたＣＰＵアドレスにより各グラフィックメモリの
アドレス指定が行なわれる。一方、ＲＡＭ１ｉ！択回路
１２には、他にアドレスデコーダ１３からの信号ｄと、
タイミング発生回路からの信号Ｃとが入力され、信号ｄ
と信号Ｃの論理積信号が８本の出力線１２ｏ〜１２７の
いずれかに出力される。いずれの出力線に出力するかは
アドレスバス１１の下３ビットの内容（ａｌ、ａｌ。
書込む際のアドレス指定とライト信号の送出は次のよう
にして行なわれる。ＣＰＵ８の１６ピントのアドレスバ
ス１１の内、０〜２ビツト目（ａＯ＋ ａＩ＋ ａｌ）
の計３ビットはＲＡ Ｍ選択回路１２に加えられ、残り
のピッ１−の内例えば１１ｔ ｔｏピントはマルチプレ
クサ６に加えられる。このマルチプレクサ６を介して入
力されたＣＰＵアドレスにより各グラフィックメモリの
アドレス指定が行なわれる。一方、ＲＡＭ１ｉ！択回路
１２には、他にアドレスデコーダ１３からの信号ｄと、
タイミング発生回路からの信号Ｃとが入力され、信号ｄ
と信号Ｃの論理積信号が８本の出力線１２ｏ〜１２７の
いずれかに出力される。いずれの出力線に出力するかは
アドレスバス１１の下３ビットの内容（ａｌ、ａｌ。
ａｏ）により決定される。上記８本の出力線１２゜〜１
２１は、グラフィックメモリ１Ｒ−１Ｂの各ＲＡＭ２０
〜２Ｔのライト端子と一対一に接続されている。従って
、下３ビットのアドレスａ２．ａＩ。
２１は、グラフィックメモリ１Ｒ−１Ｂの各ＲＡＭ２０
〜２Ｔのライト端子と一対一に接続されている。従って
、下３ビットのアドレスａ２．ａＩ。
ａ（１により、各グラフィックメモリＩＲ〜ＩＢのどの
ＲＡＭに１ビットのデータを書込むかが決定される。な
お、アドレスデコーダ１３はアドレスバス１１のアドレ
ス情報をデコードして、ＣＰＵがグラフィックメモリ１
ト」Ｂをアクセスしようとしているときは信号ｄを“１
”とし、ＣＲＴコントローラ５をアクセスしようとして
いるときは信号ｅを“ｌ”とするものであり、タイミン
グ発生回路１４は、ＣＲＴ８からのライト信号を受ける
と、その直後のＲＡＭ２０〜２□のライトサイクル中に
信号Ｃを“１″とするものである。
ＲＡＭに１ビットのデータを書込むかが決定される。な
お、アドレスデコーダ１３はアドレスバス１１のアドレ
ス情報をデコードして、ＣＰＵがグラフィックメモリ１
ト」Ｂをアクセスしようとしているときは信号ｄを“１
”とし、ＣＲＴコントローラ５をアクセスしようとして
いるときは信号ｅを“ｌ”とするものであり、タイミン
グ発生回路１４は、ＣＲＴ８からのライト信号を受ける
と、その直後のＲＡＭ２０〜２□のライトサイクル中に
信号Ｃを“１″とするものである。
また、タイミング発生回路１４は信号ａをマルチプレク
サ６に出力し、信号すをシフトレジスタ３Ｒ，３Ｇ、３
１１に出力する。信号ａは、グラフィックメモ’ＪＩＲ
−ＩＢよりデータを読出ずサイクルとＣＰＵ８よりデー
タを書込むサイクルとを区別する信号であり、この信号
ａによりマルチプレクサ６の出力がＣＰＵのアドレスバ
ス９側とＣＲＴコントローラ５側に切り替る。また、信
号すは、グラフィックメモリＩＲ−ＩＢより読出された
８ビツトのデータをシフトレジスタ３Ｒ，３Ｇ、 ３Ｂ
ヘラソチする為のストローブ信号である。
サ６に出力し、信号すをシフトレジスタ３Ｒ，３Ｇ、３
１１に出力する。信号ａは、グラフィックメモ’ＪＩＲ
−ＩＢよりデータを読出ずサイクルとＣＰＵ８よりデー
タを書込むサイクルとを区別する信号であり、この信号
ａによりマルチプレクサ６の出力がＣＰＵのアドレスバ
ス９側とＣＲＴコントローラ５側に切り替る。また、信
号すは、グラフィックメモリＩＲ−ＩＢより読出された
８ビツトのデータをシフトレジスタ３Ｒ，３Ｇ、 ３Ｂ
ヘラソチする為のストローブ信号である。
第４図に、シフトレジスタ３Ｒ，３Ｇ、３Ｂのシフトパ
ルス°であるドツトクロック、表示用アドレスをカウン
トアツプする為のワードクロック、マルチプレクサ６の
出力、グラフィックメモリＩＲ〜ＩＢの入力、グラフィ
ックメモリＩＲ−ＩＢの出力、信号ａ〜ｃ、ＣＰＵ８の
ライト信号のタイミングチャートを示す。同図に示すよ
うに、グラフィックメモリＩＲ〜ＩＢの内容は８ビツト
ずつ読出され、各読出しの間にライトサイクルを発生さ
せている。
ルス°であるドツトクロック、表示用アドレスをカウン
トアツプする為のワードクロック、マルチプレクサ６の
出力、グラフィックメモリＩＲ〜ＩＢの入力、グラフィ
ックメモリＩＲ−ＩＢの出力、信号ａ〜ｃ、ＣＰＵ８の
ライト信号のタイミングチャートを示す。同図に示すよ
うに、グラフィックメモリＩＲ〜ＩＢの内容は８ビツト
ずつ読出され、各読出しの間にライトサイクルを発生さ
せている。
次に第１図の装置の動作を説明する。第５図はグラフィ
ックメモリＩＲ〜ＩＢに図形データを書込む際のＣＰＵ
８の処理例を示すフローチャー１・である。同図に示す
ように、図形を作成しようとする場合は先ず、何色の図
形を表示するか否かをＦＪｌ別する。そして、各表示色
に対応して、ＣＰＵの内部レジスタ等の８ビットのレジ
スタの下３ビットに下記の情報をストアする。１１１１
ら、第６図に示すように最下位ビア）ａｏに赤情報を、
次のビットａｌに線情報を、次のビットａ２にｒ′ｉｌ
Ｉ′＃報をセットする。
ックメモリＩＲ〜ＩＢに図形データを書込む際のＣＰＵ
８の処理例を示すフローチャー１・である。同図に示す
ように、図形を作成しようとする場合は先ず、何色の図
形を表示するか否かをＦＪｌ別する。そして、各表示色
に対応して、ＣＰＵの内部レジスタ等の８ビットのレジ
スタの下３ビットに下記の情報をストアする。１１１１
ら、第６図に示すように最下位ビア）ａｏに赤情報を、
次のビットａｌに線情報を、次のビットａ２にｒ′ｉｌ
Ｉ′＃報をセットする。
表示色 黒 ０００
表示色 赤 ００１
表示色 緑 ０１０
表示色 青 １００
表示色 黄 ０１１
表示色 マゼンダ １０１
表示色 シアン １１０
表示色 白 １１１
次に、該当するＲ Ａ Ｍ ２ ａ〜２７のアドレスに
上記レジスタのデータを書込む。例えば、画面の一点に
赤いビットを表示する場合、その点に対応するグラフィ
ックメモリの領域がＲＡＭ２ 、の第２番地（第２図の
番号９の領域）であれば、第４図に示すようにライト信
号を発生した後、ｃｐｕアドレスの下３ビットを出力線
１２．を選択させる為に例えば（０，０，１）とし、且
つマルチプレクサ６に加えているアドレスをＲＡＭ２＋
の第２番目の領域が選択されるように設定する。そして
、データバス９に（０００００００１）のデータを送出
する。
上記レジスタのデータを書込む。例えば、画面の一点に
赤いビットを表示する場合、その点に対応するグラフィ
ックメモリの領域がＲＡＭ２ 、の第２番地（第２図の
番号９の領域）であれば、第４図に示すようにライト信
号を発生した後、ｃｐｕアドレスの下３ビットを出力線
１２．を選択させる為に例えば（０，０，１）とし、且
つマルチプレクサ６に加えているアドレスをＲＡＭ２＋
の第２番目の領域が選択されるように設定する。そして
、データバス９に（０００００００１）のデータを送出
する。
前述°したように、赤画面用グラフィックメモリＩＲに
はデータバス９の最下位ビットが接続されているので、
′１”のデータがＲＡＭ２．の第２番目の領域に記憶さ
れることになる。このとき、録画画用グラフィックメモ
リＩＧ、青画面用グラフィフクメモリＩＢのＲＡＭ２＋
の第２番目の領域には６０”が記憶されることになる。
はデータバス９の最下位ビットが接続されているので、
′１”のデータがＲＡＭ２．の第２番目の領域に記憶さ
れることになる。このとき、録画画用グラフィックメモ
リＩＧ、青画面用グラフィフクメモリＩＢのＲＡＭ２＋
の第２番目の領域には６０”が記憶されることになる。
一方、信号ａによりマルチプレクサ６が切り替ると、グ
ラフィックメモリＩＲ，ＩＧ、ＩＢの内容が８ビツトず
つ読出され、少なくとも画面の一走査期間内で前記ＲＡ
Ｍ２＋のデータが読出され、表示されることになる。
ラフィックメモリＩＲ，ＩＧ、ＩＢの内容が８ビツトず
つ読出され、少なくとも画面の一走査期間内で前記ＲＡ
Ｍ２＋のデータが読出され、表示されることになる。
発明の詳細
な説明したように、本発明によれば、ＮＸＭビットの容
量を有する赤画面用、緑両面用、 ｔ’′Ｉ画面用のグ
ラフィックメモリに１ビット中位ごデータを書込み、Ｍ
ビット単位でデータを読出ずグラフィックメモリの書込
み読出し制御装置６において、赤画面用、録画面用、青
画面用のグラフィックメモリを１ビツト出力で容ｉｌｌ
ＸＮビットのＭ個のＲＡＭから成るＭビット出力のＲ
ＡＭ群で構成すると共に赤画面用、録画面用、青画面用
のグラフィックメモリに同一のアドレス空間を割当てて
いるので、ＣＰＵの１回のアドレス指定で赤画面用。
量を有する赤画面用、緑両面用、 ｔ’′Ｉ画面用のグ
ラフィックメモリに１ビット中位ごデータを書込み、Ｍ
ビット単位でデータを読出ずグラフィックメモリの書込
み読出し制御装置６において、赤画面用、録画面用、青
画面用のグラフィックメモリを１ビツト出力で容ｉｌｌ
ＸＮビットのＭ個のＲＡＭから成るＭビット出力のＲ
ＡＭ群で構成すると共に赤画面用、録画面用、青画面用
のグラフィックメモリに同一のアドレス空間を割当てて
いるので、ＣＰＵの１回のアドレス指定で赤画面用。
録画部用、青画面用のグラフィックメモリの同一アドレ
スの８ビツトの指定が可能となり、また、ＣＰＵのデー
タバスのそれぞれ異なる１ビツトのデータ線を前記赤画
面用、録画面用、青画面用のグラフィックメモリ内の全
ＲＡＭに接続し、１ビット単位のデータ書込みは、ＣＰ
Ｕアドレスで各グラフィックメモリの各ＲＡＭの一ビッ
トを指定すると共にＣＰＵアドレスの一部でＭ個のＲＡ
Ｍの任意の一つのＲＡＭにライト信号を送出することに
より行なうよう構成としたので、ＣＰＵからビット単位
でデータの書込みが可能となると共に、色指定もデータ
の司込ゐと同時に行なうことができる利点がある。この
ように、本発明によれば、少ないハードウェアを追加す
るだけで、ＣＰＵの１サイクルでグラフィックメモリの
１ビツトのモディファイを可能とすることカイできる。
スの８ビツトの指定が可能となり、また、ＣＰＵのデー
タバスのそれぞれ異なる１ビツトのデータ線を前記赤画
面用、録画面用、青画面用のグラフィックメモリ内の全
ＲＡＭに接続し、１ビット単位のデータ書込みは、ＣＰ
Ｕアドレスで各グラフィックメモリの各ＲＡＭの一ビッ
トを指定すると共にＣＰＵアドレスの一部でＭ個のＲＡ
Ｍの任意の一つのＲＡＭにライト信号を送出することに
より行なうよう構成としたので、ＣＰＵからビット単位
でデータの書込みが可能となると共に、色指定もデータ
の司込ゐと同時に行なうことができる利点がある。この
ように、本発明によれば、少ないハードウェアを追加す
るだけで、ＣＰＵの１サイクルでグラフィックメモリの
１ビツトのモディファイを可能とすることカイできる。
第１図は本発明の書込み読出し制御装置のハードウェア
構成の一例を示す要部ブロック図、第２図及び第３図は
ＲＡＭ２０〜２７の各領域とディスプレイ画面上の表示
位置との関係を示す線図、第４図は第１図番部の信号波
形例を示す線図、第５図はグラフィックメモリＩＲ〜Ｉ
Ｂに図形データを書込む際のＣＰＵ８の処理例を示すフ
ローチャート、第６図はＣＰＵのデータフォーマット例
を示す線図である。 ＩＲは赤画面用グラフィックメモリ、ＩＧは録画部用グ
ラフィックメモリ、ＩＢは前画面用グラフィックメモリ
、２０〜２７はＲＡＭ、３Ｒ，３Ｇ、３＋１はシフトレ
ジスタ、５はＣＲＴコント１．Ｉ−ラ、６はマルチプレ
クサ、８はＣＰＵ、９はデータバス、１１はアドレスバ
ス、１２はＲＡＭ選択回１洛、１３はアトし・スデコー
ダ、１４はタイミング発生回路である。 特許出願人ファナノク株式会社 代理人弁理士玉蟲久五部外２名 第２図 ・信号す 第３図 ・信号Ｃ 第４図 第６図
構成の一例を示す要部ブロック図、第２図及び第３図は
ＲＡＭ２０〜２７の各領域とディスプレイ画面上の表示
位置との関係を示す線図、第４図は第１図番部の信号波
形例を示す線図、第５図はグラフィックメモリＩＲ〜Ｉ
Ｂに図形データを書込む際のＣＰＵ８の処理例を示すフ
ローチャート、第６図はＣＰＵのデータフォーマット例
を示す線図である。 ＩＲは赤画面用グラフィックメモリ、ＩＧは録画部用グ
ラフィックメモリ、ＩＢは前画面用グラフィックメモリ
、２０〜２７はＲＡＭ、３Ｒ，３Ｇ、３＋１はシフトレ
ジスタ、５はＣＲＴコント１．Ｉ−ラ、６はマルチプレ
クサ、８はＣＰＵ、９はデータバス、１１はアドレスバ
ス、１２はＲＡＭ選択回１洛、１３はアトし・スデコー
ダ、１４はタイミング発生回路である。 特許出願人ファナノク株式会社 代理人弁理士玉蟲久五部外２名 第２図 ・信号す 第３図 ・信号Ｃ 第４図 第６図
Claims (1)
- ＮＸＭビットの容量を有する赤画面用、録画面用、青画
面用のグラフィックメモリに１ビット単位でデータを書
込み、Ｍビット単位でデータを読出すグラフィックメモ
リの書込み読出し制御装置において、前記赤画面用、録
画面用、青画面用のグラフィックメモリを１ビツト出力
で容量ＩＸＮビットのＭ個のＲＡＭから成るＭビット出
力のＲＡＭ群で構成すると共に赤画面用、縁画面用、青
画面用のグラフィックメモリに同一のアドレス空間を割
当て、且つ、ＣＩ） Ｕのデータバスのそれぞれ異なる
１ビツトのデータ線を前記赤画面用、録画面用、青画面
用のグラフィックメモリ内の全ＲＡＭに接続し、前記１
ビット単位のデータ書込みは、ＣＰＵアドレスで各グラ
フィックメモリの各ＲＡ Ｍの一ビットを指定すると共
にＣＰＵアドレスの一部でＭ個のＲＡＭの任意の一つの
ＲＡＭにライト信号を送出することにより行なうよう構
成したことを特徴とするグラフィックメモリの書込み読
出し制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58199571A JPS6090387A (ja) | 1983-10-25 | 1983-10-25 | グラフイツクメモリの書込み読出し制御装置 |
| EP84903820A EP0161319B1 (en) | 1983-10-25 | 1984-10-22 | Apparatus for controlling writing and reading in relation to graphic memory |
| PCT/JP1984/000503 WO1985002050A1 (en) | 1983-10-25 | 1984-10-22 | Apparatus for controlling writing and reading in relation to graphic memory |
| DE8484903820T DE3480363D1 (en) | 1983-10-25 | 1984-10-22 | Apparatus for controlling writing and reading in relation to graphic memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58199571A JPS6090387A (ja) | 1983-10-25 | 1983-10-25 | グラフイツクメモリの書込み読出し制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6090387A true JPS6090387A (ja) | 1985-05-21 |
Family
ID=16410041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58199571A Pending JPS6090387A (ja) | 1983-10-25 | 1983-10-25 | グラフイツクメモリの書込み読出し制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0161319B1 (ja) |
| JP (1) | JPS6090387A (ja) |
| DE (1) | DE3480363D1 (ja) |
| WO (1) | WO1985002050A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6067989A (ja) * | 1983-09-26 | 1985-04-18 | 株式会社日立製作所 | 画像表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
| JPS5876882A (ja) * | 1981-10-22 | 1983-05-10 | アグフア−ゲ−ヴエルト・アクチエンゲゼルシヤフト | ダイナミツク型メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1983
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1984
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- 1984-10-22 WO PCT/JP1984/000503 patent/WO1985002050A1/ja active IP Right Grant
Patent Citations (2)
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| JPS5876882A (ja) * | 1981-10-22 | 1983-05-10 | アグフア−ゲ−ヴエルト・アクチエンゲゼルシヤフト | ダイナミツク型メモリ装置 |
Also Published As
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|---|---|
| EP0161319B1 (en) | 1989-11-02 |
| EP0161319A4 (en) | 1986-04-02 |
| WO1985002050A1 (en) | 1985-05-09 |
| DE3480363D1 (en) | 1989-12-07 |
| EP0161319A1 (en) | 1985-11-21 |
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