JPS62132358A - プレ−ナ型半導体装置 - Google Patents
プレ−ナ型半導体装置Info
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- JPS62132358A JPS62132358A JP60273903A JP27390385A JPS62132358A JP S62132358 A JPS62132358 A JP S62132358A JP 60273903 A JP60273903 A JP 60273903A JP 27390385 A JP27390385 A JP 27390385A JP S62132358 A JPS62132358 A JP S62132358A
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- Japan
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- substrate
- layer
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- field plate
- semiconductor device
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims description 21
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- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プレーナ型半導体装置に関し、特にフィール
ドプレート構造の耐圧同上に関する。
ドプレート構造の耐圧同上に関する。
従来、プレーナ型半導体装置の耐圧向上技術の１つに、
フィールドプレート構造によるものがある。
フィールドプレート構造によるものがある。
フィールドプレート構造の従来例を第２図に示すＰ−Ｎ
ダイオードを例にとって示す。
ダイオードを例にとって示す。
第２図において、順方向動作時にアノードとして使用さ
れるＰ 膨拡散層２とオーミック接触を持った電極１が
、接合上の絶縁膜５上をＮ形基板３上に張シ出した構造
を持つ。ここで、接合に逆方向バイアスを加えると、Ｎ
形基板３上に張シ出した電極１は、負に帯電しＮ形基板
３と絶縁膜５との界面近傍に正孔が集まり、空乏ＩｇＩ
Ｉ６を形成する。９の空乏層の広がりにより、フィール
ドプレート構造を持たない場合、レリえば第３図に示す
構造において生ずる表面のブレークダウンを防ぐことが
出来、且つ主接合湾曲部での電界集中を防ぎ、耐圧向上
が可能となる。
れるＰ 膨拡散層２とオーミック接触を持った電極１が
、接合上の絶縁膜５上をＮ形基板３上に張シ出した構造
を持つ。ここで、接合に逆方向バイアスを加えると、Ｎ
形基板３上に張シ出した電極１は、負に帯電しＮ形基板
３と絶縁膜５との界面近傍に正孔が集まり、空乏ＩｇＩ
Ｉ６を形成する。９の空乏層の広がりにより、フィール
ドプレート構造を持たない場合、レリえば第３図に示す
構造において生ずる表面のブレークダウンを防ぐことが
出来、且つ主接合湾曲部での電界集中を防ぎ、耐圧向上
が可能となる。
上述した従来のフィールドプレート構造は、逆方向バイ
アスを印加した時に、Ｎ形基板３と絶縁膜５との界面近
傍のＮ影領域を空乏化する設計が最適となっている。し
かし、胃耐圧を得る場合。
アスを印加した時に、Ｎ形基板３と絶縁膜５との界面近
傍のＮ影領域を空乏化する設計が最適となっている。し
かし、胃耐圧を得る場合。
一般にＮ形基板３・を低濃度にしているため、電極１に
高バイアスを印加すると、絶縁膜５界面近傍のＮ影領域
は、容易に反転を起しＰ形チャネルが形成され、フィー
ルドプレートの機能が著しく低下又は、最悪耐圧低下を
招く。また、２μｍ以上の絶縁膜を形成することは、ス
トレス等の面から工程上及び特性上問題があり、絶縁膜
厚を厚くしてＮ影領域の反転を防ぐことは不可能である
。
高バイアスを印加すると、絶縁膜５界面近傍のＮ影領域
は、容易に反転を起しＰ形チャネルが形成され、フィー
ルドプレートの機能が著しく低下又は、最悪耐圧低下を
招く。また、２μｍ以上の絶縁膜を形成することは、ス
トレス等の面から工程上及び特性上問題があり、絶縁膜
厚を厚くしてＮ影領域の反転を防ぐことは不可能である
。
このように、フィールドプレート構造で、高耐圧を得る
ことは困難であるという欠点がある。
ことは困難であるという欠点がある。
本発明のプレーナ型半導体装置は、第１導電型基板内に
形成された第２４１ｉ型拡散層によるフィールドプレー
１４２造の耐圧向上技術は、フィールドプレートＭ下の
基板内に主接合と、この主接合と重り合わず、且つ主接
合を囲みフィールドプレート直下に形成された第１導電
型拡散層とを有している。
形成された第２４１ｉ型拡散層によるフィールドプレー
１４２造の耐圧向上技術は、フィールドプレートＭ下の
基板内に主接合と、この主接合と重り合わず、且つ主接
合を囲みフィールドプレート直下に形成された第１導電
型拡散層とを有している。
上記第１２７導電型拡散層は先に述べたフィールドグレ
ート下Ｎ形執域のＰ形チャネル化を防ぐため。
ート下Ｎ形執域のＰ形チャネル化を防ぐため。
基板より高良度で且つ、フィールドプレート印加電圧に
よって基板と同程度の多数キャリアを有する又は空乏化
する濃度及び深さを有する。
よって基板と同程度の多数キャリアを有する又は空乏化
する濃度及び深さを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
電極１はフィールドグレートとして、Ｐ 膨拡散層２の
アノードからカソードとなるＮ形基板３上をＰ膨拡散層
２より浅いＮ＋形拡散層４のチャネルストッパまで絶縁
膜５を介して伸びている。
アノードからカソードとなるＮ形基板３上をＰ膨拡散層
２より浅いＮ＋形拡散層４のチャネルストッパまで絶縁
膜５を介して伸びている。
ここで、電極１とＰ＋形拡散Ｎ２はオーミック接触し、
ｆ膨拡散層４は電極１の直下に位置する。
ｆ膨拡散層４は電極１の直下に位置する。
まず、電極１に逆バイアスを加え印加電圧を下げていく
と従来のフィールドリング構造と同様に。
と従来のフィールドリング構造と同様に。
フィールドプレート直下のＮ＋形拡散層４以外のＮ形基
板領域３と絶縁膜５との界面近傍が空乏化し、空乏層６
を形成する。その後、更に印加電圧を上げて行くと前記
界面近傍のＮ形基板領域は反転しＰ形チャネルが形成さ
れる。また、この時。
板領域３と絶縁膜５との界面近傍が空乏化し、空乏層６
を形成する。その後、更に印加電圧を上げて行くと前記
界面近傍のＮ形基板領域は反転しＰ形チャネルが形成さ
れる。また、この時。
Ｎ＋形拡散ＮｌＩ４はＮ形基板３と同程度の多数キャリ
ア濃度又は空乏化し１反転を起していないため表面付近
の電界は、この領域で弱ａ３ｂれ、耐圧を保持すること
が可能になる。
ア濃度又は空乏化し１反転を起していないため表面付近
の電界は、この領域で弱ａ３ｂれ、耐圧を保持すること
が可能になる。
以上説明したように本発明はフィールドグレート直下の
基板内に形成された基板と同導電型の拡散層により、基
板濃度が低い場合に生ずる反転層の広がシを止め、更に
、フィールドプレート印加電圧により、基板と同程度の
多数キャリア濃度。
基板内に形成された基板と同導電型の拡散層により、基
板濃度が低い場合に生ずる反転層の広がシを止め、更に
、フィールドプレート印加電圧により、基板と同程度の
多数キャリア濃度。
又は空乏層となり、耐圧維持を行うことができる効果が
ある。
ある。
第１図は本発明の一実施例のプレーナ型半導体装置の縦
断面図、第２図は従来のフィールドグレート構造を有す
るプレーナ型半導体装置の縦断面図、第３図は従来のフ
ィールドプレート構造の無いプレーナ型半導体装置の縦
断面図である。 １・・・・・・電極、２・・・・・・Ｐ 膨拡散層、３
・・・・・・Ｎ形基板、４・・・・・・Ｎ膨拡散層、５
・・・・・・絶縁膜、６・・・・・・空乏層。 代理人 弁理士 内 原 晋 ”−レ゛。
断面図、第２図は従来のフィールドグレート構造を有す
るプレーナ型半導体装置の縦断面図、第３図は従来のフ
ィールドプレート構造の無いプレーナ型半導体装置の縦
断面図である。 １・・・・・・電極、２・・・・・・Ｐ 膨拡散層、３
・・・・・・Ｎ形基板、４・・・・・・Ｎ膨拡散層、５
・・・・・・絶縁膜、６・・・・・・空乏層。 代理人 弁理士 内 原 晋 ”−レ゛。
Claims (4)
- （１）第１導電型基板内に形成された第２導電型拡散層
による主接合と、この主接合と重り合わず、且つ主接合
を囲みフィールドプレート直下に形成された第１導電型
拡散層とを有することを特徴とするプレーナ型半導体装
置。 - （２）前記フィールドプレートは前記第２導電型拡散層
と同電位であることを特徴とする特許請求の範囲第１項
に記載のプレーナ型半導体装置。 - （３）前記第１導電型拡散層はフィールドプレート印加
電圧が前記第２導電型拡散層の主接合のブレークダウン
電圧より低い時に第１導電型基板と同程度の多数キャリ
アを有するか、又は空乏化する濃度を有することを特徴
とする特許請求の範囲第１項に記載のプレーナ型半導体
装置。 - （４）前記第１導電型拡散層は前記第２導電型拡散層層
より浅く形成されていることを特徴とする特許許請求の
範囲第１項に記載のプレーナ型半導体装装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273903A JPS62132358A (ja) | 1985-12-04 | 1985-12-04 | プレ−ナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273903A JPS62132358A (ja) | 1985-12-04 | 1985-12-04 | プレ−ナ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132358A true JPS62132358A (ja) | 1987-06-15 |
Family
ID=17534177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273903A Pending JPS62132358A (ja) | 1985-12-04 | 1985-12-04 | プレ−ナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298789A (en) * | 1990-11-12 | 1994-03-29 | Siemens Aktiengesellschaft | Semiconductor component for a high blocking bias |
| JP2006310791A (ja) * | 2005-03-30 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置 |
-
1985
- 1985-12-04 JP JP60273903A patent/JPS62132358A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298789A (en) * | 1990-11-12 | 1994-03-29 | Siemens Aktiengesellschaft | Semiconductor component for a high blocking bias |
| JP2006310791A (ja) * | 2005-03-30 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置 |
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