JPS62128A - Binary signal output circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は２値信号出力回路に関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a binary signal output circuit.
半導体集積回路（以下、ＩＣと称する）の技術分野にお
いては、デジタル処理は勿論のこと。In the technical field of semiconductor integrated circuits (hereinafter referred to as IC), of course digital processing is involved.
アナログ処理においても、あるＩＣから高レベルと低レ
ベルの２値レベルをもつ信号を出力し。Even in analog processing, a certain IC outputs a signal with two levels: high level and low level.
その信号によって他のＩＣまたはディスクリート回路を
制御することがしばしば行われる。The signal often controls other ICs or discrete circuits.
上記２値付号を出力する回路の従来構成を繭５図に示す
。図示の回路は、ＩＣ内の低レベル（２）２ｉ（Ｆｔ号
ｔｌＥ圧（Ｖｉｌｏ）ｔ、 出力１１１１子（ＯＵＴ）
において高レベルの２値付号電圧（Ｖｏ （”Ｖｃｃ
）１０）に変換するものである。このような変換特性を
得るための東件を以下、説明する。入力２値信号電圧が
Ｖｉ、０のときのトランジスタＱ工のペース直流をそれ
ぞれＩＢＶ ｐ ＩＢＯとすると、これらはそれぞれ次
式（１） ｊ （２）のように表わされる。The conventional configuration of a circuit that outputs the above-mentioned binary code is shown in Fig. 5. The illustrated circuit is based on the low level (2) 2i (Ft tlE pressure (Vilo) t, output 1111 (OUT)
A high level binary coded voltage (Vo (“Vcc
)10). The conditions for obtaining such conversion characteristics will be explained below. If the pace DC of the transistor Q when the input binary signal voltage is Vi and 0 is respectively IBV p IBO, these are expressed as the following equations (1), j (2), respectively.
ＩＢＯ＝ ０ ・・・・・・・・・
（２）但し、Ｖｇ；）ランジスタＱ、のペース・エ
ミッタ間電圧
式（１）で与えられるＩＢＶが。IBO= 0 ・・・・・・・・・
(2) However, IBV given by the pace-emitter voltage equation (1) of transistor Q;
ｈｍ ’ Ｉｙ ” ＲＬ ＞ Ｖｃｃ ・・・
−＝ （３）但し、ｈｎ； トランジスタＱ、のエ
ミッタ接地電流増幅率
となるように、各抵抗Ｒ１，几２ ｔ ＲＬの値を設定
することにより、入力２値信号電圧がＶｌのとき。hm 'Iy'' RL > Vcc...
-= (3) However, when the input binary signal voltage is Vl, by setting the values of the respective resistors R1 and 2tRL so that the common emitter current amplification factor of the transistor Q is obtained.
トランジスタＱ１が飽和する。したがって、出力２値信
号電圧の高レベル（Ｖｃｙｍ ） ｓ低レベル（Ｖａｔ
、 ） ｔｉｔ： ツレツレ、式（１） ｔ （２）
＃ （３） カＧ）ＶＱＨ＝ Ｖｃｃ
＝（４）ＶＯＬ ＝ ＶＣＩ （ｓａｔ ）
＝ Ｏ−（５）但しｈ ＶＱｉｊ（ｇａすニド２ンジ
スタＱ１のコレクタ・エミッタ間飽和電圧
となシ、目的のレベル（Ｖｃｃ）、（０）を得ることが
できる。Transistor Q1 saturates. Therefore, the high level (Vcym)s low level (Vat
, ) tit: Tsuretsure, formula (1) t (2)
# (3) KaG)VQH=Vcc
= (4) VOL = VCI (sat)
= O-(5) However, if h VQij(ga) is the collector-emitter saturation voltage of the transistor Q1, the target level (Vcc) (0) can be obtained.
ところで、２値信号出力回路においては、出力端子（Ｏ
ＵＴ）のレベルを、ＩＣ内の状態で決定されるレベルに
関係な（、、ＩＣ外部から強制的に高レベル（ＶａＨ）
または低レベル（ＶＯＬ ）に設定する必要がある場合
がある。By the way, in a binary signal output circuit, the output terminal (O
The level of UT) is forced to a high level (VaH) from outside the IC, which is related to the level determined by the state inside the IC.
Alternatively, it may be necessary to set it to a low level (VOL).
しかし、第２図の２値信号出力回路では。However, in the binary signal output circuit shown in FIG.
ＩＣ外部から出力端子（ＯＵＴ）を強制的に低レベル（
Ｖａｔ、 ）にすることは可能であるが、高レベル（Ｖ
ＯＨ）にすることができない、その理由は。Force the output terminal (OUT) from outside the IC to a low level (
Vat, ), but at a high level (V
The reason is that it cannot be changed to OH).
出力端子（ＯＵＴ）を強制的に高レベル（Ｖｃｍ ）に
すると、トランジスタＱ１が破損する可能性があるから
である。This is because if the output terminal (OUT) is forcibly set to a high level (Vcm), the transistor Q1 may be damaged.
すなわち、今、出力端子（ＯＵＴ）を高レベル（ＶＯＨ
）にするために、これを電源（ＶＣＣ）に接続したとす
る。この場合、トランジスタＱ１のコレクタ電流は、入
力２値信号電圧がＶｌのとき最大値（ＩＣＭ）となる。In other words, the output terminal (OUT) is now set to high level (VOH
), it is assumed that this is connected to the power supply (VCC). In this case, the collector current of the transistor Q1 has a maximum value (ICM) when the input binary signal voltage is Vl.
ＩＣＭ ＝ ｈ ＦＥ ・Ｉｎｖ −−−
−−−（６）ところで、トランジスタＱ１のベース電流
（ＩＢＭ）は、各定数がばらついても、上記変換特性を
確実なものにするために（式（３）を満足させるために
）通常大きな値に設定される。すなわち５ＩＢＶＯ値の
は飽和時のコレクタ電流の約ＶＣＣ＝ ５ Ｖ ＃ Ｒ
Ｌ ＝ １０ ＫＭとすると＊ ＩＢＶ＝０．０５〜
０、０２５ ｍＡ となる、したがりて、トランジス
タＱ１のｈＦＥ が３００程度と大きければ（通常ｈ
ＦＩは５０〜３００）、出力端子（ＯＵＴ） を強制的
に高レベル（ＶＯＨ） に設定したとき、：２レクタ
電流（ＩＣＭ）は１式（６）から１５ｍＡ〜７．５ｍＡ
となシ、トランジスタＱ８が破損する危険が生ずる。ICM = h FE ・Inv ---
---(6) By the way, the base current (IBM) of transistor Q1 is usually set to a large value in order to ensure the above conversion characteristics (to satisfy equation (3)) even if each constant varies. is set to In other words, the 5IBVO value is approximately the collector current at saturation VCC = 5 V # R
If L = 10 KM, * IBV = 0.05 ~
Therefore, if the hFE of transistor Q1 is as large as about 300 (normally h
FI is 50 to 300), and when the output terminal (OUT) is forcibly set to high level (VOH), the :2 rector current (ICM) is 15 mA to 7.5 mA from equation 1 (6).
However, there is a risk that the transistor Q8 will be damaged.
この発明は上記の事情に対処すべくなされたもので、出
力レベルをＩＣ外部から強制的に低レベルあるいは高レ
ベルに設定することについて何ら問題のない２値信号出
力回路を提供することを目的とする。The present invention was made in order to cope with the above-mentioned circumstances, and its purpose is to provide a binary signal output circuit that does not have any problems when the output level is forcibly set to a low level or a high level from outside the IC. do.
この発明は、目的とする２値付号電圧をカレントミラー
回路の出力端から得るように構成することによシ、２値
付号電圧の出力端子のレベルを外部制御する場合であっ
ても、出力段トランジスタに過大電流が流れることがな
いようにしたものである。The present invention is configured so that the target binary coded voltage is obtained from the output terminal of the current mirror circuit, so that even when the level of the output terminal of the binary coded voltage is externally controlled, This prevents excessive current from flowing through the output stage transistor.
以下２図面を参照してこの発明の実施例を詳細に説明す
る。Embodiments of the present invention will be described in detail below with reference to two drawings.
第１図はこの発明の一実施例の構成を示す回路図である
。FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention.
第１図において、トランジスタＱｔｔ Ｉ Ｑｌｍはカ
レントミツ−回路を成す、このカレントミラー回路の入
力端、つまり、ダイオード接続のトランジスタＱ０のコ
レクタには、電流源工１１よシ２値信号電流（ＩＩｌｏ
）が４見られる。一方、出力端であるトランジスタＱ１
のコレクタと電源ｖｃｅとの間には負荷抵抗几りが挿入
されている。In FIG. 1, the transistor QttIQlm forms a current mirror circuit.The input terminal of this current mirror circuit, that is, the collector of the diode-connected transistor Q0, is connected to a current source 11 and a binary signal current (IIlo
) can be seen. On the other hand, the output terminal transistor Q1
A load resistor is inserted between the collector of the power supply VCE and the power supply VCE.
電流源工ｔｓは電圧／電流変換回路であ＃）、例えば第
２図あるいは第３図に示すように構成される。第２図に
示す回路は、エミッタホロワトランジスタＱｔｓと抵抗
Ｒ１１で入力２値信号電圧（Ｖｉｌｏ）ヲ２ 値（１−
ｊ）ｔｆｉ （ｌｌ１０）Ｋ変換スル４のである。同様
に、第３図に示す回路は、この電圧／ＩＥ流変換を差動
対を成すトランジスタＱ １４１ Ｑ ＩＩと電流源■
□、ＩＣ圧源Ｖｎで実現するものである。The current source ts is a voltage/current conversion circuit (#), and is configured as shown in FIG. 2 or 3, for example. The circuit shown in FIG. 2 uses an emitter follower transistor Qts and a resistor R11 to convert the input binary signal voltage (Vilo) to 2 values (1-
j) tfi (ll10) K conversion suru4. Similarly, the circuit shown in FIG.
□, this is realized by the IC pressure source Vn.
上記構成において動作を説明する。The operation in the above configuration will be explained.
トランジスタＱ ｊ！ ｔ Ｑ Ｈのカレントミラー比
を例えば１：ｎとすれば、電流源Ｉｌｌからの電流が高
レベル（Ｉｓ ）のとき、トランジスタＱ ｕのコレク
タ電流は（ｎ１１）とな）、低レベル（０）のときは、
（０）となる。Transistor Q j! If the current mirror ratio of tQH is, for example, 1:n, when the current from the current source Ill is at a high level (Is), the collector current of the transistor Qu is (n11)), and at a low level (0). When ,
(0).
ここで。here.
ｎ１ｌ−Ｒｔ、 ＞ Ｍａｃ −−（７）と
なるように、ｎ、１１．ＲＬの各値を設定すれば。n, 11. such that n1l-Rt, > Mac -- (7). If you set each value of RL.
入力電流が高レベル（Ｉｌ）のとき、トランジスタＱｌ
ｌは飽和し、低レベル（０）のときカットオフする。し
たがって、出力端子（ＯＵＴ）Ｋ得られる出力２値信号
電圧の高レベル（ＶＱＨ）及び低レベル（ＶＯＬ ）は
それぞれ。When the input current is at a high level (Il), the transistor Ql
l saturates and cuts off when it is at a low level (0). Therefore, the high level (VQH) and low level (VOL) of the output binary signal voltage obtained from the output terminal (OUT) are respectively.
ＶＯＲ＝ Ｖｃｃ −−（８）ＶＯＬ
” ＶＣＥ（ｓａｔ） −０°°°°べ９）となる。VOR=Vcc--(8)VOL
” VCE(sat) -0°°°°be9).
ここで、出力端子（ＯＵＴ ） Ｋ： 、Ｖｃｃｌｏ
Ｏ２値付号電圧を得るためのトランジスタＱ□のコレク
タ電流について考えてみる。上記２値付号電圧を得るた
めの条件は式（７）のように与えられるが、この条件式
において１例えば、Ｖｅｃ＝５Ｖ。Here, the output terminal (OUT) K: , Vcclo
Consider the collector current of the transistor Q□ for obtaining the O2 value assigned voltage. The condition for obtaining the above-mentioned binary assigned voltage is given as in equation (7), and in this conditional equation, 1, for example, Vec=5V.
几Ｉ、＝ｌＱＫＧ？、ｎ＝４とすると＊（Ｉｔ）は、各
素子定数のばらつきを考慮しても＊ ０．２５ｍＡ程
度あれば充分である。几I,=lQKG? , n=4, it is sufficient that *(It) is approximately *0.25 mA even considering variations in the constants of each element.
こＯ条件下で、出力端子（ＯＵＴ）を電源（Ｖｅｃ ）
に接続して強制的に高レベルにしたときを考えると、こ
のときのトランジスタＱ、のコレクタ電流は、入力電流
がＩｌのとき最大となシ、その値（ＩＣＭ’）は。Under this condition, the output terminal (OUT) is connected to the power supply (Vec).
Considering that the collector current of the transistor Q at this time is the maximum when the input current is Il, its value (ICM') is.
ＩＣＭ’ ＝ ｎ１１ ＝ ４ Ｘ Ｏ，２５ｔｎ人
＝ ｌ ｍＡ ＝ ・−（１０）となる。ICM' = n11 = 4 X O, 25tn people = l mA = ·-(10).
この式（ｌＯ）で与えられる電流は、トランジスタＱ、
、Ｑ、が通常のカレントミラー回路として動作している
ときのものであるので、トランジスタＱ、、Ｑ、の索子
特性（％にｈｍ）がばらついても±１０％程度しか変化
しない。The current given by this formula (lO) is the transistor Q,
, Q, is operating as a normal current mirror circuit, so even if the modulus characteristics (hm in %) of transistors Q, , Q, vary, it will only change by about ±10%.
したがって、第１図では、出力端子（ＯＵＴ）を強制的
に高レベルにしたときのトランジスタＱｌｌのコレクタ
電流は、先の第５図におけるトランジスタＱ１のコレク
タ電流、の約ｌ／１０となシ、素子が破損する危険はな
い。Therefore, in FIG. 1, the collector current of transistor Qll when the output terminal (OUT) is forced to a high level is approximately 1/10 of the collector current of transistor Q1 in FIG. There is no risk of damage to the element.
なお、出力端子（ＯＵＴ）を強制的に低レベル（Ｖｏｘ
、 ）にすることは、トランジスタＱ、のコレクタを接
地することであるから何ら問題はない。Note that the output terminal (OUT) is forced to a low level (Vox
, ) is the same as grounding the collector of transistor Q, so there is no problem.
以上詳述したように、この実施例は、カレントミラー回
路の出力端に、２値付号電圧を出力するための出力端子
（ＯＵＴ）を設けるようにしたものである。したがって
、この実施例によれば、出力端子（ＯＵＴ）を強制的に
電源に接続して高レベル（ＶＯＨ）出力を保持しても、
出力段のトランジスタ（Ｑ、、）に過大電流が流れるこ
とがない。これによシ、トランジスタＱｌｌが破損する
ことがなく１回路のＩＣ化に好適である。As described in detail above, in this embodiment, an output terminal (OUT) for outputting a binary coded voltage is provided at the output end of the current mirror circuit. Therefore, according to this embodiment, even if the output terminal (OUT) is forcibly connected to the power supply and the high level (VOH) output is maintained,
Excessive current will not flow through the output stage transistors (Q, . . .). This prevents the transistor Qll from being damaged and is suitable for integration into one circuit.
なお、この発明は第４図に示す如（、ＭＯＳトランジス
タＱｔｓ ｔ Ｑｔ？によってカレントミラー回路を構
成してもよいことは勿論である。It goes without saying that in the present invention, a current mirror circuit may be constructed using MOS transistors Qts t Qt? as shown in FIG.
このようにこの発明によれば、′出力端子レベルを内部
動作とは無関係に強制的に外部設定する場合であっても
、出力段トランジスタの破損を防止することができる２
値信号出力回路を提供することができる。As described above, according to the present invention, even when the output terminal level is forcibly set externally regardless of internal operation, damage to the output stage transistor can be prevented.
A value signal output circuit can be provided.
第１図はこの発明の一実施例の構成を示す回号出力回路
を示す回路図である。
Ｑ １１ ｔ Ｑｌｌ ＃ Ｑｔ・、Ｑ１？ ・・・
トランジスタ。
ＲＬ・・・抵抗、■１．・・・電流源。
封願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３９
１１４ 図
第５図FIG. 1 is a circuit diagram showing a signal output circuit showing the configuration of an embodiment of the present invention. Q 11 t Qll # Qt・, Q1? ...
transistor. RL...Resistance, ■1. ...Current source. Petitioner's agent Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 39 114 Figure 5
Claims (1)
する電流源と、 上記カレントミラー回路の出力端と電源間に接続された
負荷とを具備した２値信号出力回路。[Claims] A current mirror circuit composed of transistors, a current source that supplies a binary signal current to the input terminal of the current mirror circuit, and a load connected between the output terminal of the current mirror circuit and a power supply. A binary signal output circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139368A JPS62128A (en) | 1985-06-26 | 1985-06-26 | Binary signal output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139368A JPS62128A (en) | 1985-06-26 | 1985-06-26 | Binary signal output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128A true JPS62128A (en) | 1987-01-06 |
Family
ID=15243697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139368A Pending JPS62128A (en) | 1985-06-26 | 1985-06-26 | Binary signal output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162361A (en) * | 1987-11-25 | 1989-06-26 | Texas Instr Deutschland Gmbh | Integrated circuit |
| US4877907A (en) * | 1987-04-14 | 1989-10-31 | Mitsui Toatsu Chemicals, Incorporated | Preparation process of 4,4'-biphenol, precursor of same and preparation process of precursor |
| US4894487A (en) * | 1987-08-14 | 1990-01-16 | Mitsui Toatsu Chemicals, Incorporated | Preparation process of 4-(4-hydroxyphenyl)-cyclohexanol |
| JPH0537348A (en) * | 1991-08-02 | 1993-02-12 | Sharp Corp | Output circuit |
| JPH05235964A (en) * | 1991-10-28 | 1993-09-10 | Internatl Business Mach Corp <Ibm> | High-performance bus system transceiver for bus and driver for digital device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105628A (en) * | 1981-12-18 | 1983-06-23 | Hitachi Ltd | Interface circuit |
-
1985
- 1985-06-26 JP JP60139368A patent/JPS62128A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105628A (en) * | 1981-12-18 | 1983-06-23 | Hitachi Ltd | Interface circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4877907A (en) * | 1987-04-14 | 1989-10-31 | Mitsui Toatsu Chemicals, Incorporated | Preparation process of 4,4'-biphenol, precursor of same and preparation process of precursor |
| US4894487A (en) * | 1987-08-14 | 1990-01-16 | Mitsui Toatsu Chemicals, Incorporated | Preparation process of 4-(4-hydroxyphenyl)-cyclohexanol |
| JPH01162361A (en) * | 1987-11-25 | 1989-06-26 | Texas Instr Deutschland Gmbh | Integrated circuit |
| JPH0537348A (en) * | 1991-08-02 | 1993-02-12 | Sharp Corp | Output circuit |
| JPH05235964A (en) * | 1991-10-28 | 1993-09-10 | Internatl Business Mach Corp <Ibm> | High-performance bus system transceiver for bus and driver for digital device |
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