JPS6229315A - Switch circuit - Google Patents

Abstract

PURPOSE:To reduce the DC on-resistance by providing a CMOS inverter inputting a logic signal to the pre-stage and a resistive impedance whose one end is connected to the output of the post-stage of the CMOS inverter and whose other end is connected to an output terminal. CONSTITUTION:Both positive and negative power terminals of CMOS inverters connected in ascade are connected to different stabilized reference power supplies VREF1-VREF4, a logic signal L is inputted to the pre-stage and one end of a resistive impedance Z is connected to the output of the post-stage and a signal V0 is outputted from the other terminal of the resistive impedance Z. At least one of positive and negative terminals of the CMOS inverters is connected to a different stabilized power supply. Thus, a switch circuit having a sufficiently small DC on-resistance while having a minimum operating power voltage the same degree as that of a conventional circuit and transistors with a realistic size is obtained.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイッチ回路、特にＣＭＯＳインバータを用い
論理入力信号に従い抵抗性インピーダンスの一端を正ま
たは負の安定化基準電源の一端に接続し、他端から出力
信号を取り出すスイッチ回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention uses a switch circuit, particularly a CMOS inverter, to connect one end of a resistive impedance to one end of a positive or negative regulated reference power supply according to a logic input signal, and connect the other end to a positive or negative regulated reference power supply. This invention relates to a switch circuit that takes out an output signal from an end.

〔従来の技術〕[Conventional technology]

従来、この種のスイッチ回路は第５図のように構成され
ていた。この回路では、論理入力信号Ｌｔ〜Ｌｎに応じ
て抵抗Ｒ１〜Ｒｎが正電源Ｖｏｔｚまたは安定化電源Ｖ
＊ｔｐ＊に切換えられ、論理入力信号Ｌ＋　”　Ｌｘの
組合せによりＶａのレベル、すなわちＶｏのレベルが決
定される。たとえば論理入力信号し１が高（低）レベル
のとき抵抗Ｒ１の一端は正電源Ｖｏｏ（安定化電源Ｖ＊
ｔｐａ）に接続される。抵抗ＲＴＩにし関しても同様で
ある。論理入力信号Ｌ１が高レベルのときＬ１＝１、低
レベルのときＬ＋＝Ｏとする（他の論理入力信号につい
ても同様）と、電圧ｖＯは次式で表される。Conventionally, this type of switch circuit has been constructed as shown in FIG. In this circuit, the resistors R1 to Rn are connected to the positive power source Votz or the stabilized power source V according to the logic input signals Lt to Ln.
*tp*, and the level of Va, that is, the level of Vo, is determined by the combination of the logic input signal L+''Lx.For example, when the logic input signal 1 is high (low) level, one end of the resistor R1 is connected to the positive power supply. Voo (Stabilized power supply V*
tpa). The same applies to the resistance RTI. When the logic input signal L1 is at a high level, L1=1, and when it is at a low level, L+=O (the same applies to other logic input signals), then the voltage vO is expressed by the following equation.

・・・・・・・・・（１） 通常、出力Ｖｏから電力を取るためにエミッタホロワの
バイポーラトランジスタＢ１が加えられ、そのエミッタ
節点より出力Ｖｏｕｔが取り出される。実際には、抵抗
Ｒ１〜Ｒｎには論理入力信号Ｌ＋　”　Ｌｎが１または
Ｏであるかに従いＰチャンネルＭＯＳトランジスタＰ４
．　Ｐ６またはＮチャンネルＭＯ３）ランジスタＮ４．
　Ｎ６のオン抵抗が直列ニ加わる。ＭｏＳトランジスタ
の直流的オン抵抗ＲＯＭは次式で表わされる。(1) Normally, an emitter follower bipolar transistor B1 is added to take power from the output Vo, and the output Vout is taken out from its emitter node. In reality, the resistors R1 to Rn are connected to the P-channel MOS transistor P4 depending on whether the logic input signal L+"Ln is 1 or O.
．． P6 or N-channel MO3) transistor N4.
The on-resistance of N6 is added in series. The DC on-resistance ROM of the MoS transistor is expressed by the following equation.

（非飽和領域）・・・・・・（２） ここで、　Ｖａｓはゲート会ソース間電圧、Ｖｏｓはド
レイン・ソース間電圧、 βは電流利得、Ｖ丁はしきい値電圧、 （２）、　（３）式から分るように直流的オン抵抗ＲＯ
Ｍはゲート・ソース間電圧ＶＧ５とともに大きく変る。(Non-saturation region)...(2) Here, Vas is the gate-to-source voltage, Vos is the drain-source voltage, β is the current gain, and V is the threshold voltage. (2) As can be seen from equation (3), DC on-resistance RO
M changes greatly with the gate-source voltage VG5.

電源電圧Ｖｏｏの変動にともなう直流的オン抵抗ＲＯＭ
の変動を小さくするたためにＮチャンネルＭＯ５）ラン
ジスタＮ３．　Ｎ４．　ＮＳ、　Ｎ６のソースは安定化
基準電＠　Ｖ覧ＥＦ　４に接続されている。これにより
、ＮチャンネルおよびＰチャンネルＭＯＳトランジスタ
　２３〜Ｐ６．Ｎ３〜Ｎ６のゲート・ソース間電圧ｖａ
ｓはオン時、Ｉ　　Ｖａｓ　ｌ　＝　ｌ　　ＶＤｎ　−
ＶＲＥＦ　ｌ　＝　　２　ＶＢＥ　（Ｖｎｇハヘ−７，
ａ　ｘミー７タ間電圧）に安定化される。DC on-resistance ROM due to fluctuations in power supply voltage Voo
N-channel MO5) transistor N3. N4. The sources of NS and N6 are connected to the stabilizing reference voltage @ VRAN EF 4. As a result, N-channel and P-channel MOS transistors 23 to P6. Gate-source voltage va of N3 to N6
When s is on, I Vas l = l VDn −
VREF l = 2 VBE (Vnghahe-7,
The voltage between the a x me and the 7 terminals is stabilized.

〔発明が解決しようとする問題点〕 上述した従来のスイッチ回路は以下のような欠点がある
。この回路においては出力ＶＯＯＴが接地にクランプし
ないという条件よりＶＲＥＦ４　＞　ＶＢＥＩであるこ
とが必要であり、従って、最低動作電源電圧ｊｆ　Ｖｏ
ｏ＝”ｉ＊ｔｐａ　＋　Ｖａｔｚ　＋　ＶＢＥ３　＝　
ＶＢＥＩ　＋Ｖｎｇ２＋　　ＶＢＥ３　＝＝　３　Ｖａ
ｉテアル、　（Ｖａｔ）−ＶＲＥＦ４）ヲ小さくすれば
最低動作電源電圧は低くなる。[Problems to be Solved by the Invention] The conventional switch circuit described above has the following drawbacks. In this circuit, it is necessary that VREF4 > VBEI under the condition that the output VOOT is not clamped to ground, and therefore the minimum operating power supply voltage jf Vo
o=”i*tpa+Vatz+VBE3=
VBEI +Vng2+ VBE3 == 3 Va
If it is made smaller (Vat) - VREF4), the minimum operating power supply voltage will be lowered.

一方、トランジスタのオン時のトランジスタ２３〜Ｐ６
．Ｎ３〜Ｎ６のゲート・ソース間電圧ＩＶＣ！＋は（Ｖ
ａＤ−ＶＲＥＦ　４）　ト２る。　（２）、　（３）式
より、ゲート参ソース間電圧１Ｖａｓｌを小さくすると
直流的オン抵抗ＲｏＮが大きくなり、出力Ｖｏに対する
誤差が増大する。甚しい場合は、元来、非飽和領域で動
作させるべきものが飽和領域に入り、さらにはオフ状態
に入り、スイッチとしての機能を果さなくなる。一般的
にいってＮチャンネルトランジスタよりもＰチャンネル
トランジスタの方が電流利得βが小さく、しきい値電圧
Ｖｔのコントロール性が悪いため、直流的オン抵抗ＲＯ
Ｍの制限よりくる（Ｖｏｏ　−ＶＩｌ＋　ｔｐ　４）の
最小値はＰチャンネルトランジスタから決まる。また、
ある程度（ＶＤＤ　−ＶＲｔｐ　ａ）を小さくすルト、
ＰチャンネルトランジスタのサイズＷ／Ｌが非現実的に
大きくなり、ＩＣ化した場合のチップ面積の増大を招く
。On the other hand, when the transistors are turned on, the transistors 23 to P6
．． Gate-source voltage IVC of N3 to N6! + is (V
aD-VREF 4) From equations (2) and (3), when the gate-to-source voltage 1Vasl is reduced, the DC on-resistance RoN increases, and the error with respect to the output Vo increases. In severe cases, a device that should originally operate in a non-saturated region enters the saturated region, or even turns off, and ceases to function as a switch. Generally speaking, the current gain β of a P-channel transistor is smaller than that of an N-channel transistor, and the controllability of the threshold voltage Vt is poor, so the DC on-resistance RO
The minimum value of (Voo −VII+tp 4) resulting from the limit of M is determined from the P-channel transistor. Also,
To reduce (VDD - VRtp a) to some extent,
The size W/L of the P-channel transistor becomes unrealistically large, leading to an increase in chip area when integrated into an IC.

Ｐチャンネルトランジスタの直流的オン抵抗ＲＯＭを小
さくするため（Ｖａｎ　−ＶＲＥｐａ）を大きくするこ
とも考えられるが、その場合最低動作基準電圧の増大を
招く０例えば電源電圧Ｖｏｏよりバイポーラトランジス
タのＶＢＥ３段の基準電源を使うと最低動作電源電圧は
４　ＶＢＥと高くなる。In order to reduce the DC on-resistance ROM of the P-channel transistor, it is possible to increase (Van - VREpa), but in that case, the minimum operating reference voltage will increase. If a power supply is used, the minimum operating power supply voltage will be as high as 4 VBE.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のスイッチ回路は、論理信号が入力される入力端
子と、出力端子と、カスケード接続され、正あるいは負
電源の少なくとも一方が異なる安定化基準電源に接続さ
れ、前段に論理信号が入力されるＣＭＯＳインバータと
、ＣＭＯＳインバータの後段の出力に一端が接続され、
他端が出力端子に接続された抵抗性インピーダンスを有
する。In the switch circuit of the present invention, an input terminal to which a logic signal is input and an output terminal are connected in cascade, at least one of the positive or negative power supplies is connected to a different stabilizing reference power supply, and the logic signal is input to the previous stage. One end is connected to the CMOS inverter and the output of the latter stage of the CMOS inverter,
The other end has a resistive impedance connected to the output terminal.

このように、ＣＭＯＳインバータの正あるいは負電源の
少なくとも一方を異なる安定化電源に接続することによ
り、論理入力信号が一方のレベルのときにゲート・ソー
ス間電圧が大きくなって直流的オン抵抗ＲＯＮが小さく
なる。In this way, by connecting at least one of the positive or negative power supplies of a CMOS inverter to a different stabilized power supply, when the logic input signal is at one level, the gate-source voltage increases and the DC on-resistance RON increases. becomes smaller.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図、第２図、第３図はそれぞれ本発明のスイッチ回
路の第１．第２、第３の実施例の回路図である。FIG. 1, FIG. 2, and FIG. 3 respectively show the first switch circuit of the present invention. FIG. 4 is a circuit diagram of second and third embodiments.

第１の実施例においては、カスケード接続されたＣＭＯ
Ｓインバータの前段（Ｐチャンネルトランジスタ　Ｐｌ
　とＮチャンネルトランジスタ　Ｍｌ　からなる）、後
段（ＰチャンネルトランジスタＰ２とＮチャンネルトラ
ンジスタＮ２からなる）の正電源、負電源とも異なる安
定化基準電源ｖＩＩεＰＩ　。In the first embodiment, a cascaded CMO
Before the S inverter (P channel transistor Pl
and an N-channel transistor Ml), and a stabilized reference power supply vIIεPI which is different from the positive power supply and negative power supply of the subsequent stage (consisting of a P-channel transistor P2 and an N-channel transistor N2).

ＶＲＥＦ２　、　”ｌ＊ｔｐ３．　ＶＲＥＦ４　ニ接続
すレ、前段ニハ論理信号りが入力され、後段の出力に抵
抗性インピーダンスＺの一端が接続され、抵抗性インピ
ーダンスＺの他端から信号Ｖｏが出力される。VREF2, ``l*tp3. .

第２の実施例においては、カスケード接続されたＣＭＯ
Ｓインバータの負電源のみ、第３の実施例においては正
電源のみが安定化基準電源に接続されている。In a second embodiment, a cascaded CMO
Only the negative power supply of the S inverter, and in the third embodiment only the positive power supply, is connected to the stabilized reference power supply.

第４図は第２の実施例の具体的回路図である。FIG. 4 is a specific circuit diagram of the second embodiment.

ＣＭＯＳインバータの正電源は共通電源Ｖｏｏに接続さ
れている。基準電源は２つの安定化基準電位ＶＲｇｐ　
３および”Ｉｔ　ｗｒｙ　４を提供し、カスケード接続
されたインバータの前段の負電源は低い基準電圧源ｖＲ
舒３に、後段の負電源は高い基準電圧源Ｖ＊　ＥＰ　ａ
に接続されている。The positive power supply of the CMOS inverter is connected to the common power supply Voo. The reference power supply has two stabilized reference potentials VRgp.
3 and ``It wry 4, and the negative supply before the cascaded inverter is connected to a low reference voltage source vR.
In the third stage, the negative power supply of the subsequent stage is a high reference voltage source V* EP a
It is connected to the.

この回路において、後段のインバータのＰチャンネルト
ランジスタＰ４．　ＰＫのオン時は前段のＮチャンネル
トランジスタＮ３．　ＭＳがオンしており、Ｐチャンネ
ルトランジスタＰ４．　ＰＫのゲート・ソース間電圧は
ｌ　　Ｖｃｓ　ｌ　＝　Ｖｎｇ２＋　　Ｖｓｖ、３＋Ｖ
ＢＥ４　＝　　３　Ｖｎｔテアリ、従来回路ｃｙ）ｌＶ
ａｓｌ　＝２Ｖｍに比較して十分に直流的オン抵抗ＲＯ
Ｍを小さくできる。一方、Ｎチャンネルトランジスタ　
Ｈａ。In this circuit, the P-channel transistor P4 of the inverter in the subsequent stage. When PK is on, the previous stage N-channel transistor N3. MS is on, and P-channel transistor P4. The gate-source voltage of PK is l Vcs l = Vng2+ Vsv, 3+V
BE4 = 3 Vnt tear, conventional circuit cy) lV
DC on-resistance RO is sufficient compared to asl = 2Vm.
M can be made smaller. On the other hand, N-channel transistor
Ha.

ＮＧのオン時のゲート・ソース間電圧ＩＶａｓｉは従来
回路と同じであるが、ＰチャンネルＭＯＳトランジスタ
と比較して、電流利得βが大きいこと、しきい値電圧Ｖ
τが低い値に安定にコントロールできることにより十分
小さな直流的オン抵抗ＲＯＭが得られる。この回路の最
低動作電源電圧は３　ＶＢ！である。The gate-source voltage IVasi when NG is on is the same as the conventional circuit, but compared to a P-channel MOS transistor, the current gain β is larger and the threshold voltage V
By stably controlling τ to a low value, a sufficiently small DC on-resistance ROM can be obtained. The minimum operating power supply voltage for this circuit is 3 VB! It is.

なお、抵抗性インピーダンスＺは必ずしも純抵抗である
必要はなく、ＭＯＳトランジスタの適当にバイアスされ
たソース・ドレイン間特性Ｖｏｓ／ＩＤｓをもったもの
であってもよいことはもちろんである。Note that the resistive impedance Z does not necessarily have to be a pure resistance, and may of course be one having an appropriately biased source-drain characteristic Vos/IDs of a MOS transistor.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、ＣＭＯＳインバータの正
あるいは負電源の少なくとも一方を異なる安定化電源に
接続することにより、従来回路と同程度の最低動作電源
電圧と現実的な大きさのトランジスタを有し、従来回路
よりも十分に小さい直流時オン抵抗を持つスイッチ回路
を実現できる効果がある。As explained above, by connecting at least one of the positive or negative power supply of a CMOS inverter to a different stabilized power supply, the present invention has a minimum operating power supply voltage comparable to that of conventional circuits and transistors of realistic size. However, it has the effect of realizing a switch circuit with a DC on-resistance that is sufficiently smaller than that of conventional circuits.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第２図、第３図はそれぞれ本発明のスイッチ回
路の第１、第２、第３の実施例の回路図、第４図は第２
の実施例の具体例の回路図、第５図は従来例の回路図で
ある。 Ｖｏｏ・・・正電源、 Ｖｓｓ・・・負電源、 ＶＲＥＰＩ　、　ＶＲＥＦ２　、　Ｔｈｚｐ３．　Ｖｏ
ｉｐ４・・・安定化電源、 Ｌ、　　Ｌ＋　−Ｌｎ・・・入力端子。 Ｖｏ　、　　Ｖｏ＋ｙｔ　−出力端子。 Ｐ＋　”　ＰＫ・・・ＰチャンネルＭＯＳトランジスタ
、 Ｎ＋　”　ＮＧ・・・ＮチャンネルＭＯＳトランジスタ
、 ８１〜Ｂ４・・・バイポーラＮＰＮ）ランジスタ、Ｐ＋
　”　Ｒｎ　、　　ＲＬ　−抵抗。 Ｚ・・・抵抗性インピーダンス。 特許出願人　　日本電気株式会社 第２図 第　３　図 第４図 第５図1, 2, and 3 are circuit diagrams of the first, second, and third embodiments of the switch circuit of the present invention, respectively, and FIG. 4 is the circuit diagram of the second embodiment of the switch circuit of the present invention.
FIG. 5 is a circuit diagram of a conventional example. Voo...Positive power supply, Vss...Negative power supply, VREPI, VREF2, Thzp3. Vo
ip4...Stabilized power supply, L, L+ -Ln...Input terminal. Vo, Vo+yt - output terminal. P+ "PK...P channel MOS transistor, N+" NG...N channel MOS transistor, 81~B4...Bipolar NPN) transistor, P+
"Rn, RL - resistance. Z... resistive impedance. Patent applicant NEC Corporation Figure 2 Figure 3 Figure 4 Figure 5

Claims (1)

【特許請求の範囲】[Claims] 論理信号が入力される入力端子と、出力端子と、カスケ
ード接続され、正あるいは負電源の少なくとも一方が異
なる安定化基準電源に接続され、前段に論理信号が入力
されるＣＭＯＳインバータと、ＣＭＯＳインバータの後
段の出力に一端が接続され、他端が出力端子に接続され
た抵抗性インピーダンスを有するスイッチ回路。An input terminal to which a logic signal is input, an output terminal, a CMOS inverter which is cascade-connected, at least one of the positive or negative power supplies is connected to a different stabilized reference power supply, and a logic signal is input to the previous stage; A switch circuit that has a resistive impedance with one end connected to the output of the subsequent stage and the other end connected to the output terminal.