JPS62128535A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62128535A JPS62128535A JP26853885A JP26853885A JPS62128535A JP S62128535 A JPS62128535 A JP S62128535A JP 26853885 A JP26853885 A JP 26853885A JP 26853885 A JP26853885 A JP 26853885A JP S62128535 A JPS62128535 A JP S62128535A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- conductive material
- printed board
- high thermal
- heat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Die Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プリント板を基材とするＩＣパッケージであって、ダイ
ステージに高熱伝導材を接着することにより、熱的整合
性、低熱抵抗化、高密度グリッド化を実現する。
ステージに高熱伝導材を接着することにより、熱的整合
性、低熱抵抗化、高密度グリッド化を実現する。
本発明は半導体装置に関するもので、さらに詳しく言え
ば、プリント板を基材として熱的整合性、低熱抵抗化、
高密度グリンド化を図ったＩＣパッケージに関するもの
である。
ば、プリント板を基材として熱的整合性、低熱抵抗化、
高密度グリンド化を図ったＩＣパッケージに関するもの
である。
集積回路が形成されたＩＣチップを搭載したパンケージ
として、セラミックパッケージとプラスチックタイプパ
ッケージとが知られている。
として、セラミックパッケージとプラスチックタイプパ
ッケージとが知られている。
第２図はセラミックパッケージを断面で示す図で、同図
において、３１はＩＣチップ、３２はセラミ・ツク本体
、３３はメタライズ導体、３４はリード、３５はガラス
、八ｕ−５ｎあるいはＰｂ−５ｎのシール、３６はセラ
ミックまたはメタル製のキャップ、３７はワイヤで、Ｉ
Ｃチップ３１に形成された集積回路はワイヤ３７、メタ
ライズ導体３３、リード３４を経て図示しない基板に設
けられた電気回路に接続される。
において、３１はＩＣチップ、３２はセラミ・ツク本体
、３３はメタライズ導体、３４はリード、３５はガラス
、八ｕ−５ｎあるいはＰｂ−５ｎのシール、３６はセラ
ミックまたはメタル製のキャップ、３７はワイヤで、Ｉ
Ｃチップ３１に形成された集積回路はワイヤ３７、メタ
ライズ導体３３、リード３４を経て図示しない基板に設
けられた電気回路に接続される。
第３図はプラスチックタイプパッケージの断面図で、同
図において、４１はＩＣチップ、４２は樹脂モールド、
４３はリード、４４はＩＣチップ４１の電極とり一ド４
３を接続するワイヤ、４５はＩＣチップ４１が接着され
るステージである。
図において、４１はＩＣチップ、４２は樹脂モールド、
４３はリード、４４はＩＣチップ４１の電極とり一ド４
３を接続するワイヤ、４５はＩＣチップ４１が接着され
るステージである。
セラミックパッケージはコストが高い点に問題があり、
そのコストを低減すべくプラスチ・ツクタイプパッケー
ジが開発されたが、ピンがグリッド状に配列されたピン
グリッドアレー（ＰＧＡ）は今なおセラミックパッケー
ジを用い、ＰＧＡをプラスチック化することはピンの数
との関係できわめて難しい。そこでＰＧＡのコストを低
減することが可能なパッケージが求められているが、未
だ満足すべきパッケージは公にされていない。
そのコストを低減すべくプラスチ・ツクタイプパッケー
ジが開発されたが、ピンがグリッド状に配列されたピン
グリッドアレー（ＰＧＡ）は今なおセラミックパッケー
ジを用い、ＰＧＡをプラスチック化することはピンの数
との関係できわめて難しい。そこでＰＧＡのコストを低
減することが可能なパッケージが求められているが、未
だ満足すべきパッケージは公にされていない。
さらに、ＩＣパッケージにおいてはＩＣチップの発生す
る熱の放熱に問題があり、ＩＣチップにＣＭＯＳデバイ
スが形成されているときは放熱についてさほど問題はな
いが、バイポーラデバイスはかなりの熱を発生するので
、その高熱を放熱するについてプラスチックタイプパッ
ケージは十分でない。
る熱の放熱に問題があり、ＩＣチップにＣＭＯＳデバイ
スが形成されているときは放熱についてさほど問題はな
いが、バイポーラデバイスはかなりの熱を発生するので
、その高熱を放熱するについてプラスチックタイプパッ
ケージは十分でない。
本発明はこのような点に鑑みてて創作されたもので、熱
的整合性、低熱抵抗化、高密度グリッド化が実現される
半導体装置のパッケージを提供することを目的とする。
的整合性、低熱抵抗化、高密度グリッド化が実現される
半導体装置のパッケージを提供することを目的とする。
第１図（ａ）ないしくｅｌは本発明実施例の断面図で、
これらの図において、１１はＩＣパッケージの基材であ
るプリント板、１２はＩＣチップ、１３はプリント板に
接着されその上にＩＣチップ１２が接着される高熱伝導
材である。
これらの図において、１１はＩＣパッケージの基材であ
るプリント板、１２はＩＣチップ、１３はプリント板に
接着されその上にＩＣチップ１２が接着される高熱伝導
材である。
第１図（ａ）と山）の実施例において、シリコンの熱膨
張係数に近い熱膨張係数をもつ低熱抵抗性の高熱伝導材
１３はプリント板１１に形成されたダイステージ１４に
配置され、 第１図（Ｃ１の実施例においてプリント板１１はダイス
テージ１４の下方が空洞になり、そこに高熱伝導材が配
置され、 第１図（ｄｌのキャビティダウンタイプの実施例におい
ては、前記した空洞内に放熱フィン１５が形成された高
熱伝導材が配置され、 第１図Ｔｅｌの実施例においては、プリント板１１にピ
ン１フ挿通用の孔１６があけられ、ダイステージ１４に
高熱伝導材１３が配置されている。
張係数に近い熱膨張係数をもつ低熱抵抗性の高熱伝導材
１３はプリント板１１に形成されたダイステージ１４に
配置され、 第１図（Ｃ１の実施例においてプリント板１１はダイス
テージ１４の下方が空洞になり、そこに高熱伝導材が配
置され、 第１図（ｄｌのキャビティダウンタイプの実施例におい
ては、前記した空洞内に放熱フィン１５が形成された高
熱伝導材が配置され、 第１図Ｔｅｌの実施例においては、プリント板１１にピ
ン１フ挿通用の孔１６があけられ、ダイステージ１４に
高熱伝導材１３が配置されている。
高熱伝導材には下記に示す材料を用い、それらの熱伝導
率（Ｗ ／ ｍパＫ）、熱膨張係数（×１０−６／”Ｃ
）をプリント板、ＩＣチップ（シリコン）のそれと比較
すると下記の値が得られる。
率（Ｗ ／ ｍパＫ）、熱膨張係数（×１０−６／”Ｃ
）をプリント板、ＩＣチップ（シリコン）のそれと比較
すると下記の値が得られる。
熱伝導率 熱膨張係数
（Ｗ／ｍ・”Ｋ）（ＸＩＯ−６／”Ｃ）高熱伝導材
ＳｉＣ２７０３，７
八ＡＮ ６０〜１７０
４．２ＢＮ ５７ −０．７
Ｂ ｅ Ｏ２６０７，５ Ｃｕ ３９４ １７．７プリ
ント板 耐熱ガラエボ ０．３ １１〜１５ＢＴレジ
ン ０．２ １３〜１６１Ｇチツプ（Ｓｉ
） １２５ ３．６上記の表から理解
される如く、【Ｃチップの発生する熱は低熱抵抗の高熱
伝導材１３によって放熱され、他方ＩＣチップと高熱伝
導材とは熱膨張係数が近似するから、ＩＣチップが熱サ
イクルによって膨張／収縮してもそれと同様に高熱伝導
材も膨張／収縮するので、ＩＣチップにかかるストレス
が軽減され、ＩＣパッケージの信頼性が保障される。
４．２ＢＮ ５７ −０．７
Ｂ ｅ Ｏ２６０７，５ Ｃｕ ３９４ １７．７プリ
ント板 耐熱ガラエボ ０．３ １１〜１５ＢＴレジ
ン ０．２ １３〜１６１Ｇチツプ（Ｓｉ
） １２５ ３．６上記の表から理解
される如く、【Ｃチップの発生する熱は低熱抵抗の高熱
伝導材１３によって放熱され、他方ＩＣチップと高熱伝
導材とは熱膨張係数が近似するから、ＩＣチップが熱サ
イクルによって膨張／収縮してもそれと同様に高熱伝導
材も膨張／収縮するので、ＩＣチップにかかるストレス
が軽減され、ＩＣパッケージの信頼性が保障される。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図（ａ）は本発明第１実施を示し、プリント板１１
は、耐熱ガラエポ／ＢＴレジン／ポリイミド／銅コア材
の多層構造のもので、従来のセラミックに比ベコストは
約半程度節減される。プリント板１１には図示しない配
線層が形成され、その配線層にＩＣチップ１２の電極（
パッド）がワイヤ１８で接続されピン１７への接続がと
られる。プリント板のダムｌｌａには、陽極酸化したｉ
で作ったキャップ１９がエポキシ系の接着樹脂２０で接
着されている。
は、耐熱ガラエポ／ＢＴレジン／ポリイミド／銅コア材
の多層構造のもので、従来のセラミックに比ベコストは
約半程度節減される。プリント板１１には図示しない配
線層が形成され、その配線層にＩＣチップ１２の電極（
パッド）がワイヤ１８で接続されピン１７への接続がと
られる。プリント板のダムｌｌａには、陽極酸化したｉ
で作ったキャップ１９がエポキシ系の接着樹脂２０で接
着されている。
プリント板１１のダイステージ１４には高熱伝導材１３
が例えばエポキシ系の接着樹脂２０で接着され、他方高
熱導電材１３には銀ペースト２１でＩＣチップ１２が接
着されている。エポキシ系の接着樹脂は柔軟性をもって
いるので、高熱伝導体のためのクンジョンとなる効果が
ある。
が例えばエポキシ系の接着樹脂２０で接着され、他方高
熱導電材１３には銀ペースト２１でＩＣチップ１２が接
着されている。エポキシ系の接着樹脂は柔軟性をもって
いるので、高熱伝導体のためのクンジョンとなる効果が
ある。
本発明においては、ＩＣチップ１２が熱をもつと、その
熱は高熱伝導材１３によって吸収され、その熱がプリン
ト板１１にそのまま伝導されることが防止される。そし
て、熱サイクルによってＩＣチップ１２が膨張／収縮す
ると、高熱伝導材の熱膨張係数はＩＣチップのそれに近
似するから、高熱伝導材はＩｃチップと共に膨張／収縮
し、ＩＣチップにストレスが加えられることが防止され
る。
熱は高熱伝導材１３によって吸収され、その熱がプリン
ト板１１にそのまま伝導されることが防止される。そし
て、熱サイクルによってＩＣチップ１２が膨張／収縮す
ると、高熱伝導材の熱膨張係数はＩＣチップのそれに近
似するから、高熱伝導材はＩｃチップと共に膨張／収縮
し、ＩＣチップにストレスが加えられることが防止され
る。
第１図（ｂｌに示す実施例ではダムｌｌａがないために
、キャンプ１９がプリント板本体の側部まで延在する構
成となっている。ダムｌｌａがなく、キャップ１９が変
型している点を除くと、この実施例は第１図（ａｌの実
施例とほぼ同じ構造である。
、キャンプ１９がプリント板本体の側部まで延在する構
成となっている。ダムｌｌａがなく、キャップ１９が変
型している点を除くと、この実施例は第１図（ａｌの実
施例とほぼ同じ構造である。
第１図ｆｃ）に示される本発明の第２実施例においては
、ダイステージ１４の下方に空／ｌ１１２２が形成され
、この空洞２２内に高熱伝導材１３が配置され、それは
エポキシ系の接着樹脂２０によってプリント板１１に接
着されている。これを除きその他の部分は第１図（ａｌ
の実施例と同様である。
、ダイステージ１４の下方に空／ｌ１１２２が形成され
、この空洞２２内に高熱伝導材１３が配置され、それは
エポキシ系の接着樹脂２０によってプリント板１１に接
着されている。これを除きその他の部分は第１図（ａｌ
の実施例と同様である。
第１図（ｄｌＯ本発明の第３実施例においては、空洞２
２にＣｕ製のフィン１５をもった高熱伝導材１３が配置
されるリードレスチップキャリヤー（ＬＣＣ）を示す。
２にＣｕ製のフィン１５をもった高熱伝導材１３が配置
されるリードレスチップキャリヤー（ＬＣＣ）を示す。
Ｃｕは、熱膨張係数が他の材料とは若干異なるが、フィ
ンを作るについて加工性に優れる利点がある。この高熱
伝導材もエポキシ系の接着樹脂でプリント板に接着する
。なお、図の片方のみに点線で示す如き形状のプリント
ｉにピン１７を設けてＰＧＡとしてもよい。第２と第３
の実施例では、ＩＣチップの熱がほとんどプリント板１
１に伝わらない利点があり、第３実施例ではフィン１５
によって放熱効果が高められる。
ンを作るについて加工性に優れる利点がある。この高熱
伝導材もエポキシ系の接着樹脂でプリント板に接着する
。なお、図の片方のみに点線で示す如き形状のプリント
ｉにピン１７を設けてＰＧＡとしてもよい。第２と第３
の実施例では、ＩＣチップの熱がほとんどプリント板１
１に伝わらない利点があり、第３実施例ではフィン１５
によって放熱効果が高められる。
第１図（ｅｌに示される本発明の第４実施例においては
、同図の上に示される如くプリント板１１に所定数の孔
１６をあける。孔１６の内径はピン１７の外径よりも小
に設定する。
、同図の上に示される如くプリント板１１に所定数の孔
１６をあける。孔１６の内径はピン１７の外径よりも小
に設定する。
次いで、同図の中央に示される如（、図示しない当て板
を用いてピン１７を孔１６に挿通する。このとき、ダイ
ステージ１４の表面はピン１７が突出して凹凸になる。
を用いてピン１７を孔１６に挿通する。このとき、ダイ
ステージ１４の表面はピン１７が突出して凹凸になる。
次に同図の下に示される如く接着材を用いて高熱伝導材
１３をキャビティに接着し、次いで例えば第１図（ａｌ
に示される構造のパンケージを作る。従来、ダイステー
ジにはピンＩ７を設けることをしなかったが、第４実施
例によってダイステージにもピンを設けることが可能と
なり、ピンの数を増大する（高密度グリッド化）に効果
がある。高熱伝導材１３は前記の実施例と同様熱的整合
性、低熱抵抗化に効果があるだけでなく、ダイステージ
表面を平坦化しＩＣチップの接着を確実なものにする効
果がある。
１３をキャビティに接着し、次いで例えば第１図（ａｌ
に示される構造のパンケージを作る。従来、ダイステー
ジにはピンＩ７を設けることをしなかったが、第４実施
例によってダイステージにもピンを設けることが可能と
なり、ピンの数を増大する（高密度グリッド化）に効果
がある。高熱伝導材１３は前記の実施例と同様熱的整合
性、低熱抵抗化に効果があるだけでなく、ダイステージ
表面を平坦化しＩＣチップの接着を確実なものにする効
果がある。
以上述べてきたように、本発明によれば、プリント板を
基材とするＩＣパッケージにおいて、ダイステージに高
熱伝導材を設けることにより、熱的整合性、低熱抵抗化
、高密度グリッド化が実現され、ＩＣパンケージの信頼
性を向上するとともにその応用範囲を増大し、さらには
ＩＣパッケージのコストを従来のセラミックパッケージ
に比べて約半分に低減する効果がある。
基材とするＩＣパッケージにおいて、ダイステージに高
熱伝導材を設けることにより、熱的整合性、低熱抵抗化
、高密度グリッド化が実現され、ＩＣパンケージの信頼
性を向上するとともにその応用範囲を増大し、さらには
ＩＣパッケージのコストを従来のセラミックパッケージ
に比べて約半分に低減する効果がある。
第１図（ａｌは本発明の第１実施例の断面図、第１図（
ｂ）は第１実施例の変型例の断面図、第１図（Ｃ１は本
発明第２実施例の断面図、第１図（ｄｌは本発明第３実
施例の断面図、第１図ｔｅｌは本発明第４実施例の断面
図、第２図は従来のセラミックパッケージの断面図、第
３図は従来のプラスチックタイプパッケージの断面図で
ある。 第１図において、 １１は〕゛リント１反、 １１ａはダム、 １２はＩＣチップ、 １３は高熱伝導材、 １４はダイステージ、 １５はフィン、 １６は孔、 １７はピン、 １８はワイヤ、 １９はキャップ、 ２０はエポキシ系の接着樹脂、 ２１は銀ペースト、 ２２は空洞である。 ｔ 、′ 代理人 弁理士 井 桁 貞 −ｊ 本あ朗１丸例釘６Ｄ図 第１図 峯悉明＊光例前面目 第１図 （ｅ） ２トミノナビミａ［づ１１ヒイ列Ｃ創ｒ「うｉゴＣン１
第１図 イＡ乞」５イ！ジ１プｆぷｂ瓜り 第２図 オ乏来イ列断節図 第３図
ｂ）は第１実施例の変型例の断面図、第１図（Ｃ１は本
発明第２実施例の断面図、第１図（ｄｌは本発明第３実
施例の断面図、第１図ｔｅｌは本発明第４実施例の断面
図、第２図は従来のセラミックパッケージの断面図、第
３図は従来のプラスチックタイプパッケージの断面図で
ある。 第１図において、 １１は〕゛リント１反、 １１ａはダム、 １２はＩＣチップ、 １３は高熱伝導材、 １４はダイステージ、 １５はフィン、 １６は孔、 １７はピン、 １８はワイヤ、 １９はキャップ、 ２０はエポキシ系の接着樹脂、 ２１は銀ペースト、 ２２は空洞である。 ｔ 、′ 代理人 弁理士 井 桁 貞 −ｊ 本あ朗１丸例釘６Ｄ図 第１図 峯悉明＊光例前面目 第１図 （ｅ） ２トミノナビミａ［づ１１ヒイ列Ｃ創ｒ「うｉゴＣン１
第１図 イＡ乞」５イ！ジ１プｆぷｂ瓜り 第２図 オ乏来イ列断節図 第３図
Claims (5)
- （１）プリント板（１１）を基材とするＩＣチップ（１
２）を搭載したＩＣパッケージにおいて、 ダイステージ（１４）にシリコンの熱膨張係数に近い熱
膨張係数をもつ低熱抵抗性の高熱伝導材（１３）を介し
てＩＣチップ（１２）が接着されてなることを特徴とす
る半導体装置。 - （２）キャップ（１９）がプリント板（１１）の構成す
る本体の側部まで延在することを特徴とする特許請求の
範囲第１項記載の装置。 - （３）ダイステージ（１４）の下方に空洞（２２）が形
成され、空洞（２２）内に高熱伝導材（１３）が配置さ
れてなることを特徴とする特許請求の範囲第１項記載の
装置。 - （４）空洞（２２）内に配置された高熱伝導体にフィン
（１５）が形成されてなることを特徴とする特許請求の
範囲第１項記載の装置。 - （５）ダイステージ（１４）を含むプリント板（１１）
にピン（１７）を挿通してなることを特徴とする特許請
求の範囲第１項記載の装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268538A JPH07118486B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268538A JPH07118486B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128535A true JPS62128535A (ja) | 1987-06-10 |
| JPH07118486B2 JPH07118486B2 (ja) | 1995-12-18 |
Family
ID=17459912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268538A Expired - Lifetime JPH07118486B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118486B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787539U (ja) * | 1980-11-17 | 1982-05-29 | ||
| JPS57107063A (en) * | 1980-12-25 | 1982-07-03 | Nec Corp | Semiconductor package |
| JPS57164541A (en) * | 1982-02-19 | 1982-10-09 | Hitachi Ltd | Electric device |
| JPS59112940U (ja) * | 1983-12-07 | 1984-07-30 | 株式会社日立製作所 | 半導体装置 |
-
1985
- 1985-11-29 JP JP60268538A patent/JPH07118486B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787539U (ja) * | 1980-11-17 | 1982-05-29 | ||
| JPS57107063A (en) * | 1980-12-25 | 1982-07-03 | Nec Corp | Semiconductor package |
| JPS57164541A (en) * | 1982-02-19 | 1982-10-09 | Hitachi Ltd | Electric device |
| JPS59112940U (ja) * | 1983-12-07 | 1984-07-30 | 株式会社日立製作所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118486B2 (ja) | 1995-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970005712B1 (ko) | 고 열방출용 반도체 패키지 | |
| US6528882B2 (en) | Thermal enhanced ball grid array package | |
| KR100405845B1 (ko) | 다이아몬드히트싱크를구비한집적회로패키지 | |
| JP2592308B2 (ja) | 半導体パッケージ及びそれを用いたコンピュータ | |
| JPH08500469A (ja) | 多重チップ・モジュールを組み込んだ金属電子パッケージ | |
| TW200403822A (en) | Package for integrated circuit with thermal vias and method thereof | |
| KR20040027110A (ko) | 절연성 세라믹 히트 싱크를 갖는 디스크리트 패키지 | |
| JP2000323610A (ja) | フィルムキャリア型半導体装置 | |
| US20220208661A1 (en) | Qfn/qfp package with insulated top-side thermal pad | |
| JP2008211168A (ja) | 半導体装置および半導体モジュール | |
| JPH03174749A (ja) | 半導体装置 | |
| JPS61137349A (ja) | 半導体装置 | |
| JPS62128535A (ja) | 半導体装置 | |
| JP2736161B2 (ja) | 半導体装置 | |
| JP2004087700A (ja) | 半導体装置およびその製造方法 | |
| JPH06132441A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JPH0878616A (ja) | マルチチップ・モジュール | |
| JPH10135405A (ja) | 配線基板モジュール | |
| JPH04262562A (ja) | 半導体装置 | |
| JPH08274225A (ja) | 半導体部品 | |
| JP2004111431A (ja) | パワーモジュールとその製造方法 | |
| JPS61272956A (ja) | ハイブリツド型半導体装置 | |
| JPS60241240A (ja) | 半導体装置 | |
| JPH04196255A (ja) | 半導体チップキャリア | |
| JPS6348850A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |