JPS62127885A - Image display unit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は画像表示＊置に関し、更に詳しくは画像信号切
替回路を改善した画像表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an image display device, and more particularly to an image display device with an improved image signal switching circuit.

（従来の技術） この画像表示＃Ａ置は例えば０ＡＩＩ器等において画面
上に領域を表示して、その内外に異なるｉｉ！ｉｉ像デ
ータを表示しようとする装置である。(Prior art) This image display #A position displays an area on the screen in, for example, an 0AII device, and the inside and outside of the area are different ii! This is a device that attempts to display ii image data.

第５図（イ）、（ロ）は従来の画像表示装置の構成を示
すブロック図である。第５図（イ）に示すブロック図で
は制御回路１にＲＯＭ１１及び１１−が使用され、第５
図（ロ）に示すブロック図では制御回路２にレジスタ２
１及び２１′が使用されている。第６図は、第５図（イ
）、（ロ）の装置が画面３０上に表示する画像の区分さ
れた領域を示す。第５図（イ）、（ロ）の装置では、水
平アドレス信号■及び垂直アドレス信号■のそれぞれに
よって水平方向切替部分ａおよび垂直方向切替部分すの
範囲が設定され、この選定された範囲で形成される矩形
輪郭３１によって画面３０が２つの領域に区分される。FIGS. 5(a) and 5(b) are block diagrams showing the configuration of a conventional image display device. In the block diagram shown in FIG. 5(A), ROMs 11 and 11- are used in the control circuit 1, and the
In the block diagram shown in figure (b), the control circuit 2 has a register 2.
1 and 21' are used. FIG. 6 shows the divided areas of the image displayed on the screen 30 by the apparatuses shown in FIGS. 5(a) and 5(b). In the devices shown in FIGS. 5(a) and 5(b), the range of the horizontal direction switching part a and the vertical direction switching part 2 is set by the horizontal address signal ■ and the vertical address signal ■, respectively, and the formation is performed within this selected range. The screen 30 is divided into two areas by a rectangular outline 31.

画像信号■及び画像信号■めいずれか一方の画像信号は
、この区分された画面３０の一方の領域に表示され、又
、他方の領域には他方の画像信号が表示される。One of the image signals (2) and (2) is displayed in one area of the divided screen 30, and the other image signal is displayed in the other area.

（発明が解決しようとする問題点） この区分される領域の形状は前述のように矩形に限定さ
れ、第６図（ロ）に示すような任意形、状の輪郭３２で
区分して画面３０上に切替表示することのできない欠点
があった。又、複数の画像を同時に表示すること、特に
複数の画像を同一画面に積重ね表示することはできなか
った。(Problems to be Solved by the Invention) The shape of the area to be divided is limited to a rectangle as described above, and the screen 30 is divided by an outline 32 of an arbitrary shape as shown in FIG. 6(B). There was a drawback that the display could not be switched to the top. Furthermore, it is not possible to display a plurality of images at the same time, and in particular, it is not possible to display a plurality of images in a stacked manner on the same screen.

本発明は上記の問題点に鑑みてなされたもので、その目
的は、画面上に任意形状の輪郭で切替表示し、又、複数
の画像を同一画面にｖ４重ね、合成することのできる画
像表示装置を実現することである。The present invention has been made in view of the above-mentioned problems, and its purpose is to display images that can be switched and displayed on the screen with contours of arbitrary shapes, and that can superimpose and synthesize multiple images on the same screen. The goal is to realize the device.

（問題点を解決するための手段） 前記の問題点を解決するための本発明は、タイミング発
生回路と、フレームバッファと、プライオリティ　エン
コーダと、セレクタとから構成され、前記フレームバッ
ファは複数の制御データブレーンと複数の画像データバ
ッフ７プレーンを含み、任意に描く領域図形を前記制御
データブレーンに格納し、前記制御データプレーンを掃
引して逐次読み出して画像合成を行うことを特徴とする
ものである。(Means for Solving the Problems) The present invention for solving the above problems includes a timing generation circuit, a frame buffer, a priority encoder, and a selector, and the frame buffer is configured to store a plurality of control data. The present invention is characterized in that it includes a brain and a plurality of seven image data buffer planes, stores arbitrarily drawn area figures in the control data brain, and performs image synthesis by sweeping and sequentially reading out the control data planes.

（作用） トラックボール又はカーソル等の手段でＣＰＵを通じて
制御データプレーン上に領域を設定し、該制御データブ
レーンを希引してタイミング発生回路からの続出しタイ
ミング信号によって逐次プライオリティ　エンコーダ（
以下エンコーダという）に領域内外の信号を送出し、定
められた擾先′順位に基づいてセレクタに画像データプ
レーン選択信号を送って所望の画像を所望の領域に且複
数の画像の積重ね表示を行う。(Operation) An area is set on the control data plane through the CPU using a trackball or cursor, the control data plane is diluted, and the priority encoder (
It sends signals inside and outside the area to the encoder (hereinafter referred to as encoder), and sends an image data plane selection signal to the selector based on the predetermined order of destinations to display the desired image in the desired area and multiple images in a stacked manner. .

（実施例） 以下に図面を参照して本発明の実施例につぎ詳細に説明
する。(Examples) Examples of the present invention will be described in detail below with reference to the drawings.

第１図は本発明の実施例を示すブロック図である。１０
１は読出しタイミング発生回路でフレームバッファ１０
３への読出しタイミング信号を発生する。１０２はＣ’
ＰｔＪでその端末器として接続されているトラックボー
ル又はカーソルコントロール機能（図示せず）によって
フレームバッファ１０３内の制御データブレーン１１０
，１２０゜１３０上に図形を描かせて領域を設定させる
。１０３はフレームバッファで制御データブレーン１１
０．１２０．１３０及び画像データプレーン１５０．１
６０，１７０，１８０で構成されている。FIG. 1 is a block diagram showing an embodiment of the present invention. 10
1 is a read timing generation circuit and frame buffer 10
Generates a read timing signal to 3. 102 is C'
Control data brain 110 in frame buffer 103 by a trackball or cursor control function (not shown) connected as its terminal in PtJ
, 120° and 130° to set the area. 103 is a frame buffer and control data brain 11
0.120.130 and image data plane 150.1
It is composed of 60, 170, and 180.

１０４はエンコーダで、次に画像表示装置に送出すべき
画像が格納されている画像データブレーンの端子番号を
定められた優先順序に従って２進数で出力する。セレク
タ１０５は選択された画像データブレーンからの画像デ
ータ信号を図示しない画像表示装置に与えて画像表示さ
せる。ＣＰＵ１０２はフレームバッファ１０３に対して
アドレス信号を送り画像データの書込み、ｊ！出しを行
う。An encoder 104 outputs the terminal number of the image data brain in which the image to be sent next to the image display device is stored in binary numbers according to a predetermined priority order. The selector 105 supplies an image data signal from the selected image data plane to an image display device (not shown) to display an image. The CPU 102 sends an address signal to the frame buffer 103 to write image data, j! Make a delivery.

以上の構成の本装置の動作を説明する。先ずＣＰＵ１０
２の端末器であるトラックボール又はカーソルによりフ
レームバッファ１０３内の制御データブレーン１１０，
１２０，１３０上に図形１１１．１２１．１３１　（第
４図参照）が描かれる。The operation of this device having the above configuration will be explained. First, CPU10
The control data brain 110 in the frame buffer 103 by the trackball or cursor which is the second terminal device,
Figures 111, 121, and 131 (see FIG. 4) are drawn on 120 and 130.

この図形は画像表示装置により画面上に重畳されて表示
され、オペレータが領域を設定する手段とする。次いで
ＣＰＵ１０２は図形１１１，１２１゜１３１で囲まれた
領域内を外部とは異なるデータで埋めつくす。例えば外
部をｌ　Ｑ　１１、内部を１″とする。その後図形１１
１，１２１，１３１を消して画像表示装置の上では何も
見えなくするが、制御データブレーン１１０，１２０，
１３０上で図形１１１，１２１，１３１で囲まれたデー
タ域を生成する。第２図にフレームバッファ１０３の構
成を示寸。フレームバッファ１０３は前部に制御データ
ブレーン、後部に画像データブレーンを配置しである。This figure is superimposed and displayed on the screen by the image display device, and is used as a means for the operator to set the area. Next, the CPU 102 fills the area surrounded by the figures 111, 121, 131 with data different from the outside. For example, let the outside be l Q 11 and the inside be 1''. Then figure 11
1, 121, 131 so that nothing is visible on the image display device, but the control data brains 110, 120,
A data area surrounded by figures 111, 121, and 131 is generated on 130. FIG. 2 shows the configuration of the frame buffer 103. The frame buffer 103 has a control data brain at the front and an image data brain at the rear.

この一番手前の制御データブレーン１１０には図形１１
１が格納されていて、その内部は１″で埋め尽くされて
いる。図のように左から右へ矢印の様に掃引し、図形１
１１を通過したときは″゛１１パ号が出力される。図形
１１１の領域外の場合はＯ″を出力する。制御データブ
レーン１２０では第４図の図形１２１の内部を通過した
とき°“１″を、その外部のときは“Ｏ″を出力する。This frontmost control data brain 110 has a figure 11
1 is stored, and the inside is filled with 1''. As shown in the figure, sweep from left to right like an arrow, and the shape 1
When it passes through the figure 111, "11 pa number" is output. If it is outside the area of the figure 111, "O" is output. The control data brain 120 outputs "1" when it passes inside the figure 121 in FIG. 4, and outputs "O" when it passes outside it.

制御データブレーン１３０も同様にしてｌ　Ｑ　ＩＩ、
“１″の信号を出力づる。このような回路において画面
の表示動作を行うと、制御データブレーン１１０，１２
０．１３０のすべてのデータが″ＯＩＩの司会はエンコ
ーダ１０４の端子がなく、エンコーダ出力端子Ａ、Ｂは
共に１１０　ＩＩでセレクタ１０５で入力が“Ｏ１１な
のでＯＯａ子に入っている画像データブレーン１５０が
選択される。エンコーダ１０４では入力端子の数字に基
づいて［３，Ａ端子が２進数字の出力を出すようになっ
ており、セレクタ１０５ではこのＢ、Ａの２進数字に基
づいて出力端子０，１．２．３の何れかが選択され、そ
れにつながった画像データブレーン１５０，１６０，１
７０，１８０の画像データが画像表示装置へ送出される
。フレームバッファ１０３の掃引が進／Ｖで例えば制御
データブレーン１１０の出力が゛１″になると、エンコ
ーダ１０４の入力端子３につながっているのでＢ、Ａは
“’　１１　”となってセレクタ１０５では２進数字“
１１°′に基づいて入力端子３が選択されて画像データ
ブレーン１８０が選ばれる。更に制御データブレーン１
２０と１３０の出力が同時にＪＪ　Ｉ　Ｔｌとなったと
きは、エンコーダ１０４のプライオリティｉｌｌ　ｉｌ
ｌにより、制御データブレーン１２０が優先的に選ばれ
、Ｂ、Δは’１０”となり、セレクタ１０５では゛２″
を選択して画像データブレーン１７０の画像データが送
出される。この画像表示装置への読出しはタイミング発
生回路１０１からの続出しタイミングパルスによって行
われる。Similarly, the control data brain 130 also performs lQ II,
Outputs a “1” signal. When a screen display operation is performed in such a circuit, the control data brains 110 and 12
All the data of 0.130 is "OII moderator has no encoder 104 terminal, encoder output terminals A and B are both 110 II, selector 105 input is "O11, so image data brain 150 in OOa child is selected. In the encoder 104, the [3, A terminals are configured to output binary digits based on the numbers at the input terminals, and in the selector 105, the output terminals 0, 1, 2 are output based on the binary digits B and A. .3 is selected and the image data brains 150, 160, 1 connected to it are selected.
70,180 image data are sent to the image display device. For example, when the sweep of the frame buffer 103 is forward/V and the output of the control data brain 110 becomes "1", B and A become "'11" because they are connected to the input terminal 3 of the encoder 104, and the selector 105 becomes "2". hexadecimal digit “
11°', input terminal 3 is selected and image data brain 180 is selected. Furthermore, control data brain 1
When the outputs of 20 and 130 become JJ I Tl at the same time, the priority of encoder 104 ill ill
1, the control data brain 120 is selected preferentially, B and Δ become '10', and the selector 105 selects '2'.
is selected, and the image data of the image data brain 170 is sent out. Reading to the image display device is performed by successive timing pulses from the timing generation circuit 101.

この関係を第３図に示し、第３図の読出しタイミングパ
ルスと各波形の関係について説明する。８時点において
制御データブレーン１１０，１２０゜１３０の何れもＯ
°′なのでエンフーダ出力は１１　Ｑ　ＩＩ、従ってセ
レクタ１０５はｌｉ！ｉ像データブレーン１５０を選択
して１ｉｆｉ像１５１（領域外部で画像はない）が画面
に表われる。ｂ時点では制御データブレーン１３０の出
力が“１″になってエンコーダの１＃子に信号が入り、
Ｂ、Ａｔ、ｔ″０１″となってセレクタ１０５の１端子
が選ばれ、画像１６１が表示される。Ｃ時点では制御デ
ータブレーン１２０と１３０の出力が１°′になるが１
２０が優先となってエンコーダの１０４の２端子に入力
が入ってＢ、Ａは“１０″となりセレクタ１０５の２端
子が選ばれ、画像１７１が表示される。This relationship is shown in FIG. 3, and the relationship between the read timing pulse and each waveform in FIG. 3 will be explained. At time point 8, both control data brains 110, 120° and 130 are O.
°', so the enfuder output is 11 Q II, so the selector 105 is li! The i-image data brain 150 is selected and the 1ifi-image 151 (outside the area, there is no image) appears on the screen. At time b, the output of the control data brain 130 becomes "1" and a signal enters the 1# child of the encoder.
B, At, t″01″, one terminal of the selector 105 is selected, and the image 161 is displayed. At time C, the outputs of control data brains 120 and 130 are 1°', but 1
20 is given priority and input is input to the two terminals of the encoder 104, B and A become "10", the two terminals of the selector 105 are selected, and the image 171 is displayed.

この時は画像が重なっているときで画像１７１が画像１
６１の上にある。同様にしてｅ時点でぽ制御データブレ
ーン１１０，１２０．１３０すべてが“１゛°となって
プライオリティの高い１１０が選ばれて図形１８１が表
示される。この第３図のタイミングチャートは第２図に
示寸制御データブレーンの掃引の１ラインのみを表した
もので、これを１画面の掃引数だけ行って１画面が完成
する。At this time, when the images overlap, image 171 is image 1
It is above 61. Similarly, at time e, all of the control data brains 110, 120, and 130 become "1", and 110, which has the highest priority, is selected and the figure 181 is displayed.The timing chart of this figure is shown in figure 2. This shows only one line of the sweep of the dimensional control data brain, and one screen is completed by performing this as many times as the number of sweeps for one screen.

この画面の状態を第４図に示１°。図において３１は画
像表示装置を見ながらカーソル等で描いてＣＰＵを通し
て制御データブレーン１１０上に描いた画像で１１１の
領域を表示しである。これはやがて１１１の中は“１″
で埋められて輪郭は消されるものである。３２は画像デ
ータブレーン１８０の上の画像で＋＋　Ａ　＋＋が記さ
れている。点線の円は制御データブレーン１１０上に描
かれた領域を示したもので画ｍＡはこの円内にある部分
だけが表示される。画面３３，３４．３５．３６は何れ
も同様である。画面３７は制御データブレーン１１０．
１２０．１３０の全面を掃引して画面を完成した画像表
示装置に表われた表示画面である。The state of this screen is shown in Figure 4. In the figure, reference numeral 31 indicates an image drawn with a cursor or the like while looking at an image display device, and is drawn on the control data brain 110 through the CPU to display an area 111. This will eventually become "1" in 111
The outline is erased. 32 is an image above the image data brain 180 with ++ A ++ written thereon. The dotted circle indicates the area drawn on the control data brain 110, and only the portion of the image mA that is within this circle is displayed. The screens 33, 34, 35, and 36 are all similar. The screen 37 shows the control data brain 110.
This is a display screen that appears on an image display device that completes the screen by sweeping the entire surface of 120 and 130 pixels.

これによって明らかなように画＠１６１が一番下にあり
、次いで１７１、−１１に１８１があって重ねられてい
る。これは既述のように優先順位に従って表示されたか
らである。As is clear from this, the picture @161 is at the bottom, followed by 171, 181 at -11, and they are overlapped. This is because the items are displayed in priority order as described above.

以上の構造及び動作で明らかなように画面上をトラック
ボール又はカーソルで任意に描くことができるので任意
形状輪郭を描くことができ、更に複数の画面を重畳し、
合成することが可能になった。As is clear from the above structure and operation, it is possible to draw arbitrarily on the screen with a trackball or cursor, so it is possible to draw an arbitrary shape outline, and furthermore, by superimposing multiple screens,
It is now possible to synthesize.

この実施例では各制御データブレーン上の図形は各１個
の例を示したが、各々のブレーン内で図形が重ならない
限り複数個の図形が存在しても良い。In this embodiment, one figure is shown on each control data brain, but a plurality of figures may exist as long as the figures do not overlap within each brain.

又、各ブレーンの優先度は必要に応じて変更できるよう
にブＯグラムすることは可能である。Furthermore, it is possible to create a block diagram so that the priority of each brane can be changed as necessary.

更にこの実施例では図形内部の領域を示ずためにＣＰＬ
Ｊにより図形内部を１″で埋めつくしたが、簡単な矩形
のような図形の場合は輪郭に来たときフリップフロップ
を働かせる等ハードウェアで同等の機能を実現すること
もできる。Furthermore, in this example, in order to not show the area inside the figure, CPL
J is used to fill the inside of the figure with 1'', but in the case of a simple figure such as a rectangle, an equivalent function can be achieved with hardware, such as by operating a flip-flop when the outline is reached.

（発明の効果） 以上詳細に説明したように本発明によれば、部分画像の
切替情報を書込み、読出しのできるメモリであるυ１ｌ
ｌｌデータブレーンにトラックボール又はカーソル等で
オペレータが任意に描いて記録することができるため、
任意の形状の画像を描き、又、切替えることが可能であ
る。又、複数の制御データプレーンと優先処理回路の組
合せで互いに１なるに４域でも紙を載せるように積重ね
合成ができる。(Effects of the Invention) As described in detail above, according to the present invention, the memory υ1l is capable of writing and reading partial image switching information.
Since the operator can draw and record arbitrary data on the data brain using a trackball or cursor,
It is possible to draw and switch images of any shape. Furthermore, by combining a plurality of control data planes and priority processing circuits, it is possible to stack and synthesize one or four areas so that paper can be placed on each other.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例の構成を示すブロック図、第２
図はフレームバッファの構成及び制御データブレーンの
掃引状況の説明図、第３図は１１ｉ１％引のタイミング
チャート、第４図はフレームバッファ上の像と表示両面
の図、ｍ５図（イ）　（ロ）は従来装置の構成を示すブ
ロック図、第６図は切替領域を示す図で、（イ）は従来
例＠置で実現できる領域を示す説明図、（ロ）は任意形
状の領域を示す説明図である。 １．２・・・制御回路 ３・・・Ｖ）■回路 １１．１１−・・・ＲＯＭ １２．２３・・・アンド回路 ２．１．２１−・・・レジスタ ２２．２２−・・・比較器 ３０・・・画面 ３１．３２・・・領域を区分する輪郭 １０１・・・タイミング発生１！ｌｉｔ路１０２・・・
ＣＰＵ １０３・・・フレームバッファ １０４・・・プライオリティ　エンコーダ１０５・・・
セレクタ １１０．１２０，１３０・・・制御データブレーン１１
１．１２１，１３１・・・領域を区分する輪郭１６０．
１７０．１８０−・・画像データプレーン１６１．１７
１．１８１・・・画像 特許出願人　横同メディカルシスデム株式会社第５図 （イ） 第６ 図 （ロ）FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG.
The figure is an explanatory diagram of the configuration of the frame buffer and the sweep status of the control data brain, Figure 3 is a timing chart of 11i 1% discount, Figure 4 is a diagram of the image on the frame buffer and both sides of the display, Figure m5 (a) ) is a block diagram showing the configuration of the conventional device, FIG. 6 is a diagram showing the switching area, (a) is an explanatory diagram showing the area that can be realized with the conventional example @, and (b) is an explanation showing the area of arbitrary shape. It is a diagram. 1.2...Control circuit 3...V) ■Circuit 11.11-...ROM 12.23...AND circuit 2.1.21-...Register 22.22-...Comparison Device 30...Screen 31.32...Contour 101 that divides the area...Timing occurrence 1! lit road 102...
CPU 103...Frame buffer 104...Priority encoder 105...
Selector 110, 120, 130...Control data brain 11
1.121,131...A contour 160 that divides the area.
170.180--Image data plane 161.17
1.181... Image patent applicant Yokodo Medical System Co., Ltd. Figure 5 (a) Figure 6 (b)

Claims (1)

【特許請求の範囲】[Claims] タイミング発生回路と、フレームバッファと、プライオ
リティエンコーダと、セレクタとから構成され、前記フ
レームバッファは複数の制御データブレーンと複数の画
像データバッファブレーンを含み、任意に描く領域図形
を前記制御データブレーンに格納し、前記制御データブ
レーンを掃引して逐次読み出して画像合成を行うことを
特徴とする画像表示装置。It is composed of a timing generation circuit, a frame buffer, a priority encoder, and a selector, and the frame buffer includes a plurality of control data brains and a plurality of image data buffer brains, and an arbitrarily drawn area figure is stored in the control data brain. An image display device characterized in that the control data plane is swept and sequentially read out to perform image synthesis.