JPS62125659A - 入力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はＡ／Ｄコンバータ用集積回路、回転検出回路
用集積回路、自動車用集積回路などの半導体集積回路の
入力段に設けられる入力保護回路に係り、特に入力電圧
が負極性になる可能性があり、この負極性電圧による他
の回路への悪影響を抑制するようにしたものである。

［発明の技術的背景とその問題点］ 第５図はバイポーラトランジスタによって構成され、例
えば三つのアナログ入力電圧Ｖｉｎ、ｆ！ｉ、　。

Ｖ　ｉｎＢ　、　Ｖ　ｉｎＣのいずれかを選択してＡ／
Ｄ変換するＡ／Ｄ変換回路の入力段に設けられるマルチ
プレクサ回路部の構成を示す回路図である。このマルチ
プレクサ回路部において、入力電圧ＶｉｎＡを選択する
場合には選択信号５ＥＬＡのみが“ＯＩ＋レベルにされ
、残りの選択信号Ｓ　Ｅ　Ｌ　Ｂ　。

５ＥＬＣは゛１″レベルにされる。信号５ＥＬＢ。

５ＥＬＣが１１１１＋レベルにされるとｎｐｎｔ−ラン
ジスタ５１Ｂ及び５１Ｃがそれぞれオンするので、ｐｎ
ｐトランジスタ５２Ｂ及び５２Ｇそれぞれのエミッタ電
位はほぼアース電位にされる。他方、信号５ＥＬＡがｉ
ｒ　Ｏ＋＋レベルなのでｎｐｎｔ−ランジスタ５１Ａが
オフし、ベースに入力電圧Ｖ　ｉｎＡが供給されている
ｐｎｐトランジスタ５３Ａのエミッタ電位がＶｉｎ八よ
りもこのトランジスタ５３Ａのベース、エミッタ間電圧
ＶＢＥ５３だけ高い電位（Ｖ　ｉｎＡ＋ＶＢＥ５３）に
され、かつベースがこの１〜ランジスタ５３Ａのエミッ
タに接続されているｐｎｐトランジスタ５２Ａのエミッ
タ電位が１−配電位（ＶｉｎＡ＋ＶＢＥ５３）よりもこ
のトランジスタ５２Ａのベース、エミッタ間電圧ＶＢＥ
５２だけ高い電位（Ｖ＋ｎＡ＋ＶＢ　Ｅ　５３＋　ＶＢ
　Ｅ　５２）にされる。

一方、ｐｎ　ｐＩ−ランジスタ５４及び５５からなる電
流ミラー回路、エミッタが接続されたｎｐｎトランジス
タ５６ないし５９及び定電流源６０は差動回路を構成し
ており、トランジスタ５９のベース、コレクタ間が短絡
されているので、トランジスタ５６ないし５８のうちの
いずれか一つのベースに供給される電位と等しい電位が
１〜ランジスタ５９のベース、コレクタ接続点に設ｃノ
られた出力端子６１から出力される。従って、上記信＠
ＳＦＬ△のみが゛０″レベルにされているどきには、出
力端子６１からはトランジスタ５２Ａのエミッタ電位（
Ｖ！ｎＡ＋ＶＢｉ５３＋　Ｖ　Ｂ　Ｅ　５２）と等しい
電位が出力される。

また信号ＳＥＩ　Ｂが゛０″レベルにされるときには、
ｎｐｎｔ−ランジスタ５１Ｂがオフし、ベースに入力電
圧Ｖｉｎ１３が供給されているｐｎｐトランジスタ５３
Ｂのエミッタ電位がＶｉｎＢよりもこのトランジスタ５
３Ｂのベース、エミッタ間電圧ＶＢＥ５３だけ高い電位
（ＶｉｎＢ＋ＶＢＥ　５３）にされ、かつベースがこの
トランジスタ５３Ｂのエミッタに接続されているｐｎｐ
トランジスタ５２Ｂのエミッタ電位が上記電位（Ｖｉｎ
Ｂ＋ＶＢＥ　５３）よりもこのトランジスタ５２Ｂのベ
ース、エミッタ間電圧ＶＢＥ５２だけ高い電位（Ｖｉｎ
Ｂ＋Ｖｎ　Ｅ　５３＋ＶＢＥ５２）にされ、この電位が
出力端子６１から出力される。さらに信号５ＦＬＣが゛
Ｏ″レベルにされるときには、ｎｐｎトランジスタ５１
Ｇがオフし、ベースに入力電圧ＶｉｎＣが供給されてい
るｐｎｐｔ−ランジスタ５３Ｃのエミッタ電位がＶ　ｉ
ｒ＋Ｃよりもこのトランジスタ５３Ｃのベース、エミッ
タ間電圧ＶＢＥ５３だけ高い電位（ＶｉｎＣ＋Ｖｐ　Ｅ
　５３）にされ、かつベースがこのトランジスタ５３Ｃ
のエミッタに接続されているｐｎｐトランジスタ５２Ｃ
のエミッタ電位が上記電位（ＶｉｎＣ十Ｖｏ　Ｅ　５３
）よりもこのトランジスタ５２Ｃのベース、エミッタ間
電圧ＶＢＥ５２だけ高い電位（ＶｉｎＣ＋Ｖｓ　Ｅ　５
３十Ｖ　ｓ　Ｅ　５２）にされ、この電位が出力端子６
１から出力される。そしてここで選択された電圧は、そ
の後、図示しないＡ／Ｄ変換回路部においてＡ／Ｄ変換
される。なお、第５図において６２ないし６７はそれぞ
れ定電流源である。

第６図は上記のような回路を集積回路化したときの上記
トランジスタ５３Ａ　、　５３８　、５３０の部分の素
子構造を示す断面図である。Ｐ型の半導体基板７１上に
はＮ型半導体層７２が例えばエピタキシャル法によって
形成されている。このＮ型半導体層７２はＰ１型型半体
層７３で分離されたＮ型の島領域７４．７５．１６が形
成されており、それぞれの島領域７４．７５．７６内に
はＰ型半導体層７７．７８．７９それぞれが形成されて
いる。すなわち、上記各トランジスタ５３Ａ、　５３Ｂ
　、　５３Ｃは、Ｐ型半導体１ｉＩ７７．７８．７９そ
れぞれをエミッタ、島領域７４．７５．７６それぞれを
ベース、Ｐ型の半導体基板７１を共通のコレクタとして
構成されており、この半導体基板７１は接地されている
。

このような断面構造において、例えば入力電圧ＶｉｎＡ
として負極性の電圧が印加された場合にはＮ型の島領域
７４が負極性電位に設定される。このため、第６図中に
示１ように、接地されている基板７１からこの島領域７
４に向かって１１なる電流が流れる。他方、この電流１
１の影響により、上記島領域７４に隣接した島領域７５
から図示のような奇生電流１２が流れる。このため、こ
の島領域７５をベースとする前記１〜ランジスタ５３　
Ｂの入力電圧Ｖ　ｉｎＢが影響を受けて低下し、これが
変換誤差発生の原因どなる。

そこで従来ではこのように負極性窓ＩＪ印加時における
他の回路の電位変動を防止するため、第７図に示ずよう
に、上記のようなＡ／Ｄ変換回路が形成された集積回路
８０の入力端子にダイオード８１．８２及び抵抗８３な
どからなる保護回路を外付するようにしている。この保
護回路において、電圧Ｖｉｎの入力端子８４に負極性の
電圧が印加されるとダイオード８１が導通し、この負極
性電圧による電流は接地電位に逃がされる。また、集積
回路８０の内部で生じる負極性電圧による電流は抵抗８
３により十分に減衰されるので、上記のような伯の回路
に与える電位変動を十分に押さえることができる。なお
、もう１個のダイオード８２は正極性の高電圧に対する
保護用の乙のである。

ところが、このような保護回路を集積回路の外部に設け
ることは素子数が多くなるなどにより、価格の面から好
ましくない。そこでこのような保護回路を集積回路８０
の内部に形成することは容易に考えられることがである
。ところが、単にこの保護回路をそのまま内蔵さ口ただ
けではダイオード８１の奇生電流の影響により前記のよ
うな電位変動を防止することはできない。

［発明の目的］ この発明は上記のような事情を考慮し−Ｃなされたもの
であり、イの目的は集積回路に内蔵させることができ、
負極ｆ１−電圧の印力旧時にお（）る電位変動を防止す
ることができる入力保護回路を提供することにある。

［発明の概要］ 上記目的を達成でるため、この発明にあっては、基準電
位が印加された第１１電型の半導体基体と、上記基体上
に形成され、Ｍ準電位が印加された第２導電型の第１半
導体層をコレクタ、この第１半導体層内に形成され、基
準電位が印加された第１導電型の第２半導体層をベース
、この第２半導体層内に形成された第２導電型の第３半
導体層をエミッタとし、第３半導体層に入力電圧が印加
される第１のトランジスタと、上記基体をコレクタ、上
記基体上に上記第１の半導体層とは分離して形成された
第２導電型の第４半導体層をベース、この第４半導体層
内に形成された第１導電型の第５半導体層をエミッタと
し、この第５半導体層に抵抗素子を介して上記入力電圧
が印加される入力用の第２のトランジスタと、上記第４
の半導体層の周囲を取り囲むように形成され、基準電位
が印加された第２導電型の第６の半導体層とを具備した
入力保護回路が提供されている。すなわち、負極性電圧
のクランプ手段としてスイッチング作用を持つ１−ラン
ジスタを使用することにより、基板に電流が流れ込むこ
とを防止し、また入力用の第２のトランジスタのベース
に対し抵抗素子を介して入力電圧を印加づることにより
ベースに流れ込む負極性電流の値を減衰させ、かつ、第
２のトランジスタの周囲を基板とは別体電型の第６の半
導体層で取り囲みこの半導体層を基準電位に設定するこ
とによりこの第２の１ヘランジスタから流れ出る負極性
電流を減衰するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第２図はこの発明に係る入力回路を前記第５図と同様に
Ａ／Ｄ変換回路のマルヂブレクサ回路部に実施した場合
の回路図であり、一つのアナログ入力電圧Ｖｉｎの入力
回路部のみが示されている。

図において入力電圧Ｖｉｎが供給される入力端子１０と
前記第５図中の１〜ランジスタ５３に相当する入力用の
ｐｎｐトランジスタ１１のベースとの間には２個の抵抗
１２及び１３が直列に挿入されている。上記抵抗１２と
１３の接続点にはｎｐｎトランジスタ１４のエミッタが
接続されている。この１〜ランジスタ１４のコレクタ及
びベースは共に接地されている。さらに入力用のトラン
ジスタ１１のコレクタは接地され、エミッタと電源電位
Ｖｃｃとの間には定電流源１５が挿入されている。また
上記トランジスタ１１のエミッタには前記第５図中のト
ランジスタ５２に相当するｐｎｐトランジスタ１６のベ
ースが接続されている。このトランジスタ１６のコレク
タは接地されており、エミッタと電源電位Ｖｃｃとの間
には定電流［１７が挿入されている。またこのトランジ
スタ１７のエミッタには前記第５図中のトランジスタ５
１に相当する選択用のｎｐｎｔ−ランジスタ１８のコレ
クタが接続されており、このトランジスタ１８のエミッ
タは接地され、ベースには前記選択信号ＳＥＬが供給さ
れるようになっている。そして上記トランジスタ１６の
エミッタ電位は、図示しないが前記第５図と同様な構成
の差動回路に供給されている。

また、上記入力用のトランジスタ１１の周囲には破線で
示すガードリングが形成されており、このガードリング
は接地されている。

第１図は上記第２図のような構成の回路を集積回路化し
た際のトランジスタ１１ど１４の部分の断面構造を示す
断面図である。

Ｐ型の半導体塁根２１上にはＮ型半導体層２２が例えば
エピタキシャル法にＪ：って形成されている。

このＮ型半導体層２２にはＰ＋型半導体層２３で分離さ
れたＮ型の島領域２４．２５が形成されている。上記一
方の島領域２４の底部にはＮ＋＋導体層２６が形成され
ており、その一部はこの島領域２４の表面から露出する
ように形成されている。またこの島領域２４内にはＰ型
土導体層２７が形成され、さらにこのＰ型土導体層２７
内にはＮ型半導体層２８が形成されている。そして前記
第２図中のｎ　ｐ　ｎ　ｌ−ランジスタ１４は、上記Ｎ
型の島領域２４をコレクタ、Ｐ型土導体層２７をベース
及びＮ型半導体層２８をエミッタとして構成されてＪ３
す、Ｎ１半導体層２６、Ｐ型土導体層２７及びＮ型の島
領ｌ１１２４の周囲に形成されているＰ＋型半導体層２
３それぞれは接地され、Ｎ型半導体層２８は抵抗１２を
介して入力端子１０に接続されている。

上記他方の島領域２５内には１〕型型半体層２９が形成
されている。さらにこの島領域２５を分離するためのＰ
＋型半導体層２３の周囲には前記ガードリングを構成す
るＮ＋型型半体体層３０形成されている。

すなわち、前記第２図中のｐｎｐトランジスタ１１は、
Ｐ型の基板２１ををコレクタ、Ｎ型半導体層２５をベー
ス及びＰ型土導体層２９をエミッタとして構成されてお
り、このＮ型の島領域２５の周囲に形成されているＰ＋
型半導体層２３及びＮ＋型型半体体層３０れぞれは接地
され、Ｎ型半導体層２５は抵抗１３を介して上記トラン
ジスタ１４のＮ型半導体層２８に接続されている。また
このトランジスタ１１のＰ型土導体層２９は第２図中の
ｐｎｐトランジスタ１６のベース及び定電流１１５の一
端に接続されている。

このような構成において、入力端子１０に負極性の電圧
が印加された場合、第１図においてＮ型半導体層２８が
負極性電位に設定される。このＮ型半導体層２８が形成
されているＰ型土導体層２７は接地されているので、こ
のような負極性の電圧が印加されることにより、Ｎ型半
導体層２８及びＰ型土導体層２７とからなるｐｎ接合に
おいてＰ型土導体層２７からＮ型半導体Ｈ２８に向かっ
て電流が流れ、入力端子１０に印加された負極性電圧の
ほとんどはこのトランジスタ１４で吸収される。またＰ
型の基板２１とＮ型の島領［２４とは共に接地されてお
り同電位にされているので、入力端子１０に負極性の電
圧が供給されても、この基板２１と島領域２４とからな
るｐｎ接合にはほとんど電流は流れない。従って、基板
２１には電流が流れないため、上記島領域２４と隣接し
て設けられた島領域２５、基板２１及びＮ型半導体層２
４からなる経路の寄生電流発生せず、他の回路には影響
を与えない。

またトランジスタ１１については、入力端子１０に負極
性の電圧が供給された場合、Ｎ型の島領域２５が負極性
電位に設定される。このとき、前記第６図の場合と同様
に、他のＮ型の島幽域、Ｐ型の基板、Ｎ型の島領域２５
の経路で奇生電流が流れようとするが、この島領域２５
の周囲には高Ｉ１１度にＮ型不純物を含むＮ＋＋半導体
Ｆｍ３０が設けられているために、このＮ１型半導体層
３０、Ｎ型半導体装置２２、Ｐ’型型半体体層２３びＮ
型の島領域２５の経路でこのトランジスタ１１に発生ず
るほとんどの寄生電流が流れる。従って、このトランジ
スタ１１が仙の回路に与える影響もほとんどない。

この結果、この実施例回路では入力端子１０に負極性の
電圧が印加されても、他の回路に対して電位変動をほと
んど発生させない。

なお、一般にｎｐｎトランジスタはトランジスタ１４の
ように接続されている場合、エミッタに正極性の所定電
圧が印加されたときにツェナー特性を示す。このため、
このトランジスタ１４のエミッタとなる前記Ｎ型半導体
層２８などの不純物濃度の制陣によりこのツェナー電圧
を調整すれば、入力端子１０に印加される正極性の高電
圧に対する保護も図ることができる。

第３図は入力端子１０に負極性の電圧が印加されて負極
性の電流−Ｉが流れた時の他の回路の電位Ｖの変動を示
ず特性図である。図において曲線ａは従来回路のもので
あり、電流−Ｉが増加すると電位Ｖは大幅に低下する。

これに対して、曲線すは上記実施例回路のものであり、
電流−１が増加しても電位Ｖはほどんど低下しない。

第４図はこの発明の変形例の断面図であり、前記トラン
ジスタ１４の他の構造が示されている。この例では前記
Ｎ＋型型半体体層６をＮ型の島領域２４の底部のみなら
ず周囲にも連続的に形成し、かつ接地するようにしたも
のである。このような構成とすることににす、基板２１
を経由して流れる寄生電流は大幅に低減させることがで
きる。

第８図は上記実施例回路で使用される抵抗１２．１３の
具体的な構成を示す断面図である。これらの抵抗は、Ｐ
型の半導体基板２１上に形成されたＮ型半導体層２２を
Ｐ＋型半導体層２３で分離してＮ型の島領域８１を形成
し、この島領域８１内にＰ型半導体層８２を形成するこ
とによって構成されている。すなわち、前記抵抗１２．
１３はこのＰ型半導体層８２が使用される。そしてＮ型
の島領域８１はＶｃｃもしくはアースに接続されている
。

［発明の効果］ 以上説明したようにこの発明によれば、容易に集積回路
に内蔵させることができ、負極性電圧の印加時における
電位変動を防止することができる入力保護回路を提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す断面図、第２
図は上記実施例の回路図、第３図は上記実施例を説明す
るだめの特性図、第４図はこの発明の変形例の断面図、
第５図はＡ／Ｄ変換回路の入力段に設けられるマルチプ
レクサ回路部の構成を示す回路図、第６図は上記第５図
回路の一部分の素子構造を示す断面図、第７図は従来回
路の回路図、第８図は上記実施例回路で使用される抵抗
の構成を示す断面図である。 １１・・・入力用のｐｎｐトランジスタ、１２．１３・
・・抵抗、１４・・・ｎｐｎｔ−ランジスタ、１６・・
・ｐｎｐｔ−ランジスタ、２１・・・Ｐ型の半導体基板
、２２・・・Ｎ型半導体層、２３・・・Ｐ４″型半導体
層、２４．２５・・・Ｎ型の島領域、２６・・・Ｎ＋＋
導体層、２７・・・Ｐ型半導体層、２８・・・Ｎ型半導
体層、２９・・・Ｐ型半導体層、３０・・・Ｐ＋型半導
体層。 出願人代理人　弁理士　鈴江武彦 １７一

Claims (3)

【特許請求の範囲】
1. （１）基準電位が印加された第１導電型の半導体基体と
   、 上記基体上に形成され、基準電位が印加された第２導電
   型の第１半導体層をコレクタ、この第１半導体層内に形
   成され、基準電位が印加された第１導電型の第２半導体
   層をベース、この第２半導体層内に形成された第２導電
   型の第３半導体層をエミッタとし、第３半導体層に入力
   電圧が印加される第１のトランジスタと、 上記基体をコレクタ、上記基体上に上記第１の半導体層
   とは分離して形成された第２導電型の第４半導体層をベ
   ース、この第４半導体層内に形成された第１導電型の第
   ５半導体層をエミッタとしこの第５半導体層に抵抗素子
   を介して上記入力電圧が印加される入力用の第２のトラ
   ンジスタと、上記第４の半導体層の周囲を取り囲むよう
   に形成され、基準電位が印加された第２導電型の第６の
   半導体層と を具備したことを特徴とする入力保護回路。
2. （２）前記第１半導体層の底部には、不純物を高濃度に
   含み、基準電位が印加された第２導電型の第７の半導体
   層が形成されている特許請求の範囲第１項の記載の入力
   保護回路。
3. （３）前記第１半導体層の周囲を取り囲むように、不純
   物を高濃度に含み、基準電位が印加された第２導電型の
   第８の半導体層が形成されている特許請求の範囲第２項
   の記載の入力保護回路。