JPS62125620A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62125620A JPS62125620A JP60266409A JP26640985A JPS62125620A JP S62125620 A JPS62125620 A JP S62125620A JP 60266409 A JP60266409 A JP 60266409A JP 26640985 A JP26640985 A JP 26640985A JP S62125620 A JPS62125620 A JP S62125620A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- exposure
- patterns
- photomask
- exposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
〔従来の技術］
半導体集積回路の集積度が向上するにつれて、内部パタ
ーンの微細化および半導体チップの大型化が進んでいる
。
ーンの微細化および半導体チップの大型化が進んでいる
。
半導体基板］−にポ１〜レジス１−の緻細パターンを形
成するためには解像力の高い露光装置がｅ要となる。現
在、最も多く使用されている露光装置はホＩ・マスク」
二のパターンを１７′５に縮小投影してホトレジス１〜
膜」−に露光する縮小投影型露光装置である。
成するためには解像力の高い露光装置がｅ要となる。現
在、最も多く使用されている露光装置はホＩ・マスク」
二のパターンを１７′５に縮小投影してホトレジス１〜
膜」−に露光する縮小投影型露光装置である。
この縮小投影型露光装置は１回の露光で露光できる露光
面積が１５ｍｍＸ１５＋＊ｍ程度である。この為、露光
面積を大きくするためにレンスを大きくすると、トング
のゆがみが大きくなり露光パターンの位置精度が悪くな
る。従って縮小投影型露光装置の露光面積を現状よりも
大きく広げることは困難である。
面積が１５ｍｍＸ１５＋＊ｍ程度である。この為、露光
面積を大きくするためにレンスを大きくすると、トング
のゆがみが大きくなり露光パターンの位置精度が悪くな
る。従って縮小投影型露光装置の露光面積を現状よりも
大きく広げることは困難である。
１発明が解決しようとする問題点、ｌ
半導体チップの大きさは現状でも一辺１０＋ｓ＋＋＋以
上のものがあり、今後も大きくなっていく方向にある。
上のものがあり、今後も大きくなっていく方向にある。
従って、縮小投影型露光装置を使用して半導体装置を製
造する場合、従来のように１回の露光で１チツプ又は複
数チップ分の露光を行っている限り半導体チップの大き
さは露光面積に制限されてしまうという問題点がある。
造する場合、従来のように１回の露光で１チツプ又は複
数チップ分の露光を行っている限り半導体チップの大き
さは露光面積に制限されてしまうという問題点がある。
本発明の目的は、半導体チ・・ノブの大きさが露光装置
の露光面積に制限されることのない半導体装置の製造方
法を提イ１（することにある。
の露光面積に制限されることのない半導体装置の製造方
法を提イ１（することにある。
１、問題点を解決するための手段〕
本発明の半導体装置の製造方法は、所定のパターンを複
数個に分割して各分割パターン毎にホ１〜マスクを形成
する工程と、半導体基板−１−に形成されたホ１〜レジ
ス１〜膜トに前記ホトマスクのパターンを順次隣接させ
ながら縮小露光し７て［）１ｆ記所定のパターンの縮小
パターンを前記ポ）・ト・シスｈ膜に形成する工程とを
含むものである。
数個に分割して各分割パターン毎にホ１〜マスクを形成
する工程と、半導体基板−１−に形成されたホ１〜レジ
ス１〜膜トに前記ホトマスクのパターンを順次隣接させ
ながら縮小露光し７て［）１ｆ記所定のパターンの縮小
パターンを前記ポ）・ト・シスｈ膜に形成する工程とを
含むものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例に用いられるパターン、第２
図は第１図に示したパターンを２分割して形成した２枚
のポ）ヘマスクの平面］Ａである。尚見易くする為にパ
ターン領域１Ａには斜線を施しである。
図は第１図に示したパターンを２分割して形成した２枚
のポ）ヘマスクの平面］Ａである。尚見易くする為にパ
ターン領域１Ａには斜線を施しである。
第１図に示したように、１個の゛Ｖ導体チップに形成さ
れるパターン１か、縮小投影露光装置のマスク側の露光
範囲２よりも大きい場合、そのパターンを２分割し、露
光範囲２に収まる２枚のホトマスク３Ａ、３Ｂを形成し
て露光に用いる７第３図（ａ、）、（ｂ）は本発明の一
実施例を説明する為の製造工程順に示したシリコン基板
の平面図である。
れるパターン１か、縮小投影露光装置のマスク側の露光
範囲２よりも大きい場合、そのパターンを２分割し、露
光範囲２に収まる２枚のホトマスク３Ａ、３Ｂを形成し
て露光に用いる７第３図（ａ、）、（ｂ）は本発明の一
実施例を説明する為の製造工程順に示したシリコン基板
の平面図である。
まず、第３図（ａ）に示すようにシリコン基板４」−に
形成されたホ１〜レジスト膜６−にの所定部分に、第２
図に示したホトマスク３Ａを用いて繰り返し露光を行な
い露光パターン５Ａを形成する。
形成されたホ１〜レジスト膜６−にの所定部分に、第２
図に示したホトマスク３Ａを用いて繰り返し露光を行な
い露光パターン５Ａを形成する。
次に、第３図（１））に示すように、ホ１ヘマスク３Ｂ
を用いて露光パターン５Ａの隣接した部分に繰り返し露
光を行ない露光パターン５ ＋３を形成する。
を用いて露光パターン５Ａの隣接した部分に繰り返し露
光を行ない露光パターン５ ＋３を形成する。
このように露光することにより、ホトマスク３八で露光
された露光パターン５Δとホトマクス３Ｂで露光された
露光パターン５Ｂはシリコン基板４の一ヒてつながって
１つのパターンを形成する。
された露光パターン５Δとホトマクス３Ｂで露光された
露光パターン５Ｂはシリコン基板４の一ヒてつながって
１つのパターンを形成する。
これは第１図のパターン１をシリコン基板４の上に縮小
投影露光したものと同じになる。
投影露光したものと同じになる。
このように本実施例に、１：れば、１回の露光で１個の
半導体チップのパターンを露光するという、従来の方法
ではイζ可能であった縮小投影露光装置の最大露光範囲
よりも大きいパターンの露光が可能となる。
半導体チップのパターンを露光するという、従来の方法
ではイζ可能であった縮小投影露光装置の最大露光範囲
よりも大きいパターンの露光が可能となる。
なお、」二記実施例では、元のパターン１を２つに分割
して２枚のポ１−マスクを形成し、２度の露光に分けて
パターンを露光した場合について説明したが、パターン
の分割は２分割に限らず３分割以上でもよく、また分割
の大きさ及び形状は最大露光範囲に入る限り任意の大き
さでもよいことは言うまでもない、 １発明の効果〕 以上説明したように本発明は、１−）のパターンを２枚
以上のホトマスクを用いて露光することによって、寸法
の大きい半導体チップのパターンを形成することができ
るので、１つの半導体チ・ツブにより多くの機能を持た
せることかでき、また半導体装置の設計段階で、半導体
チ・・ノブの大きさに関する制限がなくなるという効果
かある。
して２枚のポ１−マスクを形成し、２度の露光に分けて
パターンを露光した場合について説明したが、パターン
の分割は２分割に限らず３分割以上でもよく、また分割
の大きさ及び形状は最大露光範囲に入る限り任意の大き
さでもよいことは言うまでもない、 １発明の効果〕 以上説明したように本発明は、１−）のパターンを２枚
以上のホトマスクを用いて露光することによって、寸法
の大きい半導体チップのパターンを形成することができ
るので、１つの半導体チ・ツブにより多くの機能を持た
せることかでき、また半導体装置の設計段階で、半導体
チ・・ノブの大きさに関する制限がなくなるという効果
かある。
第１図は本発明の一実施例に用いられるパターン、第２
図は第１図に示したパターンを２分割して形成した２枚
のホトマスクの平面図、第３図（ａ、）、（ｂ）は本発
明の一実施例を説明する為の製造］二程順に示したシリ
コン基板の平面図である。 １・・パターン、２・・露光範囲、３Ａ、３Ｂ・・・ポ
１へマスク、４・・・シリコン基板、５Ａ、５Ｂ・・・
露光パターン、６・ポトレジス１〜膜。
図は第１図に示したパターンを２分割して形成した２枚
のホトマスクの平面図、第３図（ａ、）、（ｂ）は本発
明の一実施例を説明する為の製造］二程順に示したシリ
コン基板の平面図である。 １・・パターン、２・・露光範囲、３Ａ、３Ｂ・・・ポ
１へマスク、４・・・シリコン基板、５Ａ、５Ｂ・・・
露光パターン、６・ポトレジス１〜膜。
Claims (1)
- 所定のパターンを複数個に分割して各分割パターン毎に
ホトマスクを形成する工程と、半導体基板上に形成され
たホトレジスト膜上に前記ホトマスクのパターンを順次
隣接させながら縮小露光して前記所定のパターンの縮小
パターンを前記ホトレジスト膜に形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266409A JPS62125620A (ja) | 1985-11-26 | 1985-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266409A JPS62125620A (ja) | 1985-11-26 | 1985-11-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125620A true JPS62125620A (ja) | 1987-06-06 |
Family
ID=17430531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266409A Pending JPS62125620A (ja) | 1985-11-26 | 1985-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731131A (en) * | 1990-08-24 | 1998-03-24 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor devices |
-
1985
- 1985-11-26 JP JP60266409A patent/JPS62125620A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731131A (en) * | 1990-08-24 | 1998-03-24 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor devices |
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