JPS6212518B2 - - Google Patents
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- JPS6212518B2 JPS6212518B2 JP52027418A JP2741877A JPS6212518B2 JP S6212518 B2 JPS6212518 B2 JP S6212518B2 JP 52027418 A JP52027418 A JP 52027418A JP 2741877 A JP2741877 A JP 2741877A JP S6212518 B2 JPS6212518 B2 JP S6212518B2
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Description
【発明の詳細な説明】
本発明は鍵盤楽器における演奏情報検出記録方
法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for detecting and recording performance information in a keyboard instrument.
近年、鍵盤楽器において、これと計算機を結合
し、演奏情報の自動収録、自動楽譜作成などが行
なわれている。 In recent years, keyboard instruments have been combined with computers to automatically record performance information and automatically create musical scores.
自動収録の方法としては１秒間に数十回から数
百回のサンプリングを行なうことにより、全部の
鍵盤または音色タブレツト、エクスプレツシヨン
ペダル等のオンオフ状態を調べ、先にサンプリン
グした時の状態と比較して変化の有無を検出し、
変化のあつた時だけその鍵番号データと先の変化
からの時間長データとを記録する方式が用いら
れ、データ量を縮少する方法として知られてい
る。 The automatic recording method involves sampling dozens to hundreds of times per second, checking the on/off status of all keyboards, tone tablets, expression pedals, etc., and comparing them with the status of the previous sampling. to detect whether there is a change,
A method is used in which key number data and time length data from the previous change are recorded only when a change occurs, and is known as a method for reducing the amount of data.
しかし、このような方法を用いて、１秒間に数
百回以上というような高速サンプリングをした場
合、たとえば和音等で同時に鍵を押したつもりで
も、１回のサンプリングの中に全部の変化が表わ
れるのではなく数回のサンプリングにまたがつて
いることが多く、高速サンプリングであるからデ
ータ量がぼう大なものとなる。 However, if such a method is used to perform high-speed sampling, such as several hundred times per second, even if the keys are pressed at the same time to play a chord, all the changes will be represented in one sampling. In many cases, the data is not sampled, but rather spans several samplings, and the amount of data is enormous due to the high-speed sampling.
また、逆に低速サンプリングをした場合にはわ
ずかな時間ずれの間にサンプリングされ、同時に
押した１つの和音が２つのサンプリングに分割さ
れ別のデータのようにデータ化される可能性があ
る。このデータを再現すると明らかに時間ずれが
分つてしまう。 Conversely, when low-speed sampling is performed, the samples are sampled with a slight time lag, and one chord pressed at the same time may be divided into two samples and converted into data as separate data. When this data is reproduced, the time lag becomes obvious.
本発明の目的は高速サンプリング時無駄なデー
タを省き低速サンプリング時データの誤りを生じ
ることのない簡単な構成の演奏情報検出記録方法
を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a performance information detection and recording method with a simple structure that eliminates unnecessary data during high-speed sampling and does not cause errors in data during low-speed sampling.
前記目的を達成するため、本発明の演奏情報検
出記録方法は、演奏情報を検出し、鍵状態に変化
のあつた時それ以前に鍵状態に変化のあつたサン
プリングタイムからのサンプリング数を時間長デ
ータとして鍵番号データと一緒に記憶する演奏情
報検出記録方法において、
任意の鍵状態の変化から次の鍵状態の変化まで
の時間幅が所定のサンプリング数より小さい場合
には、該時間幅内の別々のサンプリングタイムに
検出された鍵情報を一括して同一サンプリングタ
イムに変化したものとして処理することを特徴と
するものである。 In order to achieve the above object, the performance information detection and recording method of the present invention detects performance information, and when a change in key state occurs, calculates the number of samplings from the sampling time at which the key state changed over a period of time. In a performance information detection and recording method in which data is stored together with key number data, if the time width from a given key state change to the next key state change is smaller than a predetermined number of samplings, This method is characterized in that key information detected at different sampling times is collectively processed as having changed at the same sampling time.
以下本発明を実施例につき詳述する。 The present invention will be described in detail below with reference to examples.
本発明の原理はサンプリングされた鍵の状態変
化を全部、各々のサンプリングタイムにおける演
奏情報として記録するのではなく、数回のサンプ
リングに分割されて検出されたデータであつて
も、その演奏者の演奏可能な速度を設定し、これ
を基準として練習時等においては意識的に速度を
調整して同時に押したと考えられるものは同じサ
ンプリングタイムとして記録する方式である。 The principle of the present invention is that, rather than recording all the state changes of the sampled keys as performance information at each sampling time, even if the data is divided into several samplings and detected, In this method, a playable speed is set, and using this as a standard, the speed is consciously adjusted during practice, etc., and those that are considered to be pressed at the same time are recorded as the same sampling time.
すなわちサンプリング周波数をαHzとした時、
ある演奏者が意識的に調整可能の時間幅の最小を
このサンプリングの回数においてβ回（時間は
β／α秒）と定め、その演奏者の情報収集中にサ
ンプリング回数が（β−γ）回（ただしγは０≦
γ≦β−１を満足する整数）未満で再び情報の検
出があつた場合にはそのサンプリングブロツクは
同時に鍵を押したものと判断し、このデータは先
に検出されたデータと同じサンプリングタイムと
して処理する。β／αは通常0.01〜0.05秒程度と
するが、練習のためまたは記憶装置の都合上低速
サンプリングを行なう場合は0.1〜0.2秒またはそ
れ以上にすることもできる。 In other words, when the sampling frequency is αHz,
The minimum time width that a certain performer can consciously adjust is determined to be β times (time is β/α seconds) in the number of samplings, and the number of samplings is (β - γ) times during the information collection for that performer. (However, γ is 0≦
If information is detected again at a time less than γ≦β−1 (an integer satisfying Process. β/α is usually about 0.01 to 0.05 seconds, but can be set to 0.1 to 0.2 seconds or more if low-speed sampling is performed for practice or storage reasons.
γはサンプリングに現われたずれが演奏者の意
識的なものかどうかの判定に余裕をもたせるため
であり、通常０〜β／４程度で十分である。 The purpose of γ is to allow some leeway in determining whether the deviation appearing in the sampling is intentional by the performer, and usually a value of about 0 to β/4 is sufficient.
第１図は従来の演奏情報の検出例を示す。すな
わち、６鍵づつをほぼ一定時間間隔で押した場合
に検出された鍵番号データと時間長データを示し
たもので毎回組合せパターンが若干異なる。サン
プリング周波数は1000Hzである。 FIG. 1 shows an example of conventional performance information detection. That is, it shows the key number data and time length data detected when six keys are pressed at approximately constant time intervals, and the combination pattern is slightly different each time. The sampling frequency is 1000Hz.
第２図ａ，ｂは第１図の場合に本発明を適用し
た原理説明図である。この場合前述のβ＝５ γ
＝１である。すなわち２つの状態変化の間隔がサ
ンプル回数でβ−γ＝４回未満であれば双方とも
同じサンプリングタイムの一括データとして処理
するものである。 FIGS. 2a and 2b are explanatory diagrams of the principle of applying the present invention to the case of FIG. 1. In this case, the aforementioned β=5 γ
=1. That is, if the interval between two state changes is less than 4 times (β-γ=4 samples), both are processed as batch data of the same sampling time.
同図ａは鍵番号データの一連の変化の中で一番
最初に変化が検出された時をサンプリングタイム
とし、同図ｂは一番最後に変化が検出された時を
サンプリングタイムとしたものである。このよう
にすることにより、第１図の従来例の場合数個の
時間長データに対する鍵番号データを記憶する必
要があるのに対し、本発明の場合１個の時間長デ
ータに対する鍵番号データのみを記憶すればよい
から、記憶容量とその処理関係が格段に簡単化さ
れる。 In Figure a, the sampling time is the time when the first change is detected in a series of changes in the key number data, and in Figure b, the sampling time is the time when the last change is detected. be. By doing so, in the conventional example shown in FIG. 1, it is necessary to store key number data for several pieces of time length data, whereas in the present invention, only key number data for one piece of time length data is stored. , the storage capacity and processing relationships thereof are greatly simplified.
第３図は本発明の実施例の構成を示す説明図で
あり、デジタル電子楽器に適用した回路例を示
す。第４図は第３図の実施例の動作を示すタイム
チヤートである。 FIG. 3 is an explanatory diagram showing the configuration of an embodiment of the present invention, and shows an example of a circuit applied to a digital electronic musical instrument. FIG. 4 is a time chart showing the operation of the embodiment shown in FIG.
同図において、並列入力直列出力シフトレジス
タ１１にはデジタル電子楽器を演奏する際に変化
しうる情報のすべてが並列に入力される。すなわ
ち、上鍵盤，下鍵盤，足鍵盤，音色タブレツトは
もとよりドローバーやエクスプレツシヨンペダル
についてもデジタル量に変換して入力する。これ
らの並列入力された演奏情報はサンプリング信号
ａで並列入力直列出力シフトレジスタ１１にラツ
チされ、クロツク信号ｂで１ビツトづつ右へシフ
トされる。直列入力直列出力シフトレジスタ１２
には前回のサンプリングの時ラツチされた演奏情
報が格納されており、これも信号ｂによつて１ビ
ツトづつ右へシフトされる。これら２個のシフト
レジスタ１１，１２の出力を排他的ORゲート１
３を通し、演奏情報に変化があつたかどうかを調
べる。そして演奏情報に変化があつた場合には排
他的ORゲート１３の出力は“１”、なかつた場合
は“０”となる。第４図に信号ａ，ｂに対応し信
号ｅはたとえばサンプリングブロツクロにおいて
３ビツトの演奏情報の変化を示している。 In the figure, all information that may change when playing a digital electronic musical instrument is input in parallel to a parallel input serial output shift register 11. That is, not only the upper keyboard, lower keyboard, foot keyboard, tone tablet, but also the drawbars and expression pedals are converted into digital quantities and input. These parallel input performance information are latched into the parallel input serial output shift register 11 using the sampling signal a, and are shifted to the right one bit at a time using the clock signal b. Serial input serial output shift register 12
The performance information latched during the previous sampling is stored in , and this is also shifted to the right one bit at a time by signal b. The outputs of these two shift registers 11 and 12 are connected to exclusive OR gate 1.
3, check whether there is any change in the performance information. If there is a change in the performance information, the output of the exclusive OR gate 13 will be "1", otherwise it will be "0". In FIG. 4, signal e, which corresponds to signals a and b, shows changes in 3-bit performance information in the sampling block, for example.
次にANDゲート１４を設けて信号ｅと信号ｂ
の論理積をとつているのは、第４図の信号ｅに示
されているように、２ビツト続けて変化があつた
場合、排他的ORゲート１３の出力信号ｅではOR
ゲート２７を介しメモリアドレスカウンタ２８を
カウントするのに不都合となるからである。この
場合ANDゲート１４の出力信号ｆは第４図の波
形に示すようになり、ORゲート２７を介し出力
信号ｌとしてメモリアドレスカウンタ２８に与え
られアドレス指定し、またORゲート２９を介し
出力信号ｈを書き込み／読み取り（Ｗ／Ｒ）信号
として記憶回路３０に送る。さらに信号ｆは分岐
してフリツプフロツプ（FF）１５のセツト信号
にも用いられる。このフリツプフロツプ１５は１
つのサンプリングブロツク内に変化したビツトが
あつたかどうかを次のサンプリングが始まる直前
まで覚えておくためである。従つてフリツプフロ
ツプ１５の出力信号ｇは第４図の波形で示され、
これが“１”となるとこのサンプリングブロツク
で変化があつたのであるから時間長データを第２
図に示す信号ｃのタイミングで記憶する必要があ
る。このためフリツプフロツプ１５の出力信号ｇ
と信号ｃをANDゲート１６で論理積をとり、信
号ｆとともにORゲート２９を介し信号ｈをＷ／
Ｒ信号として記憶回路３０に送る。フリツプフロ
ツプ１５の出力信号ｇが“０”ならばこのサンプ
リングブロツク内に変化がなかつたのであるか
ら、鍵番号も時間長データも記憶する必要はなく
信号ｈは“０”のままである。 Next, an AND gate 14 is provided to output the signal e and the signal b.
As shown in the signal e in FIG. 4, when two bits change continuously, the output signal e of the exclusive OR gate 13 is
This is because it is inconvenient to count the memory address counter 28 via the gate 27. In this case, the output signal f of the AND gate 14 has a waveform as shown in FIG. is sent to the storage circuit 30 as a write/read (W/R) signal. Furthermore, the signal f is branched and is also used as a set signal for a flip-flop (FF) 15. This flip-flop 15 is 1
This is to remember whether or not a bit changed in one sampling block until just before the next sampling starts. Therefore, the output signal g of the flip-flop 15 is shown in the waveform of FIG.
If this becomes “1”, it means that a change occurred in this sampling block, so the time length data is
It is necessary to store the data at the timing of the signal c shown in the figure. Therefore, the output signal g of flip-flop 15
AND signal c is ANDed by AND gate 16, and signal h is outputted by W/ through OR gate 29 along with signal f.
It is sent to the storage circuit 30 as an R signal. If the output signal g of the flip-flop 15 is "0", it means that there has been no change within this sampling block, so there is no need to store the key number or time length data, and the signal h remains at "0".
時間長カウンタ（）１７は変化のあつたサン
プリングタイムから次に変化のあつたサンプリン
グタイムまでの時間をサンプリング信号ａをカウ
ントすることによつて時間長データを作る回路で
ある。この出力１が比較回路１９に与えられ
る。ここにおいて本発明の方法が適用される。 The time length counter ( ) 17 is a circuit that generates time length data by counting the sampling signal a from the sampling time that has changed to the sampling time that has changed next. This output 1 is given to the comparator circuit 19. Here the method of the invention is applied.
すなわち、（β−γ）値設定回路１８は演奏情
報の記録を始める前に前述した（β−γ）値を決
めておき、演奏情報収録中、常に設定値２を比
較回路１９に送出する。この場合、（β−γ）値
の調整はスイツチによる手動操作でもよいし、計
算機等による自動制御で行なうこともできる。比
較回路１９は（β−γ）値設定回路１８からの設
定値２と時間長カウンタ（）１７の出力値
１とを比較し、第４図に示す信号ｊを送出する。
この場合１≧２の時すなわち双方の値が等し
いか（β−γ）値よりも時間長カウンタ（）１
７の方が大きい時“１”を出力する。 That is, the (β-γ) value setting circuit 18 determines the above-mentioned (β-γ) value before starting recording performance information, and always sends the set value 2 to the comparison circuit 19 during performance information recording. In this case, the (β-γ) value may be adjusted manually using a switch or automatically controlled by a computer or the like. The comparison circuit 19 compares the set value 2 from the (β-γ) value setting circuit 18 and the output value of the time length counter ( ) 17.
1 and sends out a signal j shown in FIG.
In this case, when 1 ≧ 2 , that is, whether both values are equal or the time length counter ()1 is greater than the (β-γ) value.
When 7 is larger, "1" is output.
この比較回路１９の出力ｊはたとえば第４図の
波形で示される。この波形は同図に示す時間長カ
ウンタ（）の出力値１の値と（β−γ）＝４
とした時の１例を示したものである。 The output j of this comparison circuit 19 is shown, for example, in the waveform of FIG. This waveform is the value of the output value 1 of the time length counter () shown in the same figure and (β-γ) = 4
An example is shown below.
ワンシヨツトマルチバイブレータ２６はこの比
較回路１９の出力ｊを入力してこれが“０”から
“１”に移つた時に短い正方向のパルス信号ｋを
出力する。この信号ｋはORゲート２７を介して
メモリアドレスカウンタ２８のクロツク入力ｌと
して用いられるとともに、分岐して時間長カウン
タ（）２１のリセツト端子に接続される。 The one-shot multivibrator 26 inputs the output j of the comparison circuit 19 and outputs a short positive pulse signal k when the output j changes from "0" to "1". This signal k is used as the clock input l of the memory address counter 28 via the OR gate 27, and is branched off and connected to the reset terminal of the time length counter (21).
時間長カウンタ（）２１はサンプリング回数
をカウントするのであるが、常にはリセツトをか
けないで、（β−γ）値と時間長カウンタ（）
１７の値とが等しくなつた時すなわち１＝２
の時に比較回路１９の出力が“０”から“１”に
変わり、この立上りで動作するワンシヨツトマル
チバイブレータ２６の出力信号ｋでリセツトをか
ける。ただしこのリセツトは時間長カウンタ
（）２１の内容をオール“０”にするのではな
く、（β−γ）設定回路１８で指定された値にリ
セツトする。この出力は信号ｃのタイミングでゲ
ートされるANDゲート２３とORゲート２５を通
して記憶回路３０に前記メモリアドレスカウンタ
２８のアドレスに対応して記憶される。鍵番号カ
ウンタ２２は並列に入力される演奏情報に対し、
それぞれ１対１に対応した番号を割り当てる回路
である。そのため並列入力直列出力シフトレジス
タ１１のシフトクロツク信号ｂを入力してカウン
トし、シフトレジスタ１１のサンプリング信号ａ
でリセツトされる。この出力は信号ｃを反転した
タイミングでゲートされるANDゲート２４とOR
ゲート２５を通して記憶回路３０に前記メモリア
ドレスカウンタ２８のアドレスに対応して記憶さ
れる。 The time length counter () 21 counts the number of sampling times, but it is usually not reset, and the (β-γ) value and the time length counter () are
When the value of 17 becomes equal, that is, 1 = 2
At this time, the output of the comparison circuit 19 changes from "0" to "1", and a reset is applied by the output signal k of the one-shot multivibrator 26 which operates at this rising edge. However, this reset does not reset the contents of the time length counter ( ) 21 to all "0", but to the value specified by the (β-γ) setting circuit 18. This output is stored in a memory circuit 30 corresponding to the address of the memory address counter 28 through an AND gate 23 and an OR gate 25 which are gated at the timing of the signal c. The key number counter 22 receives performance information input in parallel.
This is a circuit that assigns numbers in a one-to-one correspondence. Therefore, the shift clock signal b of the parallel input serial output shift register 11 is input and counted, and the sampling signal a of the shift register 11 is
will be reset. This output is ORed with AND gate 24 which is gated at the timing when signal c is inverted.
The data is stored in the memory circuit 30 through the gate 25 in correspondence with the address of the memory address counter 28.
時間長カウンタ（）２１，鍵番号カウンタ２
２のそれぞれの出力端のANDゲート２３，２４
およびこれらの出力を通すORゲート２５は記憶
回路３０の入力端を時分割して使用するためであ
る。すなわち通常は鍵信号カウンタ２２の出力が
接続されているが、信号ｃが“１”の間は時間長
カウンタ（）２１の出力が接続される。その時
時間長データを書き込むか否かは第４図に示すフ
リツプフロツプ１５の出力信号ｇの状態によつて
決まる。 Time length counter () 21, key number counter 2
AND gates 23 and 24 at the respective output ends of 2
The OR gate 25 passing these outputs is used to time-divisionally use the input terminal of the memory circuit 30. That is, normally the output of the key signal counter 22 is connected, but while the signal c is "1", the output of the time length counter ( ) 21 is connected. Whether or not time length data is written at that time is determined by the state of the output signal g of the flip-flop 15 shown in FIG.
時間長カウンタ（）２１，鍵番号カウンタ２
２とも15ビツト構成になつており、残りの１ビツ
トは記憶回路３０の出力段において時間長データ
であるかまたは鍵番号データであるかを見分ける
ために使用されている。 Time length counter () 21, key number counter 2
Both of them have a 15-bit configuration, and the remaining 1 bit is used at the output stage of the storage circuit 30 to distinguish whether it is time length data or key number data.
リセツト信号ｄはANDゲート２０を通しシフ
トクロツクｂのタイミングで信号ｉを出力し、時
間長カウンタ（）１７をリセツトする。 The reset signal d passes through the AND gate 20 and outputs the signal i at the timing of the shift clock b, thereby resetting the time length counter ( ) 17.
第４図は第３図の構成の各部で説明した各信号
ａ〜ｌおよび時間長カウンタ（），（）の間の
関係の１例をβ−γ＝４の場合について一連の動
作を詳細に説明する。 Figure 4 shows an example of the relationship between the signals a to l and the time length counters (), () explained in each part of the configuration in Figure 3, and shows a series of operations in detail for the case of β-γ = 4. explain.
同図よりサンプリングブロツクイは最後に変化
が検出された後の５番目のブロツクであり、この
ブロツクにおいては変化が検出されていない。サ
ンプリングブロツクロでは３個の鍵番号データの
変化が検出され記憶回路３０に書き込まれてい
る。ただし、この記憶回路３０ののデータ書き込
みとメモリアドレスカウンタ２８との関係は同じ
パルスが信号ｈ，信号ｌに入力された場合、デー
タが記憶されてからメモリアドレスカウンタ２８
がカウントするように組まれている。 As shown in the figure, the sampling block is the fifth block after the last change detected, and no change has been detected in this block. In the sampling block, changes in three key number data are detected and written into the storage circuit 30. However, the relationship between data writing in the memory circuit 30 and the memory address counter 28 is that if the same pulse is input to the signal h and the signal l, the data is stored and then the memory address counter 28
is set up to count.
そこで、サンプリングブロツクロに入る時メモ
リアドレスカウンタ２８のアドレスがｘであつた
とすると、そのｘ番地にパルス（あ）に対応した
鍵番号が書き込まれ、ｘ＋１番地にパルス
（い）、ｘ＋２番地にパルス（う）、ｘ＋３番地に
時間長カウンタ（）２１の時間長データが書き
込まれる。 Therefore, if the address of the memory address counter 28 is x when entering the sampling block, the key number corresponding to the pulse (a) is written to the x address, the pulse (i) is written to the x+1 address, and the pulse is written to the x+2 address. (c) The time length data of the time length counter ( ) 21 is written to address x+3.
ここでメモリアドレスカウンタ２８のクロツク
信号ｌは時間長カウンタ（）２１の値を書き込
む時“０”のままであるため、サンプリングブロ
ツクハに入つてからパルス（え）に対応する鍵番
号を書き込む時、またアドレスがｘ＋３のままで
あり、従つて先の時間長カウンタ（）２１の値
は消されその上に書き込むことになる。 Here, since the clock signal l of the memory address counter 28 remains "0" when writing the value of the time length counter () 21, when writing the key number corresponding to the pulse (e) after entering the sampling block. , and the address remains x+3, so the previous value of the time length counter ( ) 21 is erased and written thereon.
このパルス（え）の時はメモリアドレスカウン
タ２８へのクロツク入力があるため、メモリアド
レスはｘ＋４となりその番地にこのサンプリング
ブロツクの時間長カウンタ（）２１の時間長デ
ータが書き込まれる。 At the time of this pulse (E), there is a clock input to the memory address counter 28, so the memory address becomes x+4, and the time length data of the time length counter (21) of this sampling block is written at that address.
そしてまたメモリアドレスがｘ＋４のままサン
プリングブロツクニに入り、先と同様に時間長カ
ウンタ（）２１の内容の上にパルス（お）に対
応する鍵番号を書き込む。 Then, the sampling block is entered again with the memory address x+4, and the key number corresponding to the pulse (O) is written on the contents of the time length counter (21) as before.
このようにしてｘ＋５番地にサンプリングブロ
ツクニの時間長カウンタ（）２１の時間長デー
タが書き込まれた後、３つのサンプリングブロツ
クホ，ヘ，トの間変化が検出されない。 After the time length data of the time length counter ( ) 21 of sampling block 2 is written to address x+5 in this manner, no change is detected between the three sampling blocks H, H, and H.
サンプリングブロツクチに入るとすぐ、β−γ
＝４のため時間長カウンタ（）１７と同じ値と
なり、比較回路１９は前回のサンプリングブロツ
クトまでは“０”であつたものがここで“１”に
なる。この立上りでワンシヨツトマルチバイブレ
ータ２６が小さい正方向パルス信号ｋを出力し、
これがメモリアドレスカウンタ２８にクロツクと
して入力されるため、いままでサンプリングブロ
ツクニの時間長カウンタ（）２１の時間長デー
タが書き込まれており、メモリアドレスｘ＋５番
地を指定したままであつたが、ｘ＋６番地を指定
することになりサンプリングブロツクニの時間長
カウンタ（）２１の時間長データは消されない
ことになる。このようにサンプリング回数が（β
−γ）回以上の間隔をおいて変化が検出されない
場合は、その時点での一番最後の時間長カウンタ
（）２１の時間長データが残される。 As soon as it enters the sampling block, β−γ
=4, the value is the same as that of the time length counter ( ) 17, and the comparator circuit 19, which was "0" until the previous sampling block, now becomes "1". At this rising edge, the one-shot multivibrator 26 outputs a small positive direction pulse signal k,
Since this is input as a clock to the memory address counter 28, the time length data of the time length counter (21) of the sampling block has been written until now, and the memory address x+5 was still specified, but As a result, the time length data in the time length counter ( ) 21 of the sampling block will not be erased. In this way, the number of sampling times is (β
If no change is detected after an interval of -γ) times or more, the time length data of the last time length counter ( ) 21 at that time is left.
このようにして記憶回路３０からアドレスｘ，
ｘ＋１，…，ｘ＋５の鍵番号データをアドレスｘ
＋６の時間長データとともに一括して取出すこと
ができる。 In this way, the address x,
Key number data of x+1,...,x+5 at address x
It can be taken out together with +6 time length data.
上記実施例においては、所定の時間幅β−γは
ある演奏者が意識して時間をずらして演奏できる
最少の時間幅より定めたが、これに限定されるこ
となく、たとえば耳で聞いた場合に変化が判別可
能な最少の時間幅としてもよいし、また練習用に
は特別に大きな時間幅を設定することもできる。 In the above embodiment, the predetermined time width β-γ is determined based on the minimum time width that a certain performer can consciously perform while shifting the time. It may be set to the minimum time width in which a change can be discerned, or a particularly large time width may be set for practice.
実施例では鍵番号データの処理方法として鍵盤
番号データ法を用い処理容量を減少し簡単化して
いるが、従来から行なわれているような変化のあ
つたサンプリングタイムにおいて全部の鍵盤の状
態を記憶するような鍵盤データ処理方式に対して
も本発明を適用することができる。 In the embodiment, the keyboard number data method is used to reduce the processing capacity and simplify the processing of the key number data, but the state of all the keys is memorized at the sampling time that changes, as has been done in the past. The present invention can also be applied to such keyboard data processing methods.
以上説明したように、本発明によれば、任意の
鍵状態の変化から次の鍵状態の変化までの時間幅
が所定の時間幅（β−γ）より小さい場合にはそ
の時間幅内で別々のサンプリングタイムに検出さ
れた演奏情報を一括して同一サンプリングタイム
に変化したものとして処理することにより、時間
長データに対応する鍵番号データの記憶容量を減
少することができその処理関係を非常に簡単化し
うるのみでなく、高速サンプリング時無駄なデー
タを省き低速サンプリング時データ誤りを生じる
ことなく、しかも収録した演奏情報を再生した場
合にも元来同時に押鍵されるべき和音であるから
本発明によりそれをまとめて同時に発音しても聴
感上の問題は全くない。 As explained above, according to the present invention, if the time width from a given key state change to the next key state change is smaller than a predetermined time width (β - γ), separate By collectively processing the performance information detected at the sampling time as if it changed at the same sampling time, the storage capacity of the key number data corresponding to the time length data can be reduced, and the processing relationship can be greatly improved. The present invention not only simplifies the process, but also eliminates unnecessary data during high-speed sampling and eliminates data errors during low-speed sampling.Furthermore, even when playing back recorded performance information, the chords should originally be pressed at the same time. Therefore, there is no problem with auditory perception even if they are collectively pronounced at the same time.
第１図は従来例の説明図、第２図ａ，ｂは本発
明の原理説明図、第３図は本発明の実施例の構成
を示す説明図、第４図は第３図の実施例の動作を
示すタイムチヤートであり、図中、１１は並列入
力直列出力シフトレジスタ、１２は直列入力直列
出力シフトレジスタ、１３は排他的ORゲート、
１５はフリツプフロツプ、１７は時間長カウンタ
（）、１８は（β−γ）設定回路、１９は比較回
路、２１は時間長カウンタ（）、２２は鍵番号
カウンタ、２６はワンシヨツトマルチバイブレー
タ、２８はメモリアドレスカウンタ、３０は記憶
回路を示す。
Fig. 1 is an explanatory diagram of a conventional example, Figs. 2 a and b are explanatory diagrams of the principle of the present invention, Fig. 3 is an explanatory diagram showing the configuration of an embodiment of the present invention, and Fig. 4 is an embodiment of the embodiment of Fig. 3. This is a time chart showing the operation of , in which 11 is a parallel input serial output shift register, 12 is a serial input serial output shift register, 13 is an exclusive OR gate,
15 is a flip-flop, 17 is a time length counter (), 18 is a (β-γ) setting circuit, 19 is a comparison circuit, 21 is a time length counter (), 22 is a key number counter, 26 is a one-shot multivibrator, and 28 is a A memory address counter 30 indicates a storage circuit.
Claims (1)
それ以前に鍵状態に変化のあつたサンプリングタ
イムからのサンプリング数を時間長データとして
鍵番号データと一緒に記憶する演奏情報検出記録
方法において、 任意の鍵状態の変化から次の鍵状態の変化まで
の時間幅が所定のサンプリング数より小さい場合
には、該時間幅内の別々のサンプリングタイムに
検出された鍵情報を一括して同一サンプリングタ
イムに変化したものとして処理することを特徴と
する演奏情報検出記録方法。[Claims] 1. Performance information is detected, and when a change in key state occurs, the number of samplings from the sampling time at which the key state changed before that time is stored as time length data together with key number data. In the performance information detection and recording method, if the time width from any key state change to the next key state change is smaller than a predetermined number of samplings, key information detected at different sampling times within the time range is A method for detecting and recording performance information, characterized in that the performance information is processed all at once as having changed at the same sampling time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2741877A JPS53112717A (en) | 1977-03-12 | 1977-03-12 | Method of processing data after detecting performance information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2741877A JPS53112717A (en) | 1977-03-12 | 1977-03-12 | Method of processing data after detecting performance information |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53112717A JPS53112717A (en) | 1978-10-02 |
| JPS6212518B2 true JPS6212518B2 (en) | 1987-03-19 |
Family
ID=12220535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2741877A Granted JPS53112717A (en) | 1977-03-12 | 1977-03-12 | Method of processing data after detecting performance information |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53112717A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123589A (en) * | 1982-01-19 | 1983-07-22 | 松下電器産業株式会社 | Automatic musical score display |
| JPS58181090A (en) * | 1982-04-16 | 1983-10-22 | 三洋電機株式会社 | Musical score preparation apparatus |
| JPS58221894A (en) * | 1982-06-18 | 1983-12-23 | ヤマハ株式会社 | Key-on time processing for musical score display |
| JPS59125789A (en) * | 1982-12-30 | 1984-07-20 | カシオ計算機株式会社 | Automatic performer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017213A (en) * | 1973-06-12 | 1975-02-24 | ||
| JPS5227620A (en) * | 1975-08-11 | 1977-03-02 | Warwick Electronics Inc | Musical tone selector circuit with multiplex musical tone data transfer means |
| JPS5374023A (en) * | 1976-12-14 | 1978-07-01 | Casio Comput Co Ltd | Play control system |
-
1977
- 1977-03-12 JP JP2741877A patent/JPS53112717A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017213A (en) * | 1973-06-12 | 1975-02-24 | ||
| JPS5227620A (en) * | 1975-08-11 | 1977-03-02 | Warwick Electronics Inc | Musical tone selector circuit with multiplex musical tone data transfer means |
| JPS5374023A (en) * | 1976-12-14 | 1978-07-01 | Casio Comput Co Ltd | Play control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53112717A (en) | 1978-10-02 |
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