JPS5846750A - Start-stop reproducing system - Google Patents
Start-stop reproducing systemInfo
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- JPS5846750A JPS5846750A JP56145024A JP14502481A JPS5846750A JP S5846750 A JPS5846750 A JP S5846750A JP 56145024 A JP56145024 A JP 56145024A JP 14502481 A JP14502481 A JP 14502481A JP S5846750 A JPS5846750 A JP S5846750A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
- H04L25/245—Relay circuits using discharge tubes or semiconductor devices with retiming for start-stop signals
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、時分割ビット多重化を行なう場合等ζ二於け
る調歩データのｍｓ再再生行なうａ＋歩再再生方式６関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an a+step replay method 6 for replaying start-step data in ms in ζ2 when performing time-division bit multiplexing, etc.
非同期の調歩データ又はテレックス信号をビット単位で
多重化する時分割ビット多重化方式１：於いては、調歩
再生を行なって多重化する必要があり、その為、従来は
データの１ビット当り複数のサンプリングクロック舊＝
従ってデータをサンプリングし、マイクロプロセッサｉ
：よるソフトフェア処理に上り調歩再生を行なう方式が
採用されていた。しかし、サンプリング毎にマイクロプ
ロセッサがサンプリングデータな読込んで、ソフトワエ
アで調歩再生処理を行なうものであるから、マイクロプ
ロセッサのデータ処理能力は、例えば３００ビット／秒
程度以下（−制約されるものであった。Time-division bit multiplexing method 1 in which asynchronous start-stop data or telex signals are multiplexed bit by bit: In this case, it is necessary to perform start-stop regeneration and multiplexing. Sampling clock =
Therefore, the data is sampled and the microprocessor i
: A method of upstream playback was adopted for software processing. However, since the microprocessor reads the sampling data for each sampling and performs start-stop playback processing using software, the data processing capacity of the microprocessor is limited to, for example, 300 bits/second or less. .
本発明は、夛ンブリング処理部を八−ドワエア化し、プ
ロセッサの処理負担を軽減して、処理可能なデータ速度
を向上させることを目的□とするものである。以下実施
例Ｃ二ついて詳細に説明する。An object of the present invention is to make the multiplexing processing section eight-domain, reduce the processing load on the processor, and improve the data rate that can be processed. Two examples C will be described in detail below.
第１図は本拗明の実施例のブロック線図であり、データ
レジスタＤＲＩＧはゲート回路Ｇ１を介したサンプリン
グクロック８ＰＣをセツｔクロック左して入力データＤ
ｉｎをセットし、スタートビット検出■路８’ｌ’ＤＥ
Ｔは、マイクロプロ七ツｆ ＭＰＵからのイネーブル信
号８ＴＥＮＢｃより動作し、入力データＤｉｎをチンプ
リングクロック８ＰＣでテンプリングして、マークから
スペースへの極性反転を検出し、スタートビット検出信
号８ＴＢＩＴを出力するものである。FIG. 1 is a block diagram of an embodiment of the present invention, in which a data register DRIG receives input data D by setting a sampling clock 8PC via a gate circuit G1.
Set in, start bit detection ■path 8'l'DE
T is operated by the enable signal 8TENBc from the Micropro Sevenf MPU, tempers the input data Din with the chimpling clock 8PC, detects the polarity reversal from mark to space, and outputs the start bit detection signal 8TBIT. It is something to do.
又カワンタＣＮ’ｌ’は、ゲート回路Ｇ３の出力をロー
ド信号ＬＤとし、セレクタ８ＥＬで選択されたレジスタ
Ｒ１１＃ ｎｖの内容をプリセット値信号Ｐ８としてプ
リセットし、サンプリングクロックＳＰＣのダヮンカワ
ントＣ：より内容が「０」となると零出力信号ＺＲをゲ
ート回路０１〜Ｇ３（：加えるものであり、セレクタ８
ＢＬはスタートビット、検出信号８ＴＢＩＴ（二よりレ
ジスタＴｏを選択し、それ以外はレジスタＲ１＃を選択
してプリセット値信号Ｐ８とするものである。In addition, Kawanta CN'l' uses the output of the gate circuit G3 as the load signal LD, presets the contents of the register R11#nv selected by the selector 8EL as the preset value signal P8, and sets the contents of the sampling clock SPC as the load signal LD. When it becomes "0", the zero output signal ZR is added to the gate circuits 01 to G3 (: selector 8
BL is a start bit, and the detection signal 8TBIT (register To is selected from the second one, and register R1# is selected from the other, and is used as the preset value signal P8).
マイクロプロセッサＭＰＵはゲート回路Ｇ２の出力の割
込信号ＩＲＱによりデータレジスタＤＲＥＩＧから、デ
ータを読込んで、内部めビットカワンタの更新、パリテ
ィチェック等のデータ処理を行ない、又バッファメモリ
ＢＵＦを介して出力データＤｏｕｔを多重化部（図示せ
ず）へ転送し、スタートビット検出識別（＝よりイネー
ブル信号８ＴＢＮＢｔ−＠Ｏ”としてスタートビット検
出回路８ＴＤＥＴの動作を停止させ、ストップビットの
検出識別によりイネーブル信号８ＴＢＮＢを１１＃とし
てスタートビット検出回路８ＴＤＢＴの動作を開始させ
、次の調歩データのスタートビットの検出を一行なわせ
るものである。又ＭＩＭはメモリである。The microprocessor MPU reads data from the data register DREIG in response to the interrupt signal IRQ output from the gate circuit G2, performs data processing such as updating the internal bit counter and parity check, and also outputs the output data Dout via the buffer memory BUF. is transferred to the multiplexing unit (not shown), the operation of the start bit detection circuit 8TDET is stopped as an enable signal 8TBNBt-@O'' by the start bit detection identification (=), and the enable signal 8TBNB is set to 11 by the detection identification of the stop bit. # starts the operation of the start bit detection circuit 8TDBT, and detects the start bit of the next start-stop data. Also, MIM is a memory.
第２図は動作説明図であり、（鳳）はサンプリングクロ
ック８ＰＣ、（ｂ）は入力データＤｌｎ 、（Ｃ）はカ
ワンタＣＮＴのカワント内容、（ｄ）はスタートビット
検出信号８ＴＢＩＴ、（ｅ）はカワンタＣＮＴの零出力
信号ＺＲ１（ｆ）は割込信号ＩＲＱ、（２）はイネーブ
ル信号８ＴＩＩＮＢ、（ｈ）は出力データＤｏｕｔ ５
（１）は多重化データをそれぞれ示すものである。チン
プリングクロック８ＰＣを１５チンプル／ビツトの速度
とすると、レジスタｇ、ｔ：はプリセット値どして「１
５」、レジス、りＲｖ ｔ＝は「７Ｊ違格糖され、従っ
てカワンタＣＮＴには、スタートビット検出信号８ＴＢ
ＩＴが出力されたとき「７」がプリセットされ、零出力
信号ＺＲＣ二より「１５」がプリセラ、トされる。Figure 2 is an explanatory diagram of the operation, where (Otori) is the sampling clock 8PC, (b) is the input data Dln, (C) is the content of the quanta CNT, (d) is the start bit detection signal 8TBIT, and (e) is the The zero output signal ZR1 (f) of Kawanta CNT is the interrupt signal IRQ, (2) is the enable signal 8TIINB, and (h) is the output data Dout 5
(1) indicates multiplexed data. Assuming that the chimbling clock 8PC has a speed of 15 chimples/bit, registers g and t: are set to ``1'' as the preset value.
5", Regis, Rv t= is different from "7J, so the start bit detection signal 8TB is applied to Kawanta CNT.
When IT is output, "7" is preset, and "15" is preset from zero output signal ZRC2.
第２図（ｂ）のＮＢで示すノイズが加えられたとき、ス
タートビット検出回路ｓ’ｒＤｇ’ｒは、マークからス
ペースへの極性反転Ｃ＝よりスタートビット検出信号８
ＴＢＩＴを出力する。このスタートビット検出信号８Ｔ
ＢＩＴｃよりセレクタ８Ｆｆｌ、はレジスタＲ１を選択
し、又ゲート回路Ｇ５からロード信号ＬＤがカヮンタＣ
ＮＴ ４＝加えられるので、カヮンタＣＮＴＣ；は「７
」がプリセットされる。そしてチンプリングクロック８
ＰＣのダワンカワントにより零出力信号ＺＲがゲート回
路０１〜Ｇ３Ｃ二加えられ、ゲート回路Ｇ１からセット
クロックがデータレジスタＤＲＢＧ＋：加えられて入力
データＤｊｎがセットされ、且つ割込信号ＩＲＱがマイ
クロプロセラ？ ＭＰＵ ｔ＝加えられるが、その時点
では入力データＤｉｎはマークを示すので、マイクロプ
ロセッサ
Ｎ８をスタートビット８Ｔと誤認することはない。When the noise indicated by NB in FIG. 2(b) is added, the start bit detection circuit s'rDg'r detects the start bit detection signal 8 from the polarity inversion C=from mark to space.
Output TBIT. This start bit detection signal 8T
Selector 8Ffl selects register R1 from BITc, and load signal LD is sent from gate circuit G5 to counter C.
NT 4=added, so the counter CNTC; is ``7''.
” is preset. And chimpling clock 8
A zero output signal ZR is applied to the gate circuits 01 to G3C2 by the data register of the PC, a set clock is applied from the gate circuit G1 to the data register DRBG+, input data Djn is set, and an interrupt signal IRQ is input to the microprocessor. MPU t=is added, but since the input data Din indicates a mark at that point, the microprocessor N8 will not be mistaken for the start bit 8T.
又調歩データのスタートビット８Ｔが入力されたとき、
前述と同様にスタートビット検出信号８ＴＢＩＴ（二よ
りカワンタＣＮＴ ｔ＝は「７」がプリセットされ、カ
クンタＣＮＴのダワンカワントによる零出力信号ＺＲが
出力されてデータレジスタＤＲＦＩＧＭ：そのスタート
ピッ）８Ｔがセットされ、且つ割込信号ＩＲＱにより・
イク・プ・セッ゛ｆＭＰ′台力【データレジスタＤＲＥ
Ｇからスタートビット８Ｔを読込むので、マイクロプロ
セッサＭＰＵはそのスタートピッ）８Ｔを判別して、イ
ネーブル信号８’ｌＮＢを１０”とする。Also, when start bit 8T of start-stop data is input,
In the same way as described above, the start bit detection signal 8TBIT (from the second point CNT t= is preset to "7", the zero output signal ZR from the point CNT of the point CNT is output, and the data register DRFIGM: its start bit) is set to 8T. And by interrupt signal IRQ.
Iku pset fMP' table power [data register DRE
Since the start bit 8T is read from G, the microprocessor MPU determines the start bit 8T and sets the enable signal 8'lNB to 10''.
スタートとット８Ｔの次のデー；ビット１〜５Ｃ；つい
ては、力ワンタＣＮＴ ｔ：は「１５」がプリセットさ
れ、ダワンカワントＣ：より零出力信号ＺＲが出力され
る□毎−−データピット１〜５の処理が行なわれ、ビッ
トカワンタ（図示せず）が所定数Ｃ＝なると共にストッ
プピッ゛）８Ｆの検出が行なｉれると、マイクロプロセ
ッサＭＰＵはイネーブル償播゛８Ｔ））ＮＢ”＆ ＠１
”とし、スタートビット検出回路８ＴＤＢＴの動作を再
開させる。The next data after the start point 8T; bits 1 to 5C; therefore, the power output CNT t: is preset to "15", and the zero output signal ZR is output from the power output CNT C: every □ -- data pits 1 to 5C; When the bit counter (not shown) reaches a predetermined number C= and the stop pitch (8F) is detected, the microprocessor MPU enables compensation (8T))NB"& @1.
” and restarts the operation of the start bit detection circuit 8TDBT.
スタートビット８Ｔの検出後のカクンタＣＮＴの零出力
信号ＺＲは、第２図の（ｂ） 、 （ｅ）から判るよう
に、各ビットの中央のタイミングとなり、調歩デ−タを
正しく読込むことができる。又多重化部では、各チャネ
ルの出力データＤｏｕｔをそれぞれ指定されたタイムス
ロットで多重化するので、第２図（１） ｔ：示すよう
ζ二、各フレームには、各チャネルの１ビツトが挿入さ
れ、ストップビット８Ｐは、次のスタートピッ）８Ｔま
での間継続して送られることになる。As can be seen from (b) and (e) in Fig. 2, the zero output signal ZR of the kakunta CNT after detection of the start bit 8T is at the center timing of each bit, making it difficult to read the start-stop data correctly. can. Also, in the multiplexing section, the output data Dout of each channel is multiplexed in each designated time slot, so one bit of each channel is inserted into each frame as shown in Fig. 2 (1) t. The stop bit 8P will continue to be sent until the next start bit 8T.
前述の実施例は、５ビツトヤデータ（＝スタートピット
８Ｔとストップビット８Ｐとを付加した調歩データの調
歩再生についてのものであるが、他の構成の１１歩デー
タ？＝も適用し得るものであり、又テレックス信号を入
力データＤｉｎとした場合にも適用し得るものである０
例えば第３図Ｃ：示すよつ（；、テレックスパルスのテ
レックスモードと調歩データのキャラクタモードとの判
定を行ない、テレックスモードでは、マーク極性のテレ
ックスパルスをスタートビットと見做して１１歩再生を
行なう。この場合、スタートビット検出回路８ＴＤＦｉ
Ｔ書二制御信号を加える等ζ二より、検出１機能を変更
させ、スペースからマークへの極性変化を検出すること
（二よりスタートビット検出信号８ＴＢＩＴを出力する
。又テレックスモードからキャラクタモードＣ移行した
ときは、スタートビット検出回路８ＴＤＩｉｉＴの・検
出機能を前述の実施例と同様になるようＣ二制御信号に
よって復帰させる。従って通常の調歩データと同様Ｃ：
テレックス信号に対しても一歩再生を行なうことができ
る・
以上説明したように、本発明は、入力データＤ１ｍをチ
ンプリングクロック８ＰＣに従ってサンプリングしてス
タートビットを検出するスタートビット検出回路８ＴＤ
ＢＴと、カクンタＣＮ’ｌ’とを有し、スタートビット
検出回路８ＴＢＩＴが出力されたとき例え、ば「７」、
カワンタＣＮＴのカワント内容が印」等の所定力ワント
内容のとき例えば「１５」をカクンタＣＮＴ （ニブリ
セットし、このカクンタＣＮＴが所定カヮント内容のと
きプロセラを−ＭＰｕ ｔ：割込信号ＩＲＱを加えて入
力データＤｉｎをプロセッサＭＰＵが諦込んで処理する
よう舊二したものであり、プロセッサは、チンプリング
毎Ｃ二割込みを受けるものではないので、処理負荷が軽
減されることになり、従って処遇可能のデータ速度を従
来例に比較して数倍Ｃ：向上させることができ、例えば
従来は３００ビット／秒のデー３夕速度までの処理が可
能であったとすると１、本発明Ｃ：よれば１２００ビッ
ト／秒のデータ速度でも容易にｍ−歩再生可能となる。The above-mentioned embodiment is about start-stop playback of 5-bit data (= start-stop data with 8 start pits and 8 stop bits added), but 11-step data with other configurations may also be applied. It can also be applied when a telex signal is used as input data Din.
For example, as shown in Fig. 3C (;, the telex mode of the telex pulse and the character mode of the start-step data are determined, and in the telex mode, the telex pulse of mark polarity is regarded as the start bit and 11 steps are played back. In this case, start bit detection circuit 8TDFi
Change the detection 1 function from ζ 2, such as adding a T-book 2 control signal, to detect the polarity change from space to mark (output the start bit detection signal 8TBIT from ζ 2. Also, change from telex mode to character mode C. When this happens, the detection function of the start bit detection circuit 8TDIiiT is restored by the C2 control signal to the same as in the previous embodiment.Therefore, the C: same as normal start-stop data.
One-step reproduction can be performed even for telex signals. As explained above, the present invention includes a start bit detection circuit 8TD that samples the input data D1m according to the chimpling clock 8PC and detects the start bit.
BT and kakunta CN'l', and when the start bit detection circuit 8TBIT outputs, for example, "7",
When the contents of the quanta of ``Kakunta CNT'' is a predetermined value such as ``mark'', for example, reset ``15'' to ``Kakunta CNT''. The data Din is processed by the processor MPU with abandon, and since the processor does not receive C2 interrupts every chimpling, the processing load is reduced, and the data rate that can be processed is reduced. C: can be improved several times compared to the conventional example. For example, if conventionally it was possible to process data up to a data rate of 300 bits/sec, 1, but according to the present invention C: 1200 bits/sec. m-step playback is easily possible even at a data rate of .
第１図は本発明の実施例のブロック線図、第２図は動作
説明図、第３図はテレックス信号の説明図である。
ＤＲＥＧはデータレジスタ、ＭＰＵはマイクロプロセッ
サ、８ＴＤＰＩＴはスタートビット検出回路、８ＢＬは
七ｖ９り、Ｒｓ＊＊Ｒｑはｖ９ｘｐ、ＣＮＩ’Ｂカワン
タ、 ＭＩｅＭはメモリ、ＢＵＰはバッファメモリであ
る。
特許出願人 富士通株式会社
代理人 弁理士玉蟲久五部
（外３名）
２３５FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is an explanatory diagram of operation, and FIG. 3 is an explanatory diagram of telex signals. DREG is a data register, MPU is a microprocessor, 8TDPIT is a start bit detection circuit, 8BL is 7v9, Rs**Rq is v9xp, CNI'B Kawanta, MIeM is memory, and BUP is buffer memory. Patent applicant Fujitsu Limited agent Patent attorney Gobe Tamamushi (3 others) 235
Claims (1)
グしてスタートビットを検出するスタートビット検出回
路と、前記サンプリンググロックをカワントして所定カ
ワント内、容でプロセラｆ櫨：対する割込信号を出力す
るカワンタとを有し、前記スタートビット検出回路から
スタートビット検出信号が出力されたときと前記所定カ
ワント内容となったときと１＝於いて異なる値を前記カ
ワンタにプリセットし、前記割込信号基：より前記プロ
セッサが前記入力データを読込んで処理することを特徴
とする調歩再生方式。a start bit detection circuit that samples human input data in accordance with a sampling clock and detects a start bit; and a counter that detects the sampling clock and outputs an interrupt signal for the processor within a predetermined range; When the start bit detection signal is output from the start bit detection circuit and when the predetermined quant content is reached, the quanta is preset to a different value by 1, and the processor receives the input from the interrupt signal base. A start-stop playback method characterized by reading and processing data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145024A JPS5846750A (en) | 1981-09-14 | 1981-09-14 | Start-stop reproducing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145024A JPS5846750A (en) | 1981-09-14 | 1981-09-14 | Start-stop reproducing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846750A true JPS5846750A (en) | 1983-03-18 |
| JPH0126218B2 JPH0126218B2 (en) | 1989-05-23 |
Family
ID=15375658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145024A Granted JPS5846750A (en) | 1981-09-14 | 1981-09-14 | Start-stop reproducing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846750A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180357A (en) * | 1984-02-28 | 1985-09-14 | Mitsubishi Electric Corp | Data receiver for unattended truck |
| JPS61134136A (en) * | 1984-12-05 | 1986-06-21 | Nec Corp | Personal wireless equipment |
| US4759017A (en) * | 1985-06-18 | 1988-07-19 | Plessey Overseas Limited | Telecommunications exchange allocating variable channel bandwidth |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267210U (en) * | 1975-11-12 | 1977-05-18 |
-
1981
- 1981-09-14 JP JP56145024A patent/JPS5846750A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267210U (en) * | 1975-11-12 | 1977-05-18 |
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| US4759017A (en) * | 1985-06-18 | 1988-07-19 | Plessey Overseas Limited | Telecommunications exchange allocating variable channel bandwidth |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126218B2 (en) | 1989-05-23 |
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