JPS62121558A - Transfer system for reading data - Google Patents

Abstract

PURPOSE:To simplify a transfer control by constituting the titled system by (m-1) word transfer registers for supplying selecting signals to a reading data selecting circuit. CONSTITUTION:A word selecting circuit 60 inputs the reading data of succeeding (m) words selected by the (m) reading data selecting circuits and selects the word sequentially transferred at an interval of a reading cycle of the reading data. A reading data transfer register 50 stores the reading data from the word selecting circuit every transfer cycle and word selection control circuits 40, 41 generate a transfer start word selecting signal to one of the (m) reading data selecting circuits and a selecting signal to the word selecting circuit. The (m-1) word transfer registers 70 delays the transfer start word selecting signal by (m-1) times and supply the selecting signal to the data selecting circuits 30, 31. Thereby, the transfer control is simplified and the high speed of the transfer cycle can be treated.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明に主艷憶装置に関し、特に演算処理装置に対する
ｄ出しデータのブロック転送方式に関する〇 （従来の技術） 演算処理装ｆＩＣ以下ＥＰＵと呼ぶ）にキャッシュメモ
リＹｉｌｌｌた情報処理装置において、キキッシュメモ
リ上にＢＰＵが必要とする情報が存在しないキャッシュ
ミスヒツト時には、主記憶装置（以下ＭＭＵと呼ぶ）か
ら該当情報の読み出す動作が実行される。一般に、この
読出し動作では、キャッシュメモリのブロックサイズ分
の情報が読出されるにすぎない。ここで、キャッシュメ
モリのブロックサイヌケ１６バイトとし、ＥＰＵとＭＭ
Ｕとの間インターフェースのデータ幅ン４バイトと仮定
すると、ブロック読出し動作においては、ＭＭＵからＥ
ＰＵに対して４バイトのデータを連続して４回転送する
ことによって１クロツク分のデータが転送される。Detailed Description of the Invention (Industrial Application Field) The present invention relates to a main storage device, and in particular relates to a block transfer system for data output to an arithmetic processing unit. In an information processing device having a cache memory in a cache memory (Yill), when there is a cache miss in which the information required by the BPU does not exist in the cache memory, an operation is performed to read the relevant information from the main memory unit (hereinafter referred to as MMU). Generally, in this read operation, only information corresponding to the block size of the cache memory is read. Here, the cache memory block size is 16 bytes, and the EPU and MM
Assuming that the data width of the interface between MMU and E is 4 bytes, in a block read operation,
One clock worth of data is transferred by successively transferring 4 bytes of data to the PU four times.

また、クロック同期式制御の場合、１６バイトのブロッ
クデータは４クロツク間で転送されることになる。Furthermore, in the case of clock synchronous control, 16-byte block data is transferred between four clocks.

第３図は、従来の技術によりブロック転送７行うＭＭＵ
の読出しデータ系馨示すブロック図である。主記憶装置
の読出しデータは半導体メモリ素子から成るメモリアレ
イ１０　、１１．１２．１３と、仇出しデータレジスタ
２０，２１，２２．２３と、読出しデータ選択回路３０
と、ワード選択制御回路４０と、ＥＰＵインターフェー
ス用の読出しデータレジスタ５０とから構成される。Figure 3 shows an MMU that performs block transfer 7 using conventional technology.
FIG. 2 is a block diagram showing the read data system of FIG. The read data of the main memory device is transmitted through memory arrays 10, 11, 12, and 13 consisting of semiconductor memory elements, lead data registers 20, 21, 22, and 23, and a read data selection circuit 30.
, a word selection control circuit 40, and a read data register 50 for the EPU interface.

ＥＰＵによりキャッシュメモリがミスヒツトすると、Ｍ
ＭＵに対してブロック読出しが実行される。次に、この
ときの動作について説明する。When the cache memory misses due to the EPU, M
A block read is performed on the MU. Next, the operation at this time will be explained.

ｇＰＵによりブロックデータ内の転送開始ワードχ示す
ワードアドレスχ（Ｗｏ　、　Ｗ’＋　）　−（０，０
）として指定し、ブロック読出し動作を実行し友とする
。そこで、ＭＭＵｆｌ各メモリアメモリアレイれたアド
レスからワードｏ、１゜２．３のデータン読出し、読出
しデータレジスタ２０　、２１　、２２　、２３に格納
する。同時に、ワード選択制御回路４０はＥＰＵによっ
て指定され几転送開始ワードアドレス（Ｗｏ、Ｗｔ）−
（０゜０）Ｙ入力し、ワード選択信号ＳＡＯ，ＳＡＩ馨
信号線３０２上に発生し、読出しデータ選択回路３０に
対して送出する。信号線３０２上のワード選択信号ＳＡ
Ｏ，ＳＡＩはＨＰＵから指定され之ワードアドレスの値
を初期値とし、以後、１クロツクごとに桁上げなしに＋
１だけ増分される。従って、読出しデータ選択回路３０
はワードＯ→ワード１→ワード２→ワード３の順に読出
しデータ乞選択する。読出しデータレジスタ５０は１ク
ロツクサイクルごとに上記読出しデータケ格納し、上記
のａｌ序に従ってＥＰＵに転送するＯ ここで、信号線３０２上のワード選択信号ＳＡθ、ＳＡ
Ｉの状態変化から、ぴ出しデータレジスタ５０の出力状
態変化まで回路遅延時間と配線遅延時間との合計の最大
（直がＴｄであると仮定Ｌ／％　　１クロツクサイクル
ヶＴａｘ、にとすると、Ｔｄ≦ＴＯＬＩＣの関係が成立
する時間範囲では１クロツクごとにデータ乞連続転送す
ることが可能であり、Ｔｄ＞ＴＯＬＫの関係が成立する
時間範囲では１クロツクごとにデータを連続転送するこ
とは不可能となる。The word address χ (Wo, W'+) − (0,0
) and perform a block read operation. Therefore, data of word o, 1.degree. 2.3 is read from the address in each memory array of MMUfl, and stored in the read data registers 20, 21, 22, and 23. At the same time, the word selection control circuit 40 selects the transfer start word address (Wo, Wt) specified by the EPU.
(0°0) Y is input, word selection signals SAO and SAI are generated on the signal line 302, and sent to the read data selection circuit 30. Word selection signal SA on signal line 302
O, SAI uses the value of the word address specified by the HPU as the initial value, and thereafter it is changed every clock without carrying.
Incremented by 1. Therefore, read data selection circuit 30
selects read data in the order of word O→word 1→word 2→word 3. The read data register 50 stores the above read data every clock cycle and transfers it to the EPU according to the above order. Here, the word selection signals SAθ, SA on the signal line 302
The maximum sum of the circuit delay time and wiring delay time from the change in the state of I to the change in the output state of the output data register 50 (assuming that the direct line is Td, L/% 1 clock cycle Tax), In the time range where the relationship Td≦TOLIC holds, it is possible to transfer data continuously every clock, and in the time range where the relationship Td>TOLK holds, it is impossible to transfer data continuously every 1 clock. becomes.

さて、近年の情報処理装置においてはシステム性能の向
上に対する要求があり、いっぽうでは半導体技術の発達
による回路遅延時間の改善によってクロックサイクルは
短縮の一途にある。Now, in recent years, there is a demand for improved system performance in information processing devices, and on the other hand, clock cycles are becoming shorter due to improvements in circuit delay time due to advances in semiconductor technology.

特に、超大型、ならびに大型のシステムにおいては、ク
ロックサイクルの短縮は著しい。このような状況におい
て、ＭＭＵのメモリアレイ周辺に使用される論理回路の
遅延時間はＥＰＵで使用される論理回路の遅延時間に比
べて一般的に遅い。従って、クロックサイクルの短縮に
よる転送サイクルへの影響がＭＭＵでは大きく、ブロッ
ク転送７行う之めの読出しデータ選択信号ハスの遅延時
間ＴｄがクロックサイクルＴａｘ、ｘよりも大きくなり
、ブロックデータの連続転送に支障ｔき之す場合がある
。Particularly in ultra-large and large-scale systems, the reduction in clock cycles is remarkable. In such a situation, the delay time of the logic circuit used around the memory array of the MMU is generally slower than the delay time of the logic circuit used in the EPU. Therefore, the shortening of the clock cycle has a large effect on the transfer cycle in the MMU, and the delay time Td of the read data selection signal Has to perform block transfer 7 becomes larger than the clock cycle Tax, x, making it difficult to continuously transfer block data. Problems may occur.

；発明が解決しようとする問題点〕 上述した従来の読出しデータ転送方式では、クロックサ
イクル（転送同期）の高速化にハードウェアが追随しに
くいと云う欠点がある。;Problems to be Solved by the Invention] The conventional read data transfer method described above has a drawback in that it is difficult for the hardware to follow speeding up of clock cycles (transfer synchronization).

本発明の目的は、複数ワードの読出しデータをクロック
に同期して連続転送するとき、ＥＰＵに対応するインタ
ーフェースのデータ転送しジスタに、読出しデータ乞転
送するための読出しデータ選択回路ヶ複数個設け、ＭＭ
Ｕ内のデータ転送周期ｌ少なくとも２クロックサイクル
以上とし、さらに読出しデータ選択回路の動作と読出し
データの転送順序との関係を固定化（例えば、第１番目
の転送ワードは第１の読出しデータ選択回路で常に選択
し、第２番目の転送ワードは第２の￥ｆｔ出しデータ選
択回路で常に選択する。）することによって上記欠点ン
除去し、転送制御を簡単に実行できるように構成し几読
出データの転送方式乞提供することにある。An object of the present invention is to provide a plurality of read data selection circuits for transferring read data to a data transfer register of an interface corresponding to an EPU when a plurality of words of read data are continuously transferred in synchronization with a clock; MM
The data transfer period l in U is at least two clock cycles or more, and the relationship between the operation of the read data selection circuit and the transfer order of read data is fixed (for example, the first transfer word is transferred to the first read data selection circuit). (The second transfer word is always selected by the second \ft output data selection circuit.) By doing so, the above disadvantages are removed and transfer control is easily executed. We are here to provide you with the best transfer method.

（問題点馨解天するための手段） 本発明による読めしデータの転送方式は、ｎ個（ｎ：正
の整数、ｎ＞１）メモリアレイと、ｎ個の読出しデータ
レジスタと、ｍ個（ｍ：正の整数、ｍくｎ）の読出しデ
ータ選択回路と、ワード選択回路と、挽出しデータ転送
レジスタと、ワード選択制御回路と、（ｍ−１）個のワ
ード転送レジスタとχ具備して構成し友ものである０ ｎ個のメモリアレイは、それぞれが１ワードのデータ幅
をもつものである。(Means for solving the problem) The read data transfer method according to the present invention includes n (n: positive integer, n>1) memory arrays, n read data registers, and m ( m: positive integer, m - n) read data selection circuits, word selection circuits, extraction data transfer registers, word selection control circuits, (m-1) word transfer registers, and χ. Each of the 0 n memory arrays that constitute the structure has a data width of 1 word.

ｎ個の読出しデータレジスタは、ｎ個のメモリアレイに
対応して、各メモリアレイからの読出しデータχ保持す
るためのものである。The n read data registers correspond to the n memory arrays and are for holding read data χ from each memory array.

ｍ個の読出しデータ選択回路は、それぞれが読出しデー
タレジスタに保持されているｎワードの読出しデータＹ
すべて入力し、連続するｍワード（ｍ；正の整数、ｍａ
ｎ）の読出しデータケそれぞれが転送ワード順に異った
１ワードずつ読出しデータ転送周期の間隔でｊ＠次、選
択する几めのものでちる。The m read data selection circuits each select n words of read data Y held in the read data register.
Enter all m consecutive words (m; positive integer, ma
Each of the read data rows of n) is selected in the order of the transfer words by one word at intervals of the read data transfer cycle, and then selected carefully.

ワード選択回路は、ｍ個の、ｉ［Ｉｊしデータ選択回路
によって選択された連続するｍワードの読出しデータを
入力し、読出しデータ転送周期の間隔で転送ワードの順
に選択する几めのものである。The word selection circuit is structured to input read data of m continuous words selected by the i[Ij data selection circuit and select the transfer words in order at intervals of the read data transfer cycle. .

読出しデータ転送レジスタは、ワード選択回路からの読
出しデータを転送周期ごとに格納するためのものである
。The read data transfer register is for storing read data from the word selection circuit every transfer cycle.

ワード選択制御回路は、ｍ個の読出しデータ選択回路の
うちの１個に対する転送開始ワード選択信号、ならびに
ワード選択回路に対する選択信号乞発生するためのもの
である。The word selection control circuit is for generating a transfer start word selection signal for one of the m read data selection circuits and a selection signal for the word selection circuit.

（ｍ−１）個のワード転送レジスタは、転送開始ワード
選択信号ン転送周期の間隔で（ｍ−１）回だけ遅延させ
て転送開始ワード以外のワード乞選択する之め、読出し
データ選択回路に選択信号ケ供給するためのものである
。The (m-1) word transfer registers select a word other than the transfer start word by delaying the transfer start word selection signal (m-1) times at the interval of the transfer cycle. This is for supplying selection signals.

（夷　流側） 次に、本発明について図面を参照して説明する０ 第１図は、本発明による読出しデータの転送方式乞実現
するＭＭＵの読出しデータ系の一実施例〉示すブロック
図である。第１図に示すＭＭＵの読出しデータ糸は半導
体メモリ素子によって構成されるメモリアレイ１０〜１
３ト、各メモリアレイからの読出しデータ乞格納する之
めの読出しデータレジスタ２０〜２３と、読出しデータ
レジスタ２０〜２３の出力乞入力とし、信号線１０２上
のワード選択信号ＳＡＯ、ＳＡＩによってワード選択７
行う友めの読出しデータ選択回路３０と、贋出しデータ
レジスタ２０〜３０からの出力データン入力とし、信号
線１０４上のワード選択信号ＳＢ０．８Ｂ１によってワ
ード選択７行う九めの読出しデータ選択回路３１と、Ｅ
ＰＩＪ　２＞ら指定され友信号＋１ｌｔｏｔ上のワード
アドレスＷ　ｏ　、　Ｗｌχ入力とし、毎号ｒａ１０２
上にワード選択信号ＳＡＯ，５ＡＩＹ発生するとともに
、信号線１０３上にＳｏ　０ｙａ−発生するためのワー
ド選択制御回路４１と、信号線１０２上のフード選択信
号ＳＡ、ｏ、８Ａ１ン１クロックサイクルだけ遅延させ
ては号機１０４上にワード選択信号ＳＢｏ　、８Ｂ　１
ｗ発生させる友めのワード選択レジスタ７０と、膀出し
データ選択回路３ｏで選択出力された硯出しデータＲＤ
Ｏと、流出しデータ選択回路３１で選択出力された読出
しデータＲ１）１とを入力とし、信号線１０３上のワー
ドＡ択信号８０ｏによってワード選択７行うためのｄ出
しデータ選択回路６０と、　ＥＰＵＩＣ読出しデータ？
転送するための読出しデータレジスタ５０とによって構
成される。(Advanced side) Next, the present invention will be explained with reference to the drawings. Fig. 1 is a block diagram showing an embodiment of a read data system of an MMU that implements the read data transfer method according to the present invention. . The read data thread of the MMU shown in FIG.
3. The read data registers 20 to 23 are used to store read data from each memory array, and the output signals of the read data registers 20 to 23 are used as inputs for word selection by the word selection signals SAO and SAI on the signal line 102. 7
a friend read data selection circuit 30 that performs data selection, and a ninth read data selection circuit 31 that receives the output data from the counterfeit data registers 20 to 30 and performs word selection according to the word selection signal SB0.8B1 on the signal line 104. , E
The word address W o and Wlχ on the friend signal +1ltot specified by PIJ 2 is input, and each issue is ra102.
The word selection control circuit 41 generates word selection signals SAO, 5AIY on the top, and generates So 0ya on the signal line 103, and the food selection signal SA, o, 8A1 on the signal line 102 is delayed by one clock cycle. Then, the word selection signal SBo, 8B 1 is on the machine number 104.
w The friend word selection register 70 to be generated and the inkstone removal data RD selected and outputted by the bladder removal data selection circuit 3o
A d output data selection circuit 60 receives as input the read data R1) 1 selected and outputted by the outflow data selection circuit 31, and performs word selection 7 according to the word A selection signal 80o on the signal line 103; Read data?
and a read data register 50 for transfer.

ここで、ＭＭＵからｇＰＵに転送されるブロックデータ
は４７−ドで構成されるものとし、メモリアレイ１０〜
１３はそれぞれワード０〜３に対応する。ま之、ＭＭＵ
とｇ　Ｐ　ＬＴとの間のインタフェースのデータ幅は１
ワードのデータ幅に一牧すると仮定すると、ブロックデ
ータは１７一ド単位に４回転送される。転送されるワー
ドの順序は最初にＥＰＵからのワードアドレスＷ。Here, it is assumed that the block data transferred from the MMU to the gPU is composed of 47-words, and the memory array 10 to
13 correspond to words 0-3, respectively. Mano, MMU
The data width of the interface between and g P LT is 1
Assuming that the data width is limited to a word, the block data is transferred four times in units of 17 words. The order of the words to be transferred is first the word address W from the EPU.

、Ｗｘによって転送開始ワードケ指定し、以後のワード
転送順序はＭＭＵによって制御される。, Wx designate the transfer start word, and the subsequent word transfer order is controlled by the MMU.

第１図において、横出しデータレジスタ２０〜２３と読
出しデータ選択回路３０　、３１とは、発明の詳細な説
明の末尾に示す第１表の真理値表に従って接続される。In FIG. 1, horizontal output data registers 20 to 23 and read data selection circuits 30 and 31 are connected according to the truth table shown in Table 1 at the end of the detailed description of the invention.

すなわち、読出しデータ選択回路３１によって選択され
るワードは、ａ出しデータ選択回路３０によって選択さ
ｎるワードの次に転送さｎるワードである。That is, the word selected by the read data selection circuit 31 is the n word to be transferred next to the n word selected by the a output data selection circuit 30.

次に、Ｗ、２図のタイムチャートを参照して第１図のブ
ロック読出し動作乞説明する。Next, the block read operation of FIG. 1 will be explained with reference to the time chart of FIG. 2.

第２図は、ＢＰＵがワードアドレス（ＷＯ９Ｗり−（ｏ
　、　０　）ｙａｌ−指定して、第１図に示す読出し糸
によりブロック臨出し７行つ念場合の動作シーケンスン
示すタイムチャートである。Figure 2 shows that the BPU has a word address (WO9Wri-(o)
, 0) is a time chart showing an operation sequence in case 7 rows of blocks are brought out by the readout string shown in FIG. 1 with yal- specified.

第１図および第２図において、ＥＰＵからブロック読出
し動作が起動されると、ＭＭＵは指定されたアドレスに
従って各メモリアレイにアドレス信号と、タイミング信
号（これらは図示していない）とｔ与えて読出し動作ｙ
！−実行する。In FIGS. 1 and 2, when a block read operation is activated from the EPU, the MMU provides an address signal and a timing signal (not shown) to each memory array according to the specified address to read out the block. Operation
! - Execute.

タイミング信号が各メモリアレイ１０〜１３に入力され
ると、所定時間の後に４ワ一ド分の読出しデータが出力
される。クロックＴｏによって読出しデータが読出しデ
ータレジスタ２０〜２３に格納される。同時に、ワード
選択制御回路４１はＥＰＵから指定されｔワードアドレ
ス（Ｗｏ。When the timing signal is input to each memory array 10 to 13, read data for 4 words is output after a predetermined time. Read data is stored in read data registers 20-23 by clock To. At the same time, the word selection control circuit 41 receives a t word address (Wo) specified by the EPU.

Ｗｌ）−（０，０）によって転送開始ワード選択信号（
ＳＡｏ、８Ａ１）−（０、Ｏ）ン発生し、読出しデータ
４侭１」路３０にこれン与える。Transfer start word selection signal (Wl)-(0,0)
SAo, 8A1) - (0, O) is generated and applied to read data path 30.

読出しデータ選択回路３０は、第１表の真理値表に従っ
てワードＯｔ選択し、信号線１０５に信号ＲＤｏとして
出力する。まｔ信号線１０２上の転送開始ワード選択信
号ＳＡ０，８Ａ１にクロックＴ１においてワード転送レ
ジスタ７０にセットされる。このとき、ワード選択信号
（８Ｂｏ。Read data selection circuit 30 selects word Ot according to the truth table shown in Table 1 and outputs it to signal line 105 as signal RDo. The transfer start word selection signals SA0, 8A1 on the signal line 102 are set in the word transfer register 70 at clock T1. At this time, the word selection signal (8Bo.

８Ｂ１）−（０，０）が読出しデータ選択回路３１に与
えられる。この結果、読出しデータ選択回路３１に第１
表の真理値表に従って、ワード１を選択し、信号線１０
６上に信号ＲＬ）１として出力する。従って、信号線１
０５上に信号ＲＤｏとして出力されたワードＯの讃出し
データに対して、信号線１０６上に信号ＦＬＤｔとして
出力され几ワード１の読出しデータに１クロツクサイク
ルだけ遅れて転送される。ここで、第２因に示しｅＴｄ
に、信号線１０２上のワード選択信号ＳＡＯ，ＳＡＩ、
あるいは信号線１０４上の信号ＳＢＯ，ＳＢ１ｇ選択す
るための切替えによって発生する読出しデータの最大遅
延時間である。8B1)-(0,0) is applied to the read data selection circuit 31. As a result, the read data selection circuit 31
Select word 1 and signal line 10 according to the truth table in the table.
6 as a signal RL)1. Therefore, signal line 1
In response to readout data of word O outputted as signal RDo on signal line 106, readout data of word 1 is outputted as signal FLDt on signal line 106 and transferred with a delay of one clock cycle after readout data of word 1. Here, the second factor is eTd
In addition, the word selection signals SAO, SAI, on the signal line 102 are
Alternatively, it is the maximum delay time of read data caused by switching to select the signals SBO and SB1g on the signal line 104.

クロックサイクルＴＣＬＫに対してＴｄ）Ｔａｘ、ｘで
あるため、クロックＴｏにおいて選択されたワードＯの
データはクロックＴ２で読出しデータ転送レジスタ５０
に格納され、クロックＴ１で選択されｔワード１のデー
タはクロックＴ３で読出しデータ転送レジスタ５０に格
納され、ワード０、ワード１の順に順次、ＢＰＵに転送
される。Since Td)Tax, x with respect to the clock cycle TCLK, the data of the word O selected at the clock To is read out at the clock T2 and transferred to the data transfer register 50.
The data of t word 1 selected at clock T1 is read out at clock T3 and stored in the data transfer register 50, and is sequentially transferred to the BPU in the order of word 0 and word 1.

このとき、ワード選択制御回路４１からワード選択回路
６０に供給される選択信号Ｓｏｏは、クロックＴｌとク
ロックＴ２との間では、信号線１０５上の信号ＲＤｘの
ワード１χ選択するように制御される。At this time, the selection signal Soo supplied from the word selection control circuit 41 to the word selection circuit 60 is controlled to select word 1χ of the signal RDx on the signal line 105 between the clock Tl and the clock T2.

いっぽう、信号線１０２上のワード選択信号ＳＡＯ，Ｓ
ＡＩはクロックＴ２において次に転送すべきワード２ン
選択するため（８ＡＯ，５Ａ１）−（１，０）に変化し
、訛出しデータ選択回路３０は第１表の真理値に従って
ワード２のａ出しケータン信号線１０５上に信号ＲＤｏ
として出力する。ま友、上述のワード０とワードｌとの
転送方法と同様に、クロックＴ３においてワード選択信
号（８Ｂｏ、５ＢＩ）−（１，ｏ）がワード転送レジス
タ７０から読出しデータ選択回路３１に供給さｎ１ワー
ド３のび出しデータが信号線１０６上に信号ＲＤｔとし
て出力される。On the other hand, the word selection signals SAO, S on the signal line 102
AI changes to (8AO, 5A1) - (1, 0) in order to select word 2 to be transferred next at clock T2, and the accent extraction data selection circuit 30 selects a of word 2 according to the truth value in Table 1. Signal RDo on Ketan signal line 105
Output as . Friend, in the same way as the above-mentioned transfer method of word 0 and word l, the word selection signal (8Bo, 5BI) - (1, o) is supplied from the word transfer register 70 to the read data selection circuit 31 at clock T3. Word 3 extension data is output on signal line 106 as signal RDt.

この結果、読出しデータ転送レジスタ５０はクロックＴ
４でワード２の読出しデータを格納し、次のクロックＴ
５でワード３のａ出しデータを格納してワード２、ワー
ド３の順に順次、ＥＰＵへ転送する。従って、第２図に
示したように、クロックＴ２以後の毎タロツクサイクル
においてワードＯ〜３の謂出しデータが連続して転送さ
れる。As a result, the read data transfer register 50 receives the clock T.
4, the read data of word 2 is stored, and the next clock T
5, the a output data of word 3 is stored and transferred to the EPU in the order of word 2 and word 3. Therefore, as shown in FIG. 2, the starting data of words O to 3 are continuously transferred in every tarlock cycle after clock T2.

以上説明し友ように本発明では、第１に、ＥＰＵによっ
て指定され几転送開始ワードの軌出しデータは必ず読出
しデータ選択回路３０によって選択され、最初に信号線
１０５上に信号ＲＤＯとして出力される。このとき転送
開始ワードχｉとすると、読出しデータ選択回路３１は
（ｓ＋１）ワードの読出しデータン傷号線１０６上に信
号ＲＤＩとして出力するように常に動作する。As explained above, in the present invention, firstly, the trajectory data of the transfer start word specified by the EPU is always selected by the read data selection circuit 30, and is first outputted on the signal line 105 as the signal RDO. . At this time, when the transfer start word χi is assumed, the read data selection circuit 31 always operates so as to output the read data of (s+1) words onto the signal line 106 as the signal RDI.

第２に、挽出しデータ選択回路３０．３１は、ともに全
ワードの抗出しデータケ入力し、同一の値ｔとり、且つ
、ｌクロックサイクルだけタイミングの異なったワード
選択信号（ＳＡｏ、５Ａｌ）、（ＳＢｏ、８Ｂ１）によ
って各々の読出しデータ選択回路３０　、３１から連続
する異つ友ワード１選択せしめるように動作する。第３
に、上記第１の動作モートン利用してワード選択回路６
０ｔインターフエース用の読出しデータ転送レジスタ５
０の前段に設けることによって、インターフェースにお
ける転送時間への影＃ン除いている。Second, the extraction data selection circuits 30 and 31 input the extraction data of all words, have the same value t, and have word selection signals (SAo, 5Al) whose timings differ by l clock cycles, ( SBo, 8B1) operates to select one consecutive different word from each read data selection circuit 30, 31. Third
Then, using the first operation Morton, the word selection circuit 6
Read data transfer register 5 for 0t interface
By providing it before the 0, the impact on the transfer time at the interface is eliminated.

（発明の効果〕 以上説明したように本発明は、複数ワードの続出しデー
タンクロックに同期して連続転送するとき、ＥＰＵに対
応するインターフェースのデータ転送レジスタに、読出
しデータを転送する几めの読出しデータ選択回路ｙ！−
複数個設け、ＭＭＵ内のデータ転送周期Ｚ少なくとも２
クロックサイクル以上とし、さらに読出しデータ選択回
路の動作と読出しデータの転送順序との関係ン固定化（
例えば、第１番目の転送ワードは第１の読出しデータ選
択回路で常に選択し、第２番目の転送ワードは第２の読
出しデータ選択回路で常に選択する。）することによっ
て、転送制御が簡単で、クロックサイクル（転送周期）
の高速化に容易に対処できると云う効果がある。(Effects of the Invention) As explained above, the present invention provides a method for transferring read data to a data transfer register of an interface corresponding to an EPU when continuously transferring multiple words in synchronization with a successive data clock. Read data selection circuit y!-
Multiple units are provided, and the data transfer cycle Z within the MMU is at least 2.
The relationship between the operation of the read data selection circuit and the transfer order of read data is fixed (
For example, the first transfer word is always selected by the first read data selection circuit, and the second transfer word is always selected by the second read data selection circuit. ), transfer control is easy and the clock cycle (transfer period)
This has the effect of being able to easily cope with the increase in speed.

第　　　１　　　表Chapter 1 Table

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明による読出しデータの転送方式乞実現
するＭＭＵの読出し糸の一実施例〉示すブロック図であ
る。第２図は、第１図において転送されるブロックデー
タの転送例χ示すタイムチャートである。第３肉は、従
来技術による読出しデータの転送方式乞実現する一例ン
示すブロック図である。 １０〜１３・・・メモリアレイ ２０〜２３・・・読出しデータレジスタ３０．３１・・
・読出しデータ選択回路４０．４１・・・ワード選択制
御回路 ５０・・・読出しデータ転送レジスタ ６０・・・ワード選択回路 ７０・・・ワード転送レジスタFIG. 1 is a block diagram showing an embodiment of an MMU readout thread that implements the readout data transfer method according to the present invention. FIG. 2 is a time chart showing a transfer example χ of the block data transferred in FIG. The third part is a block diagram illustrating an example of implementing a read data transfer method according to the prior art. 10-13...Memory arrays 20-23...Read data registers 30, 31...
・Read data selection circuit 40.41...Word selection control circuit 50...Read data transfer register 60...Word selection circuit 70...Word transfer register

Claims (1)

【特許請求の範囲】 それぞれが１ワードのデータ幅をもつｎ個 （ｎ：正の整数、ｎ≧１）のメモリアレイと、前記ｎ個
のメモリアレイに対応して前記各メモリアレイからの読
出しデータを保持するためのｎ個の読出しデータレジス
タと、それぞれが前記読出しデータレジスタに保持され
ているｎワードの読出しデータをすべて入力し、連続す
るｍワード（ｍ：正の整数、ｍ≦ｎ）の読出しデータを
それぞれが転送ワード順に異つた１ワードずつ読出しデ
ータ転送周期の間隔で順次、選択するためのｍ個の読出
しデータ選択回路と、前記ｍ個の読出しデータ選択回路
によつて選択された連続するｍワードの読出しデータを
入力し、読出しデータ転送周期の間隔で転送ワードの順
に選択するためのワード選択回路と、前記ワード選択回
路からの読出しデータを転送周期ごとに格納するための
読出しデータ転送レジスタと、前記ｍ個の読出しデータ
選択回路のうちの１個に対する転送開始ワード選択信号
、ならびに前記ワード選択回路に対する選択信号を発生
するためのワード選択制御回路と、前記転送開始ワード
選択信号を転送周期の間隔で（ｍ−１）回だけ遅延させ
て転送開始ワード以外のワードを選択するため、前記読
出しデータ選択回路に選択信号を供給するための（ｍ−
１）個のワード転送レジスタとによつて構成したことを
特徴とする読出しデータの転送方式。[Scope of Claims] n memory arrays each having a data width of one word (n: a positive integer, n≧1), and reading from each of the memory arrays corresponding to the n memory arrays. n read data registers for holding data, each inputs all n words of read data held in the read data register, and continues m words (m: positive integer, m≦n). m read data selection circuits for sequentially selecting read data of 1 word each in a different transfer word order at intervals of a read data transfer cycle; a word selection circuit for inputting m consecutive words of read data and selecting transfer words in order at intervals of a read data transfer cycle; and read data for storing read data from the word selection circuit for each transfer cycle. a transfer register; a word selection control circuit for generating a transfer start word selection signal for one of the m read data selection circuits; and a word selection control circuit for generating a selection signal for the word selection circuit; In order to select a word other than the transfer start word by delaying (m-1) times in the transfer cycle interval, (m-1) is used to supply a selection signal to the read data selection circuit.
1) A read data transfer method characterized by comprising: 1) word transfer registers.