JPS62117796U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案による並列入力直列出力メモリ
回路の実施例を示す回路図、第２図は第１図の各
部信号の書込時の波形図、第３図は第１図の各部
信号の読出時の波形図、第４図は従来の並列入力
直列出力メモリ回路のブロツク図である。 １，５…Ｎ×Ｍメモリ・アレイ、２，６…デー
タ・バス、３，７…アドレス・バス、４，８…制
御回路、９…並列直列変換回路。 Fig. 1 is a circuit diagram showing an embodiment of the parallel input serial output memory circuit according to the present invention, Fig. 2 is a waveform diagram of each part signal in Fig. 1 during writing, and Fig. 3 is a waveform diagram of each part signal in Fig. 1. FIG. 4 is a block diagram of a conventional parallel input serial output memory circuit. 1, 5...N×M memory array, 2, 6...data bus, 3, 7...address bus, 4, 8...control circuit, 9...parallel-serial conversion circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] データの並列直列変換の処理が多い計算機シス
テムにおけるデータの並直列変換する回路におい
て、書込時、並列データに同時に書込信号を、読
出時、クロツクに同期させた読出信号を出力する
制御回路と、システムのデータバスとアドレスバ
スに接続され、メモリ素子の出力のすべてを布線
論理和接続して前記制御回路の出力によつて書込
み、読出しをする、１ビツト×Ｌ語の容量を持つ
Ｎ×Ｍメモリアレイとからなり、並列データを直
列に出力するように構成したことを特徴とする並
列入力直列出力メモリ回路。 In a circuit for parallel-serial conversion of data in a computer system that often processes parallel-serial conversion of data, a control circuit that simultaneously outputs a write signal for parallel data when writing and a read signal synchronized with a clock when reading. , is connected to the data bus and address bus of the system, and has a capacity of 1 bit x L words, and is written and read by the output of the control circuit by wire-OR-connecting all the outputs of the memory elements. 1. A parallel input serial output memory circuit comprising a ×M memory array and configured to output parallel data in series.