JPS62111448A - Formation of through hole - Google Patents
Formation of through holeInfo
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- JPS62111448A JPS62111448A JP25026985A JP25026985A JPS62111448A JP S62111448 A JPS62111448 A JP S62111448A JP 25026985 A JP25026985 A JP 25026985A JP 25026985 A JP25026985 A JP 25026985A JP S62111448 A JPS62111448 A JP S62111448A
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Abstract
Description
【発明の詳細な説明】
〔）既 要〕
コンタクトホールの段差を無くすために、コンタクトホ
ールの側面に選択的に非晶質シリコン層を形成し、弗化
物をソースとする高融点金属のシリコン上への選択気相
成長手段により該コンタクトホール側面の非晶質シリコ
ンを核にしてその側面から高融点金属を気相成長させる
ことにより、コンタクトホールが上面迄完全に高融点金
属で埋込まれてなるスルーホールを形成する方法。[Detailed Description of the Invention] [Already Required] In order to eliminate the step difference in the contact hole, an amorphous silicon layer is selectively formed on the side surface of the contact hole, and an amorphous silicon layer is formed on the high melting point metal silicon using fluoride as a source. The contact hole is completely filled with the high melting point metal up to the upper surface by vapor phase growing a high melting point metal from the side surface using the amorphous silicon on the side surface of the contact hole as a core using a selective vapor growth method. How to form a through hole.
本発明はスルーホールの形成方法に係り、特に半導体装
置の絶縁膜に形成する配線接続用のスルーホールの形成
方法に関する。The present invention relates to a method for forming a through hole, and more particularly to a method for forming a through hole for wiring connection formed in an insulating film of a semiconductor device.
半導体集積回路（ＩＣ）の回路規模が大幅に拡大し集積
度が高まるに伴って、該ＩＣに配設される素子や配線が
微細且つ高密度化されており、且つ配線構造も多層配線
に移行して来ている。As the circuit scale of semiconductor integrated circuits (ICs) has expanded significantly and the degree of integration has increased, the elements and wiring arranged in these ICs have become finer and more dense, and the wiring structure has also shifted to multilayer wiring. I'm coming.
かかる状況において、従来行われていた絶縁膜のりフロ
ー処理或いは特殊エツチング手段によって配線コンタク
トホールの側面を斜面状に形成することによってスパッ
タリング法等によって形成される配線金属層のカバレー
ジを向上するコンタクトホール部での配線層の断線防止
手段が、該コンタクトホールの専有面積の拡大を伴うた
めに採用不能になり、該コンタクトホールばその側面が
ほぼ垂直な状態の侭で用いられるようになって来ている
。Under such circumstances, a contact hole section is developed that improves the coverage of the wiring metal layer formed by sputtering method or the like by forming the side surface of the wiring contact hole into a sloping shape using conventional insulating film glue flow treatment or special etching means. The means for preventing disconnection of the wiring layer in the contact hole cannot be adopted because it involves an expansion of the exclusive area of the contact hole, and the contact hole is now used when the side surface of the contact hole is almost vertical. .
そのためコンタクトホール部での配線層の断線は増加し
、ＩＣの製造歩留りや信頼性が低下する傾向にあり、集
積度を低下させずに上記コンタクト部における配線層の
断線を防止する方法が要望されている。As a result, the number of disconnections in the wiring layer at the contact hole increases, which tends to lower the manufacturing yield and reliability of ICs.Therefore, there is a need for a method to prevent disconnection in the wiring layer at the contact hole without reducing the degree of integration. ing.
かかる要望に応える手段として、多層配線構造等におい
ては、配線コンタク（・ホールに金属層を埋め込み、こ
れによってコンタクトホールの段差を軽減し上層の配線
金属層のカバレージを改善して、上Ｎ配線の断線を防止
する方法が提案されている。As a means to meet this demand, in multilayer wiring structures, etc., a metal layer is buried in the wiring contact (hole), thereby reducing the level difference in the contact hole and improving the coverage of the upper wiring metal layer. Methods have been proposed to prevent wire breakage.
この際従来は第２図（ａｌ〜（ｄｉの工程断面図に示す
ような方法が用いられていた。In this case, conventionally, a method as shown in the process cross-sectional views of FIG. 2 (al to (di) has been used.
即し第２図（ａ）に示すように、図示しない半導体素子
が形成された半導体基板１上に下層絶縁膜２を形成し、
該下層絶縁膜２上に図示しない半導体素子に接続するア
ルミニウム等よりなる下層配線３が形成されてなる被処
理基板上に、燐珪酸ガラス（ＰＳＧ）等よりなる眉間絶
縁膜４を形成し、該眉間絶縁膜４に下層配線３を表出す
る開孔（コンタクトホール）５を形成する。That is, as shown in FIG. 2(a), a lower insulating film 2 is formed on a semiconductor substrate 1 on which semiconductor elements (not shown) are formed,
A glabella insulating film 4 made of phosphosilicate glass (PSG) or the like is formed on a substrate to be processed on which a lower layer wiring 3 made of aluminum or the like is formed to connect to a semiconductor element (not shown) on the lower insulating film 2. An opening (contact hole) 5 is formed in the glabella insulating film 4 to expose the lower layer wiring 3.
次いで第２図（ｂｌに示すように、上記開孔５の底面即
ち開孔５内に表出する下層配線３の表面に選択的に非晶
質シリコン層６を数１００〜１０００人程度の厚さに堆
積した後、第２図（Ｃ）に示すように、例えば６弗化タ
ングステン（ＷＦ、 ）を用いる化学気相成長（ＣＶＤ
）法により前記非晶質シリコン層６上に該シリコン層を
核としてタングステン層７を選択的に成長せしめて該開
孔５内をこのタングステンＮ７によって埋める方法であ
った。Next, as shown in FIG. 2 (bl), an amorphous silicon layer 6 is selectively formed on the bottom surface of the opening 5, that is, on the surface of the lower layer wiring 3 exposed inside the opening 5, to a thickness of several hundred to one thousand layers. After deposition, chemical vapor deposition (CVD) using, for example, tungsten hexafluoride (WF, ) is performed as shown in FIG.
) method, a tungsten layer 7 is selectively grown on the amorphous silicon layer 6 using the silicon layer as a core, and the inside of the opening 5 is filled with this tungsten N7.
しかし上記従来の方法においては、上記開孔５内に選択
成長し得るタングステン層７の厚さは４０００〜５００
０人程度であり、１堆積程度の厚さに形成される層間絶
縁膜４の上記開孔５はその深さの半分程度しか該タング
ステン層７で埋めることが出来ない。そこで段差の軽減
が不充分なために、第２図（ｄｌに示すように、該開孔
５上に形成される上層配線８のカバレージが不充分にな
り、該開孔部における上層配＆５！ ８の断線が完全に
防止出来ないという問題があった。However, in the conventional method, the thickness of the tungsten layer 7 that can be selectively grown in the opening 5 is 4000 to 500 mm.
The opening 5 in the interlayer insulating film 4, which is formed to a thickness of about one deposition, can be filled with the tungsten layer 7 to only about half its depth. As a result, the level difference is insufficiently reduced, and as shown in FIG. There was a problem in that disconnection of the wire of No. 8 could not be completely prevented.
上記問題点は第１図に示すように、金属若しくは半導体
層（３）上に形成した絶縁膜（４）に該金属若しくは半
導体層（３）を表出する開孔（５）を形成する工程と、
該開孔（５）の側面に選択的に非晶質シリコン層（６）
を形成する工程と、該開孔（５）側面の非晶質シリコン
層（６）を核にして該開孔（５）内に選択的に高融点金
属Ｎ（７）を気相成長せしめて該開孔（５）を該高融点
金属層（７）により埋込む工程とを含む本発明によるス
ルーホール（１０５）の形成方法によって解決される。As shown in FIG. 1, the above problem lies in the step of forming an opening (5) in an insulating film (4) formed on a metal or semiconductor layer (3) to expose the metal or semiconductor layer (3). and,
An amorphous silicon layer (6) is selectively formed on the side surface of the opening (5).
and selectively vapor phase growing high melting point metal N (7) into the opening (5) using the amorphous silicon layer (6) on the side surface of the opening (5) as a core. This problem is solved by a method for forming a through hole (105) according to the present invention, which includes a step of burying the opening (5) with the high melting point metal layer (7).
弗化物をソースとした高融点金属の化学気相成長は、絶
縁膜から表出しているシリコン材料上にその結晶性の有
無に関わらず選択的に成長する特徴を持っている。Chemical vapor deposition of high-melting point metals using fluoride as a source has the characteristic that they grow selectively on silicon materials exposed from insulating films, regardless of their crystallinity.
本発明は絶縁膜に形成したコンタクトホールの側面に選
択的に非晶質シリコン層を形成した後、上記選択成長技
術を用いコンタクトホール内に該コンタクトホール側面
の非晶質シリコン層を核にして該コンタクトホールの側
面から中心に向かって順次タングステン層等の高融点金
属層を成長せしめる。In the present invention, after selectively forming an amorphous silicon layer on the side surface of a contact hole formed in an insulating film, the amorphous silicon layer on the side surface of the contact hole is used as a core inside the contact hole using the above selective growth technique. A high melting point metal layer such as a tungsten layer is sequentially grown from the sides of the contact hole toward the center.
該化学気相成長において高融点金属層はコンタクトホー
ルの全側面上の非晶質シリコン層を核として成長するの
で従来よりも厚く成長することが可能であり、高集積度
ＩＣにおいて通常１μｍ以下程度に形成されるコンタク
トホールはその上面まで完全に高融点金属層で埋められ
る。In this chemical vapor deposition, the high melting point metal layer grows using the amorphous silicon layer on all sides of the contact hole as a core, so it can grow thicker than conventional methods, and is usually about 1 μm or less in highly integrated ICs. The contact hole formed is completely filled up to its upper surface with a high melting point metal layer.
かくて該配線コンタクト窓部における段差は解消され、
該コンタクト窓部における上層配線層のステップカバレ
ージの問題は解消し、上層配線の断線は防止される。In this way, the level difference in the wiring contact window portion is eliminated,
The problem of step coverage of the upper wiring layer in the contact window portion is solved, and disconnection of the upper wiring layer is prevented.
以下本発明を第１図（ａ）〜（Ｑ）に示す工程断面図を
参照し、多層配線を形成する際の実施例により具体的に
説明する。The present invention will be specifically described below with reference to process cross-sectional views shown in FIGS. 1(a) to (Q), and an example of forming a multilayer wiring.
第１図（ａ）参照
本発明のスルーホール形成方法を用いて例えば半導体装
置における多層配線構造を形成するに際しては、通常の
方法により図示しない半導体素子が形成された半導体基
板１上に例えば二酸化シリコン（ＳｉＯｚ）或いはＰＳ
Ｇ等よりなる下層絶縁膜２が形成され、該下層絶縁膜２
上に前記図示しない半導体素子に接続されたアルミニウ
ム（ＡＩ）等よりなる下層配線３が形成されてなる被処
理基板上に通常通りＰＳＧよりなる厚さ１μｍ程度の層
間絶縁膜４を形成する。Refer to FIG. 1(a) When forming, for example, a multilayer wiring structure in a semiconductor device using the through hole forming method of the present invention, silicon dioxide, for example, is placed on a semiconductor substrate 1 on which a semiconductor element (not shown) is formed by a normal method. (SiOz) or PS
A lower insulating film 2 made of G or the like is formed, and the lower insulating film 2
As usual, an interlayer insulating film 4 of about 1 μm thick made of PSG is formed on the substrate to be processed, on which a lower wiring 3 made of aluminum (AI) or the like connected to the semiconductor element (not shown) is formed.
そして通常通り基板面に垂直な方向に優勢な異方性を有
するリアクティブ・イオンエツチング（ＲＩＥ）処理を
用いるフォトリソグラフィ技術により該層間絶縁膜４に
下層配線３の一部を表出する１μｍ口程度の大きざの開
孔（コンタクトホール）５を形成する。Then, as usual, a 1 μm hole is formed in the interlayer insulating film 4 to expose a part of the lower wiring 3 by a photolithography technique using a reactive ion etching (RIE) process which has anisotropy predominant in the direction perpendicular to the substrate surface. An opening (contact hole) 5 having a certain size is formed.
第１図（ｂ）参照
次いでモノシラン（Ｓｉ）Ｉ−）を用いる通常のＣＶＤ
法により上記開孔５の内面を含む眉間絶縁膜４上に厚さ
数１００〜１０００人程度の非晶質堆積コン層６を形成
する。See FIG. 1(b) and then conventional CVD using monosilane (Si)I-).
An amorphous deposited layer 6 having a thickness of about 100 to 1000 layers is formed on the glabella insulating film 4 including the inner surface of the opening 5 by the method.
第１図（Ｃ）参照
次いで塩素（ＣＩ）系のガスを用いる全面［Ｅ処理によ
り層間絶縁膜４上の非晶質シリコン層６を除去する。こ
のＲＩＥ処理は基板面に垂直方向な異方性を有するので
上記層間絶縁膜４上及び該層間絶縁膜４の開孔５の底面
の非晶質シリコン層６が除去された時点で該開孔５の側
面に、垂直方向の厚ざが見掛は上厚く形成されていた非
晶質シリコン層６が選択的に残留する。Referring to FIG. 1C, the amorphous silicon layer 6 on the interlayer insulating film 4 is then removed by E treatment on the entire surface using a chlorine (CI) gas. Since this RIE process has anisotropy perpendicular to the substrate surface, when the amorphous silicon layer 6 on the interlayer insulating film 4 and on the bottom surface of the opening 5 in the interlayer insulating film 4 is removed, the opening The amorphous silicon layer 6, which had been formed to have an apparently thicker thickness in the vertical direction, selectively remains on the side surface of the silicon layer 5.
第１図（ｄ）参照
次いで６弗化タングステン（Ｗｈ ）をソースとしたＣ
ＶＤ法により、上記層間絶縁膜４の開孔５内にその側面
の非晶質シリコン層６を核にしてタングステン層７を選
択成長させる。Refer to Figure 1(d) Next, C using tungsten hexafluoride (Wh) as a source.
By the VD method, a tungsten layer 7 is selectively grown in the opening 5 of the interlayer insulating film 4 using the amorphous silicon layer 6 on the side surface thereof as a core.
このプロセスにおいては前述したように、タングステン
は、結晶性、あるいは非結晶性に関わらず、シリコン上
には成長するがその他の材料膜特に絶縁膜上には成長し
ない特性が利用される。In this process, as described above, the characteristic of tungsten, whether crystalline or amorphous, grows on silicon but does not grow on other material films, especially insulating films.
この工程を終了した時点で該開孔５はその全側面の非晶
質シリコン層６の表面から該開孔５の中心に向かって成
長した上記タングステン層７によって上面まで埋められ
、眉間絶縁膜４の上面との間に段差のないスルーホール
１０５が形成される。At the end of this step, the opening 5 is filled up to the upper surface with the tungsten layer 7 that has grown from the surface of the amorphous silicon layer 6 on all sides toward the center of the opening 5, and the glabellar insulating film 4 A through hole 105 with no step is formed between the top surface and the top surface.
なお上記金属によるコンタクトホールの埋込みはタング
ステンに限らず、弗化モリブデン等地の高融点金属弗化
物をソースとするＣＶＤ法によっても達成できる。Note that filling the contact hole with the metal described above is not limited to tungsten, but can also be achieved by a CVD method using a high melting point metal fluoride such as molybdenum fluoride as a source.
第１図（ｅｌ参照
次いで通常の方法により該スルーホール１０５上にアル
ミニウム等よりなる上層配線８が形成されて、多層配線
構造が完成する。Refer to FIG. 1 (el) Next, an upper layer wiring 8 made of aluminum or the like is formed on the through hole 105 by a conventional method to complete a multilayer wiring structure.
上記実施例においては本発明を多層配線構造について説
明したが、本発明の方法はシリコン面が表出している下
層絶縁膜のコンタクトホールの段“差を解消する際にも
勿論適用される。In the above embodiments, the present invention has been described with respect to a multilayer wiring structure, but the method of the present invention can of course be applied to the case of eliminating a step difference in a contact hole in a lower layer insulating film where a silicon surface is exposed.
なお又本発明は、半導体装置の他、バブルメモリ、厚膜
回路、薄膜回路等にも適用される。Furthermore, the present invention is applicable not only to semiconductor devices but also to bubble memories, thick film circuits, thin film circuits, and the like.
以上説明のように本発明のスルーホール形成方法によれ
ば、スルーホールの側面を斜面状に形成して配線金属層
のカバレージを改善することが集積度向上のために不可
能で、且つ微細なスルーホールが用いられる高密度集積
回路においても、スルーホール部における配線金属層の
カバレージ不良による断線等を発生することなく安定し
た配線接続を行うことができるので、高密度集積回路の
製造歩留り及び信頼性が向上する。As explained above, according to the through-hole forming method of the present invention, it is impossible to improve the coverage of the wiring metal layer by forming the side surfaces of the through-hole in a sloped shape in order to improve the degree of integration. Even in high-density integrated circuits that use through-holes, stable wiring connections can be made without the occurrence of disconnections due to poor coverage of the wiring metal layer in the through-holes, improving the manufacturing yield and reliability of high-density integrated circuits. Improves sex.
第１図（ａｌ〜（ｅ）は本発明の一実施例の工程断面図
で、
第２図（ａｌ〜Ｆｄｌは従来方法の工程断面図である。
図において、
■は半導体基板、
２は下層絶縁膜、
３ば下層配線、
４ば眉間絶縁膜、
５は開孔（コンタクトホール）、
６は非晶質シリコン層、
７はタングステン層、
８ば上層配線、
１０５はスルーホール
を示す。
革１図Figures 1 (al to e) are process cross-sectional views of an embodiment of the present invention, and Figure 2 (al to Fdl are process cross-sectional views of a conventional method). Insulating film, 3 lower layer wiring, 4 glabellar insulation film, 5 opening (contact hole), 6 amorphous silicon layer, 7 tungsten layer, 8 upper layer wiring, 105 through hole.Leather 1 figure
Claims (1)
に該金属若しくは半導体層（３）を表出する開孔（５）
を形成する工程と、 該開孔（５）の側面に選択的に非晶質シリコン層（６）
を形成する工程と、 該開孔（５）側面の非晶質シリコン層（６）を核にして
該開孔（５）内に選択的に高融点金属層（７）を気相成
長せしめて該開孔（５）を該高融点金属層（７）により
埋込む工程とを含むことを特徴とするスルーホールの形
成方法。[Claims] An insulating film (4) formed on a metal or semiconductor layer (3)
an opening (5) exposing the metal or semiconductor layer (3);
selectively forming an amorphous silicon layer (6) on the side surface of the opening (5);
and selectively growing a high melting point metal layer (7) in the aperture (5) in a vapor phase using the amorphous silicon layer (6) on the side surface of the aperture (5) as a core. A method for forming a through hole, comprising the step of filling the opening (5) with the high melting point metal layer (7).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026985A JPS62111448A (en) | 1985-11-08 | 1985-11-08 | Formation of through hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026985A JPS62111448A (en) | 1985-11-08 | 1985-11-08 | Formation of through hole |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111448A true JPS62111448A (en) | 1987-05-22 |
Family
ID=17205380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25026985A Pending JPS62111448A (en) | 1985-11-08 | 1985-11-08 | Formation of through hole |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111448A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147562A (en) * | 2006-12-13 | 2008-06-26 | Toshiba Corp | Manufacturing method of semiconductor device, and the semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842227A (en) * | 1981-09-07 | 1983-03-11 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5893255A (en) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | Manufacture of semiconductor device |
-
1985
- 1985-11-08 JP JP25026985A patent/JPS62111448A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842227A (en) * | 1981-09-07 | 1983-03-11 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5893255A (en) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | Manufacture of semiconductor device |
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| JP2008147562A (en) * | 2006-12-13 | 2008-06-26 | Toshiba Corp | Manufacturing method of semiconductor device, and the semiconductor device |
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