JPS62110A - Capacitance coupling circuit - Google Patents
Capacitance coupling circuitInfo
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- JPS62110A JPS62110A JP13936785A JP13936785A JPS62110A JP S62110 A JPS62110 A JP S62110A JP 13936785 A JP13936785 A JP 13936785A JP 13936785 A JP13936785 A JP 13936785A JP S62110 A JPS62110 A JP S62110A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路（以下、ＩＣと称する）にお
ける容量結合回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a capacitive coupling circuit in a semiconductor integrated circuit (hereinafter referred to as IC).
ＩＣ内において、エミッタホロワトランジスタのエミッ
タを他の回路に容量結合する容量結合回路としては、従
来、実公昭４７−２０４６０号公報に示されるような回
路が知られている。As a capacitive coupling circuit for capacitively coupling the emitter of an emitter follower transistor to another circuit in an IC, a circuit as shown in Japanese Utility Model Publication No. 47-20460 is known.
この公報に記載されている容量結合回路を第２図及び第
３図を用いて説明する。The capacitive coupling circuit described in this publication will be explained using FIGS. 2 and 3.
第２図に示す回路は、エミッタホロワトランジスタＱｔ
の出力をトランジスタＱ−−Ｑｍによって構成される差
動増幅回路ＤＥで増幅するものである。ここで、上記公
報に記載される容量結合回路は、トランジスタＱ１のエ
ミッタを容量ＣＭを介して差動増幅回路ＤＥの入力端子
に与えるように構成される。The circuit shown in FIG. 2 consists of an emitter follower transistor Qt
The output of the circuit is amplified by a differential amplifier circuit DE composed of transistors Q--Qm. Here, the capacitive coupling circuit described in the above publication is configured so that the emitter of the transistor Q1 is applied to the input terminal of the differential amplifier circuit DE via the capacitor CM.
第３図は容量ＣＭのＩＣ構造を示すものである。ＩＣ内
では、容量ＣＭはアルミニクム、絶縁層、半導体の組み
合せとして形成される。FIG. 3 shows the IC structure of the capacitor CM. Within the IC, capacitor CM is formed as a combination of aluminum, insulating layers, and semiconductors.
ＩＣ内の容量は上ｍｌのような構造をしているため、Ｉ
Ｃ内では、本来の容量ＣＭ （Ｍｅ ｔ ａ １ ）の
他に、容量ＣＭのＳｉ領域（Ｎｅｐｉ） とＩＣのア
イソレーション領域Ｐ＋との間に、寄生容量ＣＪ （Ｊ
ｕｎｃ目ｏｎ ） が形成される。ＩＣのアインレ
ーション領域Ｐ１は、ＩＣの接合分離のため１通常、ア
ース電位に設定される。このため、上記寄生容量ＣＪは
、容量ＣＭのＳｌ領域（Ｎｅｐｌ）とアースＧＮＤとの
間に形成される０
第２図においては、容量ＣＭの端子のうち。The capacity inside the IC has a structure similar to the upper ml, so the I
In C, in addition to the original capacitance CM (Meta 1 ), there is a parasitic capacitance CJ (J
unc's on) are formed. The insulation region P1 of the IC is usually set at ground potential for junction isolation of the IC. Therefore, the parasitic capacitance CJ is formed between the Sl region (Nepl) of the capacitor CM and the ground GND.
寄生容量ＣＪが形成される半導体側の端子Ｔ。A terminal T on the semiconductor side where a parasitic capacitance CJ is formed.
がトランジスタＱ、のエミッタに接続され、金属側の端
子Ｔ、が差動増幅回路の入力端子に接続される。is connected to the emitter of transistor Q, and the metal side terminal T is connected to the input terminal of the differential amplifier circuit.
上述した容量結合回路の特徴は、容量ＣＭの接続構成が
上記の如く設定されているため、トランジスタＱ、のエ
ミッタから差動増幅回路四の入力端子までの信号減衰が
ないことである。これに対し、容量ＣＭの接続構成を上
記構成とは逆にすると、すなわち、半導体側の端子Ｔ、
差動増幅回路ＤＥの入力端子に接続するようにすると、
次式＜１）で示される減衰量Ａに従って信号減衰が生ず
る。A feature of the capacitive coupling circuit described above is that since the connection configuration of the capacitor CM is set as described above, there is no signal attenuation from the emitter of the transistor Q to the input terminal of the differential amplifier circuit 4. On the other hand, if the connection configuration of the capacitor CM is reversed from the above configuration, that is, the terminal T on the semiconductor side,
When connected to the input terminal of the differential amplifier circuit DE,
Signal attenuation occurs according to the attenuation amount A expressed by the following equation <1).
しかしながら、上述した従来の容量結合回路の場合、寄
生容量ＣＪがトランジスタＱ、のエミッタに直接接続さ
れるため、トランジスタＱ、が容量負荷となる。その結
果、トランジスタＱ１の動作が不安定となったり１発振
が生じたりする。However, in the case of the conventional capacitive coupling circuit described above, the parasitic capacitance CJ is directly connected to the emitter of the transistor Q, so that the transistor Q becomes a capacitive load. As a result, the operation of the transistor Q1 becomes unstable or one oscillation occurs.
この発明は上記の事情に対処すべくなされたもので、Ｉ
Ｃ内でエミッタホロワトランジスタのエミッタを次段の
回路に容量結合するに際し、上記トランジスタの動作の
安定化、発振防止を図ることができる容量結合回路を提
供することを目的とする。This invention was made to deal with the above situation, and I
An object of the present invention is to provide a capacitive coupling circuit capable of stabilizing the operation of the transistor and preventing oscillation when the emitter of an emitter follower transistor is capacitively coupled to the next stage circuit in a circuit.
この発明は、エミッタホロワトランジスタのエミッタと
容量の半導体側端子との間に抵抗を挿入することにより
、上記の目的を達成するものである。The present invention achieves the above object by inserting a resistor between the emitter of the emitter follower transistor and the semiconductor side terminal of the capacitor.
以下、図面を参照してこの発明の実施例を詳細に説明す
る。Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は、この発明の一実施例の構成を示す回路図であ
る。なお、第１図において、先の第２図と同一部には同
一符号を付す。FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention. In FIG. 1, the same parts as in FIG. 2 are given the same reference numerals.
第１図において、Ｒ１は抵抗で、一端はトランジスタＱ
、のエミッタに接続され、他端は容° 量ＣＭの半導体
側端子Ｔ、に接続されている。In Figure 1, R1 is a resistor, one end of which is a transistor Q
, and the other end is connected to the semiconductor side terminal T of the capacitor CM.
これにより、信号源Ｓ１からトランジスタＱ。This causes the signal source S1 to be connected to the transistor Q.
のペースに入力された信号は、トランジスタＱ１のエミ
ッタから抵抗Ｒ，に容ｔＣＭの直列接続回路を介して差
動増幅回路ＤＢの入力端子に与えられる。The signal inputted to the pace is applied to the input terminal of the differential amplifier circuit DB via a series connection circuit having a capacitance tCM from the emitter of the transistor Q1 to the resistor R.
このように、第１図に示す容量結合回路は。In this way, the capacitive coupling circuit shown in FIG.
トランジスタＱ１のエミッタと容量ＣＭの半導体側端子
Ｔ、 との間に％抵抗Ｒ，ｙｔ挿入し、トランジスタ
Ｑ、の負荷が容量負荷とならないようにすることＫより
、エミッタホロワトランジスタＱ、の発振及び不安定動
作を防ぐものでおる。By inserting a resistor R, yt between the emitter of the transistor Q1 and the semiconductor side terminal T of the capacitor CM to prevent the load on the transistor Q from becoming a capacitive load, the oscillation of the emitter follower transistor Q is prevented. It also prevents unstable operation.
なお、抵抗Ｒ，の値は、抵抗Ｒ８と寄生容量ＣＪとで構
成されるロワノやスフィルタのカットオフ周波数ｆＣ（
次式シ）参照）が、伝送する信号帯域の上限Ｃｆｍ、、
） より充分大きくなるように設定される。Note that the value of the resistor R, is determined by the cutoff frequency fC(
The upper limit Cfm of the signal band to be transmitted is
) is set to be sufficiently larger than the
ところで、トランジスタＱ、のエミッタと差動増幅回路
ＤＥの入力端子間での信号減衰を防ぐには、次式（３）
で示すように、抵抗Ｒ１の値を抵抗Ｒｔの値より充分小
さくすればよい。これＫより、抵抗Ｒ１と受は側口路イ
ンピーダンス（差動増幅回路ＤＥの入力インピーダンス
）である抵抗Ｒ２との抵抗分割による信号減衰が小さく
なり、従来回路と同じような減衰特性を確保することが
できる。By the way, in order to prevent signal attenuation between the emitter of transistor Q and the input terminal of differential amplifier circuit DE, the following equation (3) is used.
As shown, the value of the resistor R1 may be made sufficiently smaller than the value of the resistor Rt. From this K, the signal attenuation due to resistance division between the resistor R1 and the receiver is the side path impedance (input impedance of the differential amplifier circuit DE) with the resistor R2, which is the side path impedance. Can be done.
このようにこの発明によれば、エミッタホロワトランジ
スタの発振、不安定動作を防止することができる容量結
合回路を提供することができる。As described above, according to the present invention, it is possible to provide a capacitive coupling circuit that can prevent oscillation and unstable operation of an emitter follower transistor.
第１図はこの発明の一実施例の構成を説明するための回
路図、第２図は従来の容量結合回路の構成を説明するた
めの回路図、第３図は容量のＩＣ構造の一例を示す図で
おる。
Ｑｌ・・・エミッタホロワトランジスタ、ＣＭ・・・容
量、Ｒ１・・・抵抗、ＤＥ・・・差動増幅回路。
出願人代理人弁理士 鈴 江 武 彦
第１図
第２図FIG. 1 is a circuit diagram for explaining the configuration of an embodiment of the present invention, FIG. 2 is a circuit diagram for explaining the configuration of a conventional capacitive coupling circuit, and FIG. 3 is an example of a capacitive IC structure. This is the diagram shown. Ql...Emitter follower transistor, CM...Capacitance, R1...Resistor, DE...Differential amplifier circuit. Patent attorney representing applicant Takehiko Suzue Figure 1 Figure 2
Claims (1)
スタと、 このエミッタホロワトランジスタのエミッタに一端が接
続される抵抗と、 金属、絶縁層、半導体の順で組み合わされ、上記半導体
側の端子が上記抵抗の他端に接続され、上記金属側の端
子が次段回路の入力端子に接続される容量とを具備し、
これらが半導体集積回路として構成されていることを特
徴とする容量結合回路。[Claims] An emitter follower transistor to which an input signal is applied to the base; a resistor having one end connected to the emitter of the emitter follower transistor; and a metal, an insulating layer, and a semiconductor combined in this order, the semiconductor a capacitor whose side terminal is connected to the other end of the resistor, and whose metal side terminal is connected to the input terminal of the next stage circuit,
A capacitive coupling circuit characterized in that these are configured as a semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13936785A JPS62110A (en) | 1985-06-26 | 1985-06-26 | Capacitance coupling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13936785A JPS62110A (en) | 1985-06-26 | 1985-06-26 | Capacitance coupling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62110A true JPS62110A (en) | 1987-01-06 |
| JPH0584964B2 JPH0584964B2 (en) | 1993-12-03 |
Family
ID=15243675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13936785A Granted JPS62110A (en) | 1985-06-26 | 1985-06-26 | Capacitance coupling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62110A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4840149A (en) * | 1987-07-07 | 1989-06-20 | Toyota Jidosha Kabushiki Kaisha | Camshaft apparatus for an internal combustion engine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149056A (en) * | 1976-06-07 | 1977-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Stability compensation method for emitter follower circuit |
-
1985
- 1985-06-26 JP JP13936785A patent/JPS62110A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149056A (en) * | 1976-06-07 | 1977-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Stability compensation method for emitter follower circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4840149A (en) * | 1987-07-07 | 1989-06-20 | Toyota Jidosha Kabushiki Kaisha | Camshaft apparatus for an internal combustion engine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0584964B2 (en) | 1993-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |