JPS62109112A

JPS62109112A - 電源シ−ケンス回路

Info

Publication number: JPS62109112A
Application number: JP24904685A
Authority: JP
Inventors: Masahito Matsunami; 松浪　将仁; Shigeo Aoki; 青木　滋夫
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-11-08
Filing date: 1985-11-08
Publication date: 1987-05-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、電界効果トランジスタ用の駆動電源のように
、２種類の電源を所定の順序に従って投入あるいは遮断
する場合に用いる電源シーケンス回路に関するものであ
る。

（従来の技術）一般に、電界効果トランジスタを駆動する場合に、ドレ
イン電極およびゲート電極にそれぞれ第１および第２電
圧源を接続し、電源投入時には、まず第２電圧源をオン
の状態にしてゲート電極にバイアス電圧を印加し、次に
第２電圧源をオンの状態にしてドレイン電極にバイアス
電圧を印加する。また、電源遮断時には、まず第２電圧
源をオフの状態にしてドレイン電極に印加されたバイア
ス電圧を取り除き、次に第１電圧源をオフの状態にして
ゲート電極に印加したバイアス電圧を取り除く。このよ
うな印加および除去の順を誤まると電界効果トランジス
タは破損する欠点がある。

このような破損を防止するために、電源の投入又は遮断
に当って、所定の順序に従って電圧が印加又は除去され
るように、リレー等を用い順序回路を組む対策がとられ
ているが、電源回路が大形化し、且つリレーのオン、オ
フ時にノイズが発生するという問題があった。

また、トランジスタを用いて電界効果トランジスタの破
損を防止する従来の電源シーケンス回路について、第３
図により説明する。同図において。

入力端子１および２はそれぞれ正極性を示す第１電圧源
十Ｖｉｎの正極入力端子および接地端子、また、入力端
子３および２はそれぞれ負極性を示す第２電圧源−Ｖｉ
ｎの負極入力端子および接地端子で、上記の入力端子２
は第１および第２電圧源の共通接地端子である。出力端
子４および５はそれぞれ第１電圧源＋Ｖｏｕｔの正極出
力端子および接地端子、出力端子６および５はそれぞれ
第２電圧源−Ｖｏｕｔの負極出力端子および接地端子で
、上記の出力端子５は第１および第２電圧源の共通接地
端子である。

第１トランジスタ７および第２トランジスタ８はシーケ
ンス回路を形成するもので、第１トランジスタ７のコレ
クタおよびエミッタはそれぞれ第１電圧源の入力端子１
および出力端子４に、ベースは抵抗９を通して入力端子
１に接続され、また、第２トランジスタ８のコレクタお
よびエミッタがそれぞれ上記の第１トランジスタ７のベ
ースおよび接地端子に、ベースが第１７１圧源の入力端
子１と第２電圧源の入力端子３との間に直列に入れた３
個の抵抗１０．１１および１２の抵抗１１と抵抗１２の
間に抵抗１３を通して接続される。このようにして、第
１および第２電圧源から抵抗９ないし１３を通して第１
および第２トランジスタ７および８のベースにバイアス
電圧が印加される。

接地端子である入力端子２と出力端子５とは直接に、第
２電圧源である入力端子３と出力端子６とはダイオード
１４を介してそれぞれ接続される。

さらに、上記の入力端子２と入力端子３とはダイオード
１５を介して接続される。

このように構成された電源シーケンス回路について、そ
の動作を説明する。

まず、入力端子１と２に接続された第１電圧源から＋Ｖ
ｉｎが投入されると、入力端子３は、これに接続されて
いる第２電圧源が未投入で接地水準にあるため、抵抗１
０，１１および１３を通して第２トランジスタ８は、ベ
ースにバイアス電圧が印加されてオンの状態となる。第
２トランジスタ８がオンの状態になると、第１トランジ
スタ７は、そのベースの電位が低電位となりオフの状態
となる。

次に、入力端子３と２に接続された第２電圧源から−Ｖ
ｉｎが投入されると、第２電圧源の出力端子６に、ダイ
オード１４が導通して−Ｖｏｕｔが即時に出力されると
同時に、オンの状態にある第２トランジスタ８は、抵抗
１２および１３の接続点の電位が低下するためベース電
位が低下するので反転してオフの状態となる。第２トラ
ンジスタ８がオフの状態になると、オフの状態にあった
第１トランジスタ７は、そのベースに入力端子１の＋Ｖ
ｉｎが抵抗９を通して印加されるため１反転してオンの
状態となる。第１トランジスタ７がオンの状態になると
、第１電圧源の出力端子４は、入力端子１と接続状態と
なり、　＋Ｖｏｕｔが出力される。以上の経過を経てシ
ーケンスが形成される。

（発明が解決しようとする問題点）しかしながら、上記のような構成では、第１電圧源から
＋Ｖｉａが投入された時に、抵抗１０．１１および１３
を通して第２トランジスタ８のベースに正極電位を印加
し、これをオンの状態にする時に、同時に第１トランジ
スタ７のペニスにも抵抗９を通して正極電位を印加しオ
ンの状態にするため、第１１−ランジスタフが第２トラ
ンジスタ８より早くオンの状態となり、第１電圧源から
＋Ｖｉｎを投入すると、即時にその出力端子４から＋Ｖ
ｏｕｔが出力するという誤作動が起り、出力端子４，５
および６に接続された電界効果トランジスタを破損する
という問題があった。

本発明は上記の問題点を解決するもので、簡易な回路構
成で、誤作動なく第１および第２電圧源の出力順が守ら
れる電源シーケンス回路を提供するものである。

（問題点を解決するための手段）上記の問題点を解決するために、本発明は、正極性の第
１電圧源によって駆動されるインピーダンスの小さい第
１の負荷と、負極性の第２電圧源によって駆動されるイ
ンピーダンスの大きい第２の負荷に接続される電源シー
ケンス回路において、第１の負荷と第１電圧源との間に
接続した第１スイッチング回路と、この第１スイッチン
グ回路の制御端子と第２電圧源との間に接続した第２ス
イツチンク回路と、第２電圧源と第２の負荷との間に接
続した整流回路と、この電流回路の７ノード側と第２ス
イッチング回路の制御端子側との間に接続されたコンデ
ンサとを設け、上記の第２スイッチング回路が第２電圧
源によって制御されるようにしたものである。

（作　用）上記のような構成により、電源投入時には、第１スイッ
チング回路は、第２スイッチング回路が作動状態になっ
て始めて作動するので、電源投入の順序にかかわりなく
、出力電圧は第２電圧源−第１電圧源の所定の順序に従
って出力する。

また、電源遮断時には、第１電圧源の負荷インピーダン
スが第２電圧源の負荷インピーダンスよすはるかに小さ
く、且つ第２スイッチング回路が第２電圧源によって制
御され、またコンデンサによって第２スイッチング回路
のベース電位の下るのが遅延するため、電源遮断の順序
にかかわりなく、第１電圧源−第２電圧源の所定の順序
に従って遮断する。

（実施例）本発明の一実施例を、回路構成図の第１図と、動作波形
図の第２図により説明する。

第１図において、入力端子１および２はそれぞれ正極性
の第１電圧源＋Ｖｉｎの正極入力端子および接地端子、
また、入力端子３は負極性の第２電圧源−Ｖｉｎの負極
入力端子で、上記の入力端子２は第１および第２電圧源
共通の接地端子である。

出力端子４および５はそれぞれ第１電圧源＋Ｖｏｕｔの
正極出力端子および接地端子、また、出力端子６は第２
電圧源−Ｖｏｕｔの負極出力端子で、上記の出力端子５
は第１および第２電圧源の共通接地端子である。

出力端子４と出力端子５、および出力端子５と出力端子
６のそれぞれの間に接続される負荷抵抗１６および１７
は、それぞれ電界効果トランジスタの等価トレイン−ソ
ース間抵抗および等価ゲート−ソース間抵抗で、前述の
第１の負荷および第２の負荷に相当する。これらの抵抗
値は、負荷抵抗１６が数Ωに対し、負荷抵抗１７が数百
Ω以上である。

第１電圧源の人、出力端子１および４の間に接続される
第１スイッチング回路は２個のトランジスタ１８および
１９で、第１スイッチング回路を制御する第２スイッチ
ング回路は１個のトランジスタ２０でそれぞれ構成され
る。第１スイッチング回路のトランジスタ１８のコレク
タおよびエミッタはそれぞれ入力端子１および出力端子
４に、また、そのベースはトランジスタ１９のコレクタ
に接続され、トランジスタ１９のエミッタは入力端子１
に接続される。さらに、トランジスタ１９のベースは抵
抗２１を通して入力端子１に接続される。第２スイッチ
ング回路のトランジスタ２０は、エミッタおよびコレク
タがそれぞれ入力端子３および上記の第１スイッチング
回路のトランジスタ１９のベースに接続され、また、ベ
ースが抵抗２２を通して接地する。

第２電圧源の人、出力端子３および６の間に、整流回路
としてダイオード２３が接続され、さらに出力端子６は
コンデンサ２４を通して接地される。

なお、コンデンサ２４は、出力端子６と接地端子５との
間に、上述の負荷抵抗１７と並列に接続された状態とな
る。

このような構成を有する電源シーケンス回路の動作につ
いて、第１図および第２図により説明する。

第２図（ａ）は入力端子１に入力する第１電圧源十Ｖｉ
ｎの入力状態、第２図（ｂ）は入力端子３に入力する第
２電圧源−Ｖｉｎの入力状態、第２図（ｃ）は出力端子
４の第１電圧源＋Ｖｏｕｔの出力状態、第２図（ｄ）は
出力端Ｐ６の第２電圧源−Ｖｏｕｔの出力状態をそれぞ
れ示す動作波形図で、縦軸は上方に正極′重圧、下方に
負極°６圧を、また横軸には時間をとっである。

第１図において、入力端子１および２に第２図（ａ）に
示す正極性の第１電圧源＋Ｖｉｎを投入しても、第１ス
イッチング回路のトランジスタ１８および１９、ならび
に第２スイッチング回路のトランジスタ２゜はいずれも
オフの状態を保つので、第２図（ｃ）に示す第１電圧源
＋Ｖｏｕｔは出力しない。

次に、入力端子３および２に、第２電圧源−Ｖｉｎを投
入すると、第２図（ｂ）および（ｄ）に示すように、入
力端子３の入力電圧−Ｖｉｎの負方向の立ち上りと同時
に、出力端子６の出力電圧−Ｖｏｕｔが負方向に立ち」
二る。第１図に戻って、オフ状態にあった第２スイッチ
ング回路のトランジスタ２゜がオン状態に反転し、続い
て第１スイッチング回路のトランジスタ１９のベース電
位を低電位にするので、オフの状態からオン状態に反転
し、続いてオフ状態にあったトランジスタ１８をオン状
態に反転すると、入力端子１と出力端子４とが接続状態
となり、第２図（ｃ）に示すように、出力端子４の出力
′電圧＋Ｖｏｕｔは、各トランジスタ２０，１９および
１８のスイッチング遅れ、および各抵抗と浮遊容量とに
よる遅れが集積され、第２図（ａ）の立上りより遅延時
間７□遅れて正極方向に立ち上るため、第１および第２
電圧源の投入順序に関係なく、必ず遅れが発生し、第２
′社圧源−第１電圧源の順に出力する。

次に電圧源を遮断する場合について説明する。

第２図（ａ）および（ｂ）に示すように、入力端子１お
よび３にそれぞれ正極電圧および負極電圧が入力してい
る状態で、第２＠圧源−Ｖｉｎを遮断すると、第２図（
ｂ）に示すように、負極方向に立ち上って続いていた負
極電圧はゼロラインまで立ち下る。第１図に戻って、オ
ンの状態にあった第２スイッチング回路のトランジスタ
２０は反転してオフ状態となり、これに伴って、第１ス
イッチング回路のトランジスタ１９のベース電位が高電
位となり、オン状態からオフ状態に反転し、続いてトラ
ンジスタ１８もオン状態からオフ状態に反転するので、
入力端子１と出力端子４との接続が遮断され第２図（ｃ
）に示すように、出力端子４の正極方向に立ち上って続
いていた正極電圧はゼロラインまで立ち下る。この時、
各トランジスタ２０．１９および１８のスイッチング時
間および浮遊容量等の影響によって、第２図（ｃ）に示
すように、出力端子４の出力は、第２電圧源の遮断時か
ら若干の遅延時間τ２を伴って傾斜角をもって立ち下る
が、出力端子４と出力端子５の間に接続されている電界
効果トランジスタの等価ドレイン−ソー入間抵抗である
負荷抵抗１６の抵抗値が数Ωのため、傾斜角が大きく遅
延時間τ２は極めて小さな値となる。

一方、出力端子６を出力端子５との間に接続されている
電界効果トランジスタの等価ゲート−ソー入間抵抗であ
る負荷抵抗１７の抵抗値は数百Ω以。ヒと、上記の等価
トレイン−ソー入間負荷抵抗１６に比べはるかに大きく
、且つコンデンサ２４が挿入されているため、第２図（
ｄ）に示すように出力端子６の正極電圧の立ち下りの傾
斜角が小さく、遅延時間τ３は上記の出力端子４の遅延
時間７つより長くなる。従って、電圧源の遮断時には、
出力端子４の第１電圧源＋Ｖｏｕｔが先きに立ち下って
から、出力端子６の第２電圧源−Ｖｏｕｔが後から立ち
下ることになり、電界効果トランジスタの破損が防止さ
れる。

なお、ダイオード２３は、第２電圧源の遮断時に負電荷
がトランジスタ２０を介して放電するのを防ぐ働きをす
る。

（発明の効果）以上説明したように、本発明によれば、極めて簡易な回
路構成で、電圧源の投入順序又は遮断順序に関係なく、
所定の順序に従って電圧を供給又は遮断する、誤動作の
起らない電源シーケンス回路を得ることができる。

【図面の簡単な説明】

第１図は本発明により電源シーケンス回路の回路構成図
、第２図はその各人、出力端子の動作波形図、第３図は
従来の電源シーケンス回路の回路構成図である。１．２．３　・・・入力端子、　　４，５．６　・・・
出力端子、　７　、８．１８，１９．２０・・・　トラ
ンジスタ、　９．１０，１１，１２，１３，２１．２２
・・・抵抗、１４．１５．２３　　・・ダイオード、１
６．１７・・・負荷抵抗、２４・・・コンデンサ。第１図１，２．３−−一入力嬌ｊ４．５．６−−・払力堝５１６ｊ７−・−力＠本流１８．１９．２０〜．−トランご、ズブ２１．２２−−
一愁五２３−−−　グ／ｌλ−ド２４−−−コンデ″ンザ第２図

Claims

【特許請求の範囲】

正極性を示す第１電圧源によって駆動されるインピーダ
ンスの小さい第１の負荷と、負極性を示す第２電圧源に
よって駆動されるインピーダンスの大きい第２の負荷と
に接続される電源シーケンス回路において、第１の負荷
と第１電圧源との間に接続された第１スイッチング回路
と、この第１スイッチング回路の制御端子と第２電圧源
との間に接続された第２スイッチング回路と、第２の負
荷と第２電圧源との間に接続された整流回路と、この整
流回路のアノード側と第２スイッチング回路の制御端子
側との間に接続されたコンデンサとを具備し、上記の第
２スイッチング回路が第２電圧源によって制御されるこ
とを特徴とする電源シーケンス回路。