JPS62106545A - 分岐命令の結果予測装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理の分野におけるものであり、具体的
には計算機における分岐命令の処理に関するものである
。

Ｂ、従来技術 高性能プロセッサでは、命令を、種々のステップ処理装
置により実行される幾つかのステップに分解することが
常套手段である。そのような各装置は連続した命令の！
時定のステップをサイクルＩＵ；て受入れる能力金有す
る、３次の命令全それぞれ１サイクルずらして、命令金
サイクル４びに実行する際に運、伏するステップをオー
バラップすることは常套手段である。理想的には、これ
により、たとえ所与の命令が完了するのに数サイクルを
要するとしても、各サイクルで１つの命令を処理するこ
とが可能になる。

この理想的なオーバラップは幾つかの理由で常（て可能
であるとは限らない。主な理由の１つは分岐命令が頻繁
に発生することである。これらは２つの重安な属性？有
する。すなわち、分岐は実行されることもあれば、また
は実行されないこともあり、このことは２つの命令のど
ちらが次に来るかについての一時的な不確実さをもたら
すことと、それが実行されたときは、次の命令は分岐に
おいて通常指定されるアドレスから得なければならない
ことである。

分岐予測機構に関する幾つかの特許があり、それぞれ長
所と短所とを有している。例えば米国特許第４３７０７
１１号ｕコンピュータ・システムにおいて条件付き分岐
命令の結果を前もって予測するだめの分岐予測機溝企開
示している。このシステムの根拠となる原理は分岐命令
が一番最近に実行された命令と同じ方法で決定されるこ
とが可能であるということである。

米国特許第４２５１８６４号は信号グループ記憶スペー
スの境界と一致しない境界を有する信号グループ全処理
するための分岐予測機構を開示している。オペランド境
界を含むワードが中央処理装置に転送されるときは、オ
ペランドでないデータもこのワードと共に転送される。

境界ワード内に存在するオペランドでないデータはオペ
ランド信号グループから除去され、中央処理装置に格納
される。中央処理装置によるオペランドの処理の鏝、オ
ペランドでないデータは境界ワード内の前に占めていた
信号位置に再挿入され、処理を含むワード・グループ、
すなわち結果として生じたオペランドは初めに除去され
たメモリ・ロケーションに格納される。

米国特許第３８００２９１号は分岐命令が同じかまたは
別のページにおける情報のアドレスに分岐できる分岐予
測機構である。分岐命令は分岐アドレスが同じかまたは
別のページにおける物理的アドレスであるのか、または
別のページにおける仮、忠アドレスであるのかについて
の指針を含んでいる。

−米国特許第４１８１９４２号は計算システムで使われ
る特別な分岐命令が内部レジスタの状態により決定され
るように条件付き分岐として、または無条件分岐として
働くプログラム分岐方法及び装置を開示している。この
特別な分岐命令はプログラム・ループ内、またはその終
りにおいて条件付き分岐のために、またはそのようなル
ープの外側：ておいて無条件分岐のだめに用いられる。

米国特許第５３２５７８５号は制御記憶装置とそのアク
セス制師を効率的に用いる分岐予測機構テ示している。

分岐を扱う簡単な方法は分岐が完全に終了するまでオー
バラップを中止することであり、実行づれるか実行され
ないかが決定され、実行されるときは、目標の命令がメ
モリから取り出される。しかし、この方法では１度の分
岐毎に数サイクルが理想的なオーバラップから失われて
しまう。別の方法は分岐の種類と、分岐が実行されるか
どうかについての統計的経験とに基いて一定の選択全行
なうことである。選択が実行されないこと全示すと、オ
ーバラップは実際の結果企保留する条件付き基準で継続
される。選択が誤りであることが明らかになったときは
、条件付きで開始された命令は放棄され、目標の命令が
取り出される。条件付き命令に当てられたサイクルは目
標を取り出すだめのサイクルと同様に失なわれる。

しかし、後者は分岐がデコードされる時点において目標
を予め取り出すことによシ回避されることがしばしばで
ある。

米国特許第４４５５７５８号はＳＩＭＤ（単一命令スト
リーム、複数データ・ストリーム：　ＳｉｎｇｌｅＩｎ
ｓｔｒｕｃｔｉｏｎ　　ｓｔｒｅｅｍ、Ｍｕｌｔｉｐｌ
ｅ　　Ｄａｔａ−ｓｔｒｅｅｍ）に対するマツピング・
プログラムを目標としており、全てのプロセッサに渡る
プログラムの正しくかつ（できれば）効率的な動作を保
証する。ＳＩＭＤプロセッサはそれぞれのデータ・スト
リーム上の同じ命令ンーゲンス全並行して実行する多く
の同じプロセッサから成る。ＳＩＭＤプロセッサはそれ
ぞれの入力データ・ストリーム間に相互依存性がないア
プリケーションに高い性能をもたらす。

米国特許第４４７７８７２号は「デコード履歴テーブル
」に関する。これは条件付き分岐のアクション（目標で
はなく）全推定するだめの機構全提供する。この発明は
分岐アドレスと、分岐がその直前の実行時に実行された
か否かを出すためのビットとから成るエントリ全有する
テーブルを含む。条件付き分岐のデコード時に、デコー
ドされている分岐のアドバイスを用いて、テーブルが探
索される。エントリがこのアドレスのもとで見出される
ときは、分岐が実行されたか否かを推定するためエント
リ内の履歴ビットが用いられる。この推定は分岐がその
最後の実行の際に行なったのと同じアクションを有する
であろうということである。

［ページ繰り可能な分岐履歴テーブル（Ｐａｇｅａｂｌ
ｃＢｒａｎｃｈ　　ｆ（ｉｓｔｏｒｙ　）　Ｊと題する
１９８５年４月２９日に出願された米国特許第７２８４
２４号は分岐履歴テーブルを活性領域とバックアップ領
域の２つの部分に分割することにより相当改良された分
岐履歴テーブル（ＢＩＴ）に関する。活性領域はプロセ
ッサが近い将来出会う可能性のある少数の分岐に対する
エントリヲ含み、バンクアップ領域はその他の全ての分
岐エントリを含む。プロセッサがエントリ全便うとき、
それに先立ってそれらのエンドりをバックアップ領域か
ら活性領域に運ぶだめの手段が備えられている。エンド
ｌ）がもはや必要とされないときは、それらは活性領域
から除去され、既にバックアップ領域にないときはバッ
クアップ領域に入れられる。近い将来のための新しいエ
ントリがもたらされるので、活性領域は小さいとはいえ
、プロセッサに必要となる分岐命令をほとんど常時含む
ことになる。大きさが小さいことにより、活性領域は高
速になり、この領域をプロセッサ・レイアウＮＣ最適に
置くことが可能になる。バックアップ領域はレイアウト
の重要な部分の外に置かれ、したがって、標準のＢＨＴ
にとって実施可能なものよシ犬きくできる。

別の方法が米国特許第５５５９１８５号で実施されてい
る。この発明は、分岐を個々に考察すると、大部分が首
尾一貫して実行されるか実行されないかのいずれかであ
り、実行されるときは首尾一貫した目標アドレスを有す
るであろうという考えに基く。この方法では、実行され
た分岐のテーブルが作られる。テーブル内の各エンｌ−
ＩＪは分岐の目標アドレスを伴った実行された分岐のア
ドレスから成る。このテーブルはハードウェア構成であ
り、しだがって典型的には１０２４から４０９６のエン
トリの所定の大きさを有する。エントリは実行された分
岐に出会ったときに、これらの分岐のみに対して作成さ
れる。テーブルが一杯のときは、看丁しいエントリの作
成には古いエントリの置換が必要である。このことはキ
ャッシュにおけるようにＬＲＵ（最も以前における使用
に基いて達成できる。

原則としては、実行されている命令のストリームの各分
岐はそのアドレスによりテーブルで探され、発見された
ときは、その目標が取り出されてストリームでの次の命
令になる。分岐がテーブルにないときは、実行されなか
ったものと推定される。テーブルに基く全てのアクショ
ンは命令の実行が進むにつれて検査される。テーブルが
間違っていることが発見されたときは、訂正がなされる
。

実行されると推定された分岐が実行されなかったときは
、そのテーブル・エントリは削除される。

実行されないと推定された分岐が実行されたときは新し
いエン）　ＩＪがそれに対して作成される。推定された
目標アドレスが間違っているときは、訂正されたアドレ
スが登録される。

実際には、上述したことはわずかに修正される。

目標が必要となる前に、まだは少くとも目標が必要とさ
れるとすぐに取り出すことができるように、実行された
分岐を十分早期に見つけることが望ましく、そうすれば
、パイプラインに遅延は発生しない。分岐が探し出され
て確認された後でのみテーブルがアクセスされるときは
、この条件は通常溝／こされない。したがって、テーブ
ルは通常機械の命令取出しパケットに基いて編成され、
アドレスされる。一般にこのパケットは倍長語（ＤＷ）
である。実際の手順は次の通りである。機械が倍長語を
取り出してその命令バッファに入れるとき、ＤＷアドレ
スもテーブルに供給される。エントリが存在するときは
、キャッシュの優先権が許す限り速く目標（ＤＷ）が取
り出される。次に、この目（２Ｄ　Ｗがテーブルに供給
され、プロセスを継続する。

Ｃ発明が解決しようとする問題点 上述した従来技術は分岐履歴テーブル（ＢＨＴ）と呼ば
れ、大部分の分岐全うまく処理するが、間違ったときは
数サイクル分のペナルティが与えられる。テーブルの実
際の大きさにとって（例えば、２５６エントリまたはほ
ぼ２にバイト）、このペナルティはその使用からの利益
をほとんど相殺する。もつと大きなテーブル（４にエン
トリまたはほぼ５２にバイト）は間違った予測の割合を
、したがってペナルティを減少させるが、問題はテーブ
ル・ハードウェアが機械の速度臨界的な命令取出し及び
作成領域に実装されねばならないことである。この領域
では、テーブル・ハードウェアを増大させるよりも減少
させることが重要である。

何故ならば、この領域に置かれねばならないハードウェ
アが多くなればなるほど、配線距離は長くなり、さらに
サイクル時間を決定する最長経路で勘定に入れねばなら
ない論理遅延の数が太きくなる。これらはもちろんサイ
クル時間を長くし、長いサイクル時間は常に機械速度ｔ
ｉ少させるように働くっＢＨＴが備えていた２、乙の編
成上の改良はそれらが引起すかも知れないサイクル時間
の増大のほとんど全相殺するのに全く十分である。

したがって、臨界的な領域てそれ以上のノ・−ドウエア
を置かない改良が求められる。

Ｄ　問題点を解決するための手段 本発明１（従って、分岐の結果を判定するためテストさ
れるオペランドに反応するデータ従属分岐テーブル（Ｄ
ＤＢＴ）について説明する。ＤＤＢＴは分岐履歴テーブ
ル（Ｂ　ＨＴ　）と共に動作し、さらに （１）つぎのｔａｒ〜（（Ｊからなる関連バイトの各々
に対するエントリ金倉み、 （＋、ｌ　　関連バイトのアドレス、 （ｂｌ　　アクションがこのバイトにより決定される分
岐命令のアドレス、 （Ｃｌ　　分岐が実行されるときは分岐の目標アドレス
、 （ｄ）　　特定の分岐に対して分岐アクションを決定す
るための適切なバイトをテストするための手段を指定す
るコード、 （ｅ）　　関連バイトの直前の事例に関連した分岐テス
トの結果全指定するアクンヨン・ピット、（２）各スト
ア・オペレー／ヨンにより探索されて（上記（ａＪに対
する一致を介して）、記憶がテーブル内のバイトの１つ
に対してなされているか否かｋ　、ｔ４Ｊ定し、さらに
一致が見出されたときは、 （６）記憶されているバイトの新しい事例と共に上記（
ｄｌを用いることにより次の分岐の結果を発生させるこ
とができ、さらにこの新しい結果と上記（ｅ）と全比較
することにより、 （４）上記（ｂｌにより指定された分岐の次の実行が行
なわれるのであれば、前の実行と同じアクノコン全有す
るか否かを判定することができ、行なわれないときは、 （５）上記ｆｂＪ及び（ｃ）を用いてＢＨＴにエントリ
全削除するか、またはＢＨＴからエントリ全削除するの
で（どちらでも適切な方を）、次の分岐の発生に際して
ＢＨＴは正しい予測をなすことになる。

Ｅ、実施例 本発明に従って、分岐アクションの結果を判定するため
テストされるオペランドに反応するデータ従属分岐テー
ブルについて説明する。データ従属分岐テーブルは分岐
履歴テーブルと共に動作して分岐履歴テーブルが誤った
予測を行なう場合を予想し、実際の予測がなされる時に
先立って分岐履歴テーブルを訂正する手段を備える。

以下実施例にそくして詳細に説明しよう。

分岐履歴テーブル（ＢＨＴ）は任意の所与の分岐により
生じる結果がその分岐の現在の結果と同じになるものと
推定することにより分岐の結果を予測するだめ用いられ
る。基本ＢＩＴは分岐命令のアドレスと実行された全て
の分岐に対する目標命令とから成るエントリ対を包含す
る。したがって、的中を生じたアドレスは実行さ九た分
岐のアドレスであるという確信がＢＩＴの的中に暗に含
まれている。

多くの分岐は以後の実行に関するアクションと変更する
ので、この場合には耕しい推定を反映するためＢ　ＨＴ
を更新する必要がある。実行される　　　“ものと推定
されながら実行されなかった分岐に関しては関連のエン
ドＩＪ　ｅ　Ｂ　ＨＴから除去しているべきてあり、さ
らに的中しないで実行された命令に関してはエントリ１
ＢＨＴに挿入していなければならない。更新はこのよう
な普請に応えるものである。

アクションを変更する分岐は全て条件付き分岐であり、
条件コード？設定するため用いられるデータが変るとア
クションが変更させられる。本発明に従って、関連する
データに対してなされる記憶を監視し、そのような記憶
が従属分岐にアクションを変更させる場合にＢＨＴＩ更
新するデータ従属分岐テーブル（ＤＤＢＴ）について説
明する。

分岐の推定が間違った場合にＢＨＴを更新するため用い
られる機構を介してＢＨＴにゆるやか（／Ｃ結合された
特定の構成例について以下に説明する。

したがって、ＢＨＴの再構成を何ら行うことなく、さら
に縦存の制御回路がどのようなものであれ最小限度の変
更を加えるだけで、この特定の構成例を標準のＢＨＴに
付加できる。

説明を明瞭にするため、可能なりＩＴ更新体系について
最初に説明する。次に、ＤＤＢＴを更新・・−ドウニア
全弁してＢＨＴに結合する方法を含めてＤＤＢＴについ
て説明する。最後に、エンドＩＪ　’、Ｉ　Ｄ　Ｄ　Ｂ
　Ｔに挿入したり、ＤＤＢＴから削除する方法を示す。

第１図はＢ　Ｉ　Ｔ更新ハードウェアの１つの構成例を
示す。ＤＨＴ　２が的中したときは、線６及び８を介し
て分岐アドレス（ＢＡ）と目標アドレス（ＴＡ）ｋそれ
ぞれメモリ・キャッシュ兼ＣＰＵ４に送るので、分岐が
取出された後で命令の取出しを再度指示できる。ＢＡ、
ＴＡ対はまたそれぞれ線１２及び１４を介して分岐アク
ティブ待ち行列（ＢＡＱ）１０に与えられる。ＢＡＱｌ
［１はエンド・オプ・オベレーショ／によって未だ確認
されていないＢ　Ｉ　Ｔの全ての的中に対するＢＡ、Ｔ
Ａ　対ｋ　含む。なお、エンド・オブ・オペレーション
は命令が何ら問題をともなうことなく実行されたときに
行なわれるサイクルのことである。ＢＡＱＩＯは２つの
目的のため働く。すなわち、待ち行列内のエントリはメ
モリ・キャッシュ兼ＣＰＵ４に備えられた命令バッファ
からの命令を整合しかつ選択するため用いられ、さらに
待ち行列内のエントリは、ＢＨＴ２が更新される必要が
あるが否かを評価するためエンド・オブ・オペレーショ
、ン全行なう分岐と、比較される。

メモリ・キャッシュ兼ＣＰＵ４で分岐のエンド・オプ・
オペレーションが行なわれる時点において、分岐に対す
る分岐アドレス（ＢＡ）及び目標アドレス（ＴＡ）は、
分岐が実行されたかどうがを指定するＡＣＴＩＯＮビッ
トと共に、それぞれ線１８．２０及び２２を介して分岐
エンド・オブ・オペレーション・レジスタ（ＢＥＲ）１
６に４えられる。実行された分岐は全てレジスタ１６を
通過し、さらに実行されると推定される命令のみＢＡＱ
１０’を通過するので、問題となっている分岐が実行さ
れると推定されたときは、ＢＥＲ１６からのＩ３Ａエン
トリはＢＡＱｌｏからのＢＡエントリと比較したとき等
しくなるだけである。この比較は比較器２４により行な
われ、比較器２４は線２６上のトップ・オプ・スタック
（ＴＯ８）・エンド１Ｊｔ−線２８上のＢＥＲエントリ
と比較する。

比較の結果等しいときは、「実行される」ことを推定す
るアクションを検証するためＢＥＲ１６がらの線６０上
のＡＣＴＩＯＮビットが用いられる。

実行されるものと推定され、かつ実行された分岐につい
て、ＢＡＱｌｏからの線３４上のＴＡとＢＥＲ１６から
の線５６上のＴＡとを比較することばよりＢＨＴ２が正
しめ目標音も推定したがどうか判定するため、目標アド
レスが比較器６２によりテストされる。

デコーダ３８は比較器２４及び５２による２つの比較の
結果と共にＢＥＲ１６からの線６ｏ上のＡＣＴ　Ｉ　Ｏ
ＮＮピラトラ取り、重要な４つの条件を決定する。ＯＲ
回路４０によシテストされる際にＢＡＱｌｏのＢＡがＢ
ＥＲのＢＡに等しいときはいつでも、ＢＡＱのトップ・
オプ・スタックを廃棄することができる。すなわちエン
トリは、実行されるものと推定され、かつ、エンド・オ
プ・オペレーションの行なわれだ分岐に対応する。しか
し、対応する分岐が実行されなかったときは、Ｂ　ＨＴ
エントリは森４２上にも示すように削除されねばならず
、まだは対応する分岐が違う目標に対して実行されたと
きは、ＢＨＴは線４４上に示すように正しい目標アドレ
スを反映するため修正されねばならない。ＢＡＱｌｏの
ＢＡがＢＦ：、ＲＩ６のＢＡに等しくないときは、この
ことはＢＨＴの不適中に該当する。分岐が実行されたと
きは、蕨４６上に示すよう知新しいエントリをＢＩＴに
挿入しなければならない。

ＯＲ回路４８はＢＨＴへのエントリの挿入、ＢＨＴから
のエンドＩＪの削除、またはＢＨＴ内に存在するエント
リに対する修正を必要とするそれぞれの場合を示す。Ｏ
Ｒ回路はなされるべきネットワーク５８内の適切な訂正
のコード化と共に、それぞれ線５０及び５２上のＢＥＲ
１６からのＢＡ、ＴＡ対が線５４上のＯＲゲート４８の
出力によりＢＨＴ訂正待ち行列（ＢＣＱ）５（Ｓへ送ら
れるようにする。Ｂ　ＥＱ　５６内のエントリはＢＨＴ
２に対してなされなければならない未実行の更新に対応
する。訂正制御回路６０がこれらの更新を行ない、それ
【よＩ）ＢＣＱ５６内のエントリ？廃棄し、線６２を介
してＢＨＴ２を更新する。

データ従属分岐テーブル（ＤＤＢＴ）６４は各々６個の
フィールドから成るエントリのテーブルである。これら
のエントリはＢＨＴ２内のエントリのナプセットに関連
しており、分岐全決定するテスト・オペランドが変更さ
れる場合にＢＨＴ２を更新するため用いられる。各エン
トリ内のフィールドは次の通シである。

（１）　　０ＡＤＤＲ：テストされるオペランドのアド
レス。

（２７Ｂ　Ａ　Ｄ　Ｄ　Ｒ：　ＯＡ　Ｄ　Ｄ　Ｒにより
指定されたオペランドに従属する分岐のアドレス。

（３ＪＴＡＤＤＲ二ＢＡＤＤＲにより指定された分岐命
令に対する目標のアドレス。

ｆ４）　　ＴＥＳＴ：０ＡＤＤＲにより指定されたオペ
ランドがテストされてＢＡＤＤＲにより指定された分岐
の結果？判定する方法を指定するコード。

（５）　　ＡＣＴＩＯＮ：ＢＡＤＤＲにより指定された
分岐がその直前の実行で実行されたか否かを指定するピ
ット。

（６）Ｖ：エントリが空白エントリでないことを示す妥
当性ビット。

テーブルは任意の適正な方法で編成できる。本書で指定
された方法は単に例示のため選ばれたにすぎず、いずれ
にしても本発明の範囲を限定するものではない。

説明のため、考慮するオペランド・テストの種類を条件
コードを設定する記憶及び即時（ＳＩ）書式の命令、す
なわち、ＴＭ、ＣＬＩ、ＮＩ、ＯＩ及びＸＩに限定する
。この場合も、この限定は説明を簡単にするため選ばれ
たものであシ、本発明の応用の範囲を決して限定するも
のではないことと指通しておく。これらの命令は記憶さ
れた単一バイトのオペランドをテストし、ＤＤＢＴｆｄ
これらのバイトに対するエントリ金倉む。エントリが保
留中の記憶バッファから解放されるときはいつでも、Ｄ
ＤＢＴを探索して記憶されているオペランドがテスト・
バ・イトであるかどうか知るためこのエントリのアドレ
スが用いられる。それに該当する場合は、記憶されてい
るバイトは上記ＴＥＳＴにより指定された方法でテスト
され、ＢＩＴがこのバイトに基いた結果的な分岐アクシ
ョンを予想して更新されるべきかどうかを決定する。

第２図はＤＤＢＴ６４と、テストのためオペランドを用
意する方法を示す。記憶要求が保留中の記憶バッファ（
図示せずンから解放されると、候補オペランド待ち行列
（ＣＯＱ）６６に置かれる。

Ｃ０Ｑ６６はＤＤＢＴ６４に特有なものであり、ＤＤＢ
ＴＫあるオペランドを保持するだめの一時的パツファと
して働く。ＤＤＢＴ（５４は６２×４個の項目を一組と
した連想テーブルとして編成された１２８個のエントリ
を有するものとして示す。

Ｃ０Ｑ６６からのオペランド・アドレスの下位５ビツト
は各組からのエントリを読取るため用いられる。特定の
オペランドがどのようであっても２つ以上の分岐に影響
を与えることができるので、所与のオペランドに対して
複数のエントリがあり得る。このことを考慮して、）・
−フワード・アドレスＢＡＤＤＲ（ビット２１及び２２
）の下位２ビツトは第６図及び第６図にさらに詳細に示
すように組を決定するため用いられる。この特定の編成
はＤＤＢＴディレクトリを必要としないとはいえ、可能
な代替案はＬＲＵの交換を可能にするこの体系上の１つ
の変形である。

ＤＤＢＴ７レイ６４からの４つのエントリは一時的バツ
ファ６８．７０．７２及び７４にロードされる。これら
エントリの各々からの０ＡＤＤＫフイールドは実際には
オペランド・アドレスのビット０乃至１８から成る。何
故ならば、ビット１９乃至２３は合同クラスに暗に含ま
れるからである。したがって、Ｃ０Ｑ６６内のエントリ
のビット０乃至１８は４つの候補設定エントリの各々に
おける０ＡＤＤＲと比較され、これらの候補のどれかが
実際にＣＯＱエントリにより指定されているかどうか全
判定する。比較は比較器７６．７８．８０及び８２によ
り実行される。ＡＮＤ回路８４．８６．８８及び９０に
よりさらに選別が行なわれて、一致する候補に有効ビッ
トが確実に設定されるようにする。

ＡＮＤ回路８４．８６．８８及び９０からの出力に応答
するＮＯＲ回路９２により決定されるように、Ｃ０Ｑ６
６からの０ＡＤＤＲに一致する有効な候補がないときは
、この結果はＯＲ回路９４を介して線９６によシＣ０Ｑ
６６に伝えられ、トップ・オプ・スタック（ＴＯ８）・
エントリは廃棄される。しかし、有効な候補が一致する
ことが見出されたときは、それらはセクレタ９８ｆ：介
してゲート制御される。ゲート制御は２ビツト・カウン
タ１００により行なわれ、カウンタ１００は粗筋に各エ
ントリを登録し、有効かつ一致するエントリのみをＰＵ
Ｓ　Ｈ信号に応答して保留テスト待ち行列（ＰＴＱ）１
０２へ進める。どの組が現在登録されているかにより、
信号１０４はＡＮＤ回路８４．８６．８８及び９０に対
応する。

４つの粗金てが登録され、カウンタ１００がゼロ状態に
戻るとき、ＯＲ回路９４はＣ０Ｑ６６上のＴＯＳエンド
Ｉ）ｆＪ、棄させ、上記プロセスは次の候補エントリに
対して繰返される。ＴＰＱ１１２はＢＨＴが更新される
べきか否かを判定するため実行されねばならない全ての
テストの待ち行列である。エントリがＰＴＱ１０２へ進
められるときは、それはオペランド・アドレスの下位５
ビツト（ＤＤＢＴインデックス・フィールド）に加えて
、テストされるべきオペランド（ＣＯＱ６６からの）と
共に進められることを特に指摘しておく。

ＤＤＢＴインデックスはテストの結果がＡＣＴｒＯＮビ
ットによシ指定されたのと異なるときに、ＤＤＢＴを更
新するだめに用いられる。

第６図はＢＨＴに対する更新が必要かどうか判定するた
め保留テスト待ち行列（ＰＴＱ）１０２内のエントリが
どのようにテストされるかを示す。

この特定の実施例はテストを命令ＴＭ、ＣＬＩ、Ｎｌ、
０■及びｘｒに限定するので、ＰＴＱエントリ内のテス
ト・フィールドは拡大されたＴＥＳＴ・フィールド１０
８に示す３つのサプフイールドから成る。はとんどのテ
スト命令が実施されるその他の可能な実施例では、ＴＥ
ＳＴフィールド１０８はわずかに変更された書式を有し
、本明細書記載の特定の書式は任意的なものである。こ
れらの５つの命令は記憶オペランド（ＰＴＱ１０２の０
ＰＥＲＡＮＤフイールド１１０内の）と即値オペランド
（ＴＭ、ＣＬＩ、ＮＩ、０工及びＸＩの命令書式の範囲
内の）に作用するので、ＰＴＱ１０２の’１４：ＳＴフ
ィールドは即値フィールドが指定される線１１２上に示
すサブフィールドを含む。これには８ピツトが必要であ
る。５つの可能なテスト命令があるので、線１１４上に
示すＴＥＳＴフィールドの３ビツト・サブフィールドを
使用して、実行されるべきテストのコード化金倉む。

問題となっているオペレーションは関連した分岐命令に
より指定されたマスク・フィールドに対してテストされ
る条件コードを設定するため用いられるので、線１１６
上に示す条件コード・マスク・フィールドもＴＥＳ　Ｔ
フィールドのサブフィールドとして含まれねばならない
。

テスト・サイクルの始めにおいて、ＰＴＱ　１０２の前
部におけるエントリのＴＥＳＴフィールド１０８のオペ
レーション・サブフィールド１１４がデコーダ１１８に
よりデコードされる。デコーダ１１８は線１２０上の制
御入力を８ビツトの算術論理装置（ＡＬＵ）１２２にも
たらす。ＡＬＵは入力１１０及び１１２について適切な
オペレーション全実行し、ＣＰＵ内でこのオペレーショ
ンから生じる４ビツトの条件コード（ＣＣ）ｋ線１２４
上に出力する。条件コード出力１２４は比較器１２６に
より条件コード・マスク・フィールド１１６と比較され
、線１２Ｂ上の分岐結果が何になるかを決定する。テス
ト回路により計算された線１２８上のこの結果は次に２
ピツト・デコーダ１６１により線１６０上のＡＣＴＩＯ
Ｎビットと比較される。ＡＣＴ　ＩＯＮビット１６０は
分岐がその直前の実行において実行されたか否かを示し
、さらにテスト出力ビット１２８は分岐がその次の実行
において実行されるか否かを示すので、デコーダ１６１
はＢＨＴに対する修正を必要とする２つの場合を決定す
ることができる。

ＡＣＴＩＯＮ１３０が分岐がその直前の実行において実
行されたことを示し、テスト出力１２８が分岐が次に実
行されないことを示すときは、この分岐に対するＢＨＴ
エントリも線１３２上で示すように削除しなければなら
ないことが分る。ＡＣＴＩＯＮピッ）１５０が分散がそ
の直前の実行において実行されなかったことを示し、テ
スト出力１２８が分岐が次に実行されること全示すとき
は、この分岐に対する新しいエントリを線１６４上で示
すように挿入しなければならないことが分る。ＯＲ回路
１３６はこれらの場合のいずれか一方を検出し、適切な
情報を線１４０を介してＢＨＴ更新更新性列（ＢＵＱ）
１５Ｂに、さらに線１４４を介してＤＤＢＴ訂正待訂正
列（ＤＣＱ）１４２に送シ出す。

ＢＵＱ１３８内のエントリはＢＨＴに対してなされるべ
き更新を表わす。これらのエントリは更新が関連する分
岐のアドレス（ＢＡＤＤＲ）、この分岐の目標アドレス
（ＴＡＤＤＲ）、及び更新の種類（すなわち、挿入また
は削除）から成る。

ＤＣＱ１４２内のエントリはＤＤＢＴに対してなされる
べき更新、すなわち、関連のＤＤＢＴ二ントリントリシ
ョン・ビットが変更されねばならないことを表わす。こ
れらのエントリは新しいアクション・ビット１２８、線
１４６上におけるＰＴＱ１０２からのＤＤ　ＢＴインデ
ックス（ＤＤＢＴエントリの合同クラスを示す）、及び
ＰＴＱエントリのＢＡＤＤＲフィールドからのビット２
１及び２２である線１４８上におけるＰＴＱ１０２から
の組ｒＤから成る。線１４８上の組ＩＤは修正されるべ
きＤＤＢＴエントリがマツピングされる組を表わす。

第４図はＢＵＱ１３Ｂ内のエントリがどのようにしてＢ
ＨＴ更新更新−ドウエアにとって使用可能となるかを示
す。第４図はＤＤＢＴ機構にＢＨＴを支援させるため第
１図に必要とされる全修正を表わす。第１図を参照する
と、ＢＣＱ５６への全ての入力線は途中で切られて、第
４図へ連結されねばならない。これはＢＥＲ１６からの
勝５０及び５２、デコーダ３８からの線４２．４４及び
４６、及びＯＲ回路４８からの線５４全含む。次に第４
図を参照すると、これらの線の全ては５４を除いてデー
タ・セレクタ回路１５０への入力となり、線５４はＢＵ
Ｑ　１５８の代りにこれら入力を選択するため用いられ
る。ＢＵＱ１５２内のエントリは挿入または削除に関係
するだけなので、「０」入力１５４はＭＯＤ　Ｉ　ＦＹ
信号１４４に対応するものとしてセレクタ１５０の右側
において必要とされることに特に言及する。線５４は左
側の入力に優先権を与えるので、ＢＵＱ１５２からのエ
ントリは第１図のＢＡＱＩＯに未処理のエントリがない
ときゲート制御されるだけであることにも特に言及する
。この階先的取扱いは任意に与えられるが、ＢＡＱｌｏ
に一動作させる回路が修正を必要としないという利点が
ある。

ＢＵＱ空白化ネットワーク１５８からの線１５６上のス
テータス制御信号はＮＯＲ回路１６０で線５４上のＰＵ
ＳＨ信号と結合されてＢＵＱ１３８内の最上部のエンド
ＩＪ　ｅ選択する。ゲート１６Ｏからの出力信号１６２
はＯＲ回路１６４で信号５４と結合されて、選択された
入力エン）　ＩＪを線１６８を介してＢＨＴ訂正待ち行
列（ＢＣＱ）５６に送９出す。選択された入力がＢＵＱ
１５８からのものであるときは、線１６８を介するＢＣ
Ｑ５６への送シ出しに続いて、線１７０上の信号がＢＵ
Ｑ’１５８ｉ動作させるため用いられる。ＢＣＱ５６内
のエン）　ＩＪは上述の方法でＢＨＴｉ修正するため用
いられる。

第５図はＤＤＢＴから得られるＢＨＴ内のエントリがど
のように識別され得るか、さらに適切なりＤＢＴ二ント
ントリのように同化されかつＤＤＢＴ更新待ち行列（Ｄ
ＵＱ）１７２に置かれ得るかを示す。このことはプロセ
ッサ・エンドブ待ち行列１７６を介して達成される。こ
れはプロセッサに対して内部的に保持される待ち行列で
あり、そのエントリはデコードされてはいるがエンド・
オブ・オペレーションはされていない全ての命令のレコ
ードである。多くのプロセッサは既にそのような待ち行
列を備えているので、ＤＤＢＴは付加的な制御がプロセ
ッサ内で実行されることを全く必要とせず、待ち行列内
のエンｌ−ＩＪが通常は保持され得ないあるフィールド
を含むため拡張されることだけを必要とする。

ＤＤＢＴにより必要とされるフィールドは命令アドレス
、命令イメージの最初のハーフワード、副台によりＡＧ
ＥＨされたオペランド・アドレス（適切なとき）、さら
に分岐の場合は、分岐が実行されたか否かである。命令
がエンド・オプ・オペレーションされるときは、命令コ
ード（命令イメージの最初のバイト）がデコーダ１７４
により検査され、命令が関連のテスト命令（ＴＭ、ＣＬ
■、Ｎｒ、ＯＩまたはＸＩ）であるのか、条件付き分岐
であるのか、または考慮しているテスト命令以外の条件
コード設定命令であるのか全判定する。

命令が線１７６上に示すテスト命令であるときは、テス
ト・エンドブ・レジスタ（ＴＥＲ）１７８は関連の情報
金ロードされる。この情報はテストに用いられる即値オ
ペランド（命令イメージの２番目のバイト）、テストさ
れるメモリ・オペランドのアドレス（０ＡＤＤＫ　）、
及び実行されるテストの種類（オペレーション）から成
る。この事例では、オペレーションは命令コードに基い
てエンコーダ１８０により同化される３ビツトのフ・ｆ
−ルドである。ＴＥＲ１７８がロードされるときは、Ｔ
ＥＲによシ指定された命令はエンド・オプ・オペレーシ
ョンされた最も新しい条件コード設定命令であることを
示すためＶＡＬＩＤビットが設定されることに特に言及
する。デコーダ１７４からの出力１ｆＪ１８２上に示す
ように、考慮中の命令の１つではない条件コード設定命
令がエンド・オプーオペレーションされるときはいつで
も、ＴＥＲｌ　７８内の命令が後続の条件付き分岐命令
に間違って関連付けられないようにＶＡＬＩＤビット１
８４がリセットされる。

条件付き分岐がデコーダ１７４からの出力線１８６上に
示すようにエンド・オブ・オペレーションされるときは
、ＣＣマスク・フィールド１９０（命令イメージの６番
目のニブル）もＢＥＲ１８８にロードされる点を除いて
、分岐エンドブ・レジスタ（ＢＥＲ）１８８は丁度第１
図のＢＥＲＩ８８と同様に設定される。ＢＥＲ１８８が
ロードされる時点においてＶＡＬＩＤビットがＴＥＲＩ
７８で設定されるときは、ＴＥＲ１７８により指定され
たテスト命令はＢＥＲ１８８によシ指定された条件付き
分岐に対する条件コード設定命令である。ＡＮＤ回路１
９２はこの条件をテストする。

全く任意的に、第１図からの線４２がこのＡＮＤ回路へ
の入力として含まれた。これは単にＤＤＢＴにおける経
済性のためにすぎない。すなわち、ＤＥＬＥＴＥ信号４
２はＢＥＲ１８８により指定された分岐がＢＨＴで間違
って予報されたことのしるしである。（ＢＨＴにより決
して認識されなかった分岐が実行されたときこの状態を
生じるので、ｌＮ５ＥＲＴはそのようなしるしではない
ことを特に指摘しておく。） したがって、その条件コード設定命令が選択されたＤＤ
ＢＴ実施内のテスト命令の１つである間違って予報され
た分岐が確認されたとき、ＡＮＤ回路１９２は１つのエ
ントリ’１ＤＵＱ　１７２へ送り出す。

第６図は新しいエントリがどのようにしてＤＤＢＴ更新
待ち行列１７２からＤＤＢＴ６４に置かれるか、さらに
ＤＤＢＴに存在するエン）　ＩＪがどのようにしてＤＤ
ＢＴ訂正待ち行列１４２（第６図参照）により修正され
るかを示す。第６図に戻ると、ＤＣＱ空白レジスタ１９
８とＤＬＩＱ空白レジスタ２００内のステータス情報が
優先権エンコーダ２０２により検査されてＤＣＱ１４２
また；はＤＵＱ　１７２のどちら全サービスするか全決
定する。任意的であるが、線２０４上に示すように保留
中の記憶バッファから記憶が解放されるとき、エンコー
ダ２０２はこのどちらかの選択？無効にするので、ＤＤ
ＢＴアレイは即時テストのため使用可能である（第２図
参照）。したがって、この特定の実施においては、ＤＤ
ＢＴを探索することがＤＤＢＴを更新することよりも優
先権がある。

優先権エンコーダ２０２がＤＣＱ　１４２をサービスす
ることを選択するときは、信号２０８によシセレクタ２
０６を介してゲート制御されるのはＡＣＴＩＯＮビット
のみである。セレクタ２１０はＤＣＱ１４２からのＤＤ
ＢＴインデックス・フィールドを用いて４組のＤＤＢＴ
アレイの全てについて行の選択を行なう。ＤＣＱ１４２
内の組ＩＤフィールドによシ適切な組が決定され、セレ
クタ２１２を介してゲート制御され、そこでデコーダ２
１４によりデコードされて適切な組に対する書込み許可
を発する。信号２０８は許可された組におけるＡＣＴＩ
ＯＮフィールドに対してのみ書込みパルスを発生する。

優先権エンコーダ２０２がＤＵＱ１７２をサービスする
ことを選択するときは、全てのフィールドはＤＤＢＴア
レイにストアされる必普がある。

ＤＵＱ　１７２からのＡＣＴＩＯＮフィールドはセレク
タ２０６を介してゲート制御されるが、他の全ての関連
のフィールドはＤＤｎＴアレイ入力を直接駆動する。こ
れらのフィールドは目標アドレス（ＴＡ）及び分岐アド
レス（ＢＡ）、テスト・フィールド、及び０ＡＤＤＲの
ピッ）Ｏ乃至１８である。０ＡＤＤＲのビット１９乃至
２６はセレクタ２３を介してゲート制御されてＤＤＢＴ
アレイの全ての組に対する行アドレス音生じ、線２１６
上の分岐アドレス（ＢＡ）のピット２１及び２２はセレ
クタ２１２を介してゲート制御され、そこでデコーダ２
１４によりデコードされて適切な組に対する書込み許可
全発生する。攪先唯エンコーダ２０２は選択された組に
おける全てのフィールドに対して薔込みパルス２１８を
もたらす。

ＤＤＢＴはＢＩＴとプロセッサから独立した受動的機構
であるが、ＢＨＴの側における誤った予報を予想し、分
岐についての多くの間違った推定を回避するようにＢＨ
Ｔｉ更新する。上に概説した特定の実施は１つの例にす
ぎず、理解し易いので選ばれたものであるが、ＤＤＢＴ
を精密なものにすることは任意にできる。Ｄ、ＤＢＴの
クラス内においては、「間違った」設計選択は非常に少
ない。すなわち、扱われるテストの困難さ、オペレーシ
ョンの効率、及びＢＩＴ更新の時機のような事柄は設計
の実行可能性に影響を与えない。これらの選択はＢ　Ｈ
Ｔ分岐の回避され得る間違った推定の数に影響を与える
にすぎない。

Ｆ１発明の詳細 な説明したように、本発明によれば分岐履歴テーブルと
ともにデータ従属分岐テーブルを用い、分岐履歴テーブ
ルが誤った予測をする場合を予測し、実際の予測がなさ
れる時点にさきだって分岐履歴テーブルを訂正するよう
にしているので、分岐命令の予測を改善することができ
る。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は分岐履歴テーブル更新論理の
ブロック・ダイヤグラム、第２Ａ図および第２Ｂ図はテ
ストのためどのようにオペランドが作成されるか全示す
データ従属分岐テーブル論理のブロック・ダイヤグラム
、第３図は分岐履歴テーブルの更新が必要とされるかど
うかを判定する論理のブロック・ダイヤグラム、第４図
は分岐履歴テーブル更新待ち行列がどのように（７て分
岐履歴テーブル論理に使用できるようにされるかを決定
する論理のブロック・ダイヤグラム、第５図はデータ従
属分岐テーブルのためのエンドＩＪ　を作成するだめの
論理のブロック・ダイヤグラム、さらに第６Ａ図および
第６Ｂ図はデータ従属分岐テーブル・アレイを更新する
ため用いられる論理のブロック・ダイヤグラムである。 ２・・・・分岐履歴テーブル、４・・・・ＣＰＵ、１０
・・・・分岐アクティブ待ち行列（ＢＡＱ）、１６．１
８８・・・・分岐エンドブ・レジスタ（ＢＥＲ）、６８
．１７４・・・・デコーダ、５６・・・・ＢＨＴ訂正訂
正性列、６０・・・・訂正制御回路、６４・・・・デー
タ従属分岐テーブル（ＤＤＢＴ）、６６・・・・候補オ
ペランド待ち行列（ＣＯＱ　）、９８．１５０・・・・
セレクタ、１００・・・・カウンタ、１０２・・・・保
留テスト待ち行列（ＰＴＱ）、１６８・・・・ＢＨＴ更
新更新性列（ＢＵＱ）、１４２・・・・ＤＤＲＴ訂正待
訂正列（ＤＣＱ）、１７２・・・・ＤＤＢＴ更新待更新
列（ＤＵＱ　）、１７８・・・・テスト・エンドブ・レ
ジスタ、２０２・・・・優先権エンコーダ。 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 プロセッサと、 このプロセッサに処理される情報であつて命令およびオ
   ペランドを含むものを記憶するメモリと、 上記プロセッサに処理される分岐命令の先行アクション
   を記憶する分岐履歴テーブルと、 上記オペランドのうちの特別なものを、上記分岐命令の
   うちの特別なものと上記分岐命令の先行アクションとに
   関連付ける手段と、 上記分岐命令のうちの特別なものと、上記分岐命令の先
   行アクションとの間の特別の関連を判別する手段と、 この特別の関連を記憶する記憶手段と、 上記プロセッサが上記メモリへオペランドを記憶するの
   を監視して、この記憶されている所定のオペランドが上
   記記憶手段中に記憶されている特別のオペランドのうち
   の１つかどうかを判別する手段と、 上記特別の関連に基づいて、上記記憶手段中の所定の分
   岐命令の後続の分岐アクションが上記分岐履歴テーブル
   中の上記所定の分岐命令の分岐アクションと異なるかど
   うかを判別し、異なる場合には上記分岐履歴テーブル中
   の上記所定の分岐命令の分岐アクションを更新する手段
   とを有することを特徴とする分岐命令の結果予測装置。