JPS621028A - マイクロ制御装置 - Google Patents
マイクロ制御装置Info
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- JPS621028A JPS621028A JP61057166A JP5716686A JPS621028A JP S621028 A JPS621028 A JP S621028A JP 61057166 A JP61057166 A JP 61057166A JP 5716686 A JP5716686 A JP 5716686A JP S621028 A JPS621028 A JP S621028A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- General Physics & Mathematics (AREA)
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
木1肌座皮亙比!
本発明は一般的にはマイクロ制御装置に関し。
具体的にはデータ処理システムの中央処理ユニットへ接
続された制御ユニットと複数の記憶ユニットとの間で生
じるデータ転送を制御するマイクロ制御装置に関する。
続された制御ユニットと複数の記憶ユニットとの間で生
じるデータ転送を制御するマイクロ制御装置に関する。
皇見勿肢亙
データ処理システムのスループット(throughp
ut(以下余白) は、大部分周辺記憶装置と中央処理ユニツ)(CPU)
との間でデータを転送するシステム能力に依存する。通
常、所与の記憶装置とCPUとの間の転送通路は、チャ
ネル、制御ユニット、制御装置(controller
)t−含む。一般的に、制御ユニット性標準インターフ
ェイス金介してチャネルへ接続された別個のユニットで
ある。例えばディスク・ファイルの如き記憶装置は、デ
ィスク・ファイル制御装置と1群の(6個又は8個の)
ディスク・ファイルとより成るストリング(strin
jr)構成体として配列される。これらのディスク・フ
ァイルは制御インターフェイスを介して制御装置へ接続
されている。制御装置は他のインターフェイスを介して
制御ユニットへ接続されている。このような構成体の1
例は、ブロック・マルチプレクサ・チャネルを介してシ
ステム/360又は370へ接続されているI BM3
830様式■制御ユニットである。、5830様式■制
御エニツl−は、様式3330.3340.3350デ
イスク・ファイルの如き1つ又はそれ以上のストリング
状ディスク記憶装置をシステムへ接続するために使用さ
れる。
ut(以下余白) は、大部分周辺記憶装置と中央処理ユニツ)(CPU)
との間でデータを転送するシステム能力に依存する。通
常、所与の記憶装置とCPUとの間の転送通路は、チャ
ネル、制御ユニット、制御装置(controller
)t−含む。一般的に、制御ユニット性標準インターフ
ェイス金介してチャネルへ接続された別個のユニットで
ある。例えばディスク・ファイルの如き記憶装置は、デ
ィスク・ファイル制御装置と1群の(6個又は8個の)
ディスク・ファイルとより成るストリング(strin
jr)構成体として配列される。これらのディスク・フ
ァイルは制御インターフェイスを介して制御装置へ接続
されている。制御装置は他のインターフェイスを介して
制御ユニットへ接続されている。このような構成体の1
例は、ブロック・マルチプレクサ・チャネルを介してシ
ステム/360又は370へ接続されているI BM3
830様式■制御ユニットである。、5830様式■制
御エニツl−は、様式3330.3340.3350デ
イスク・ファイルの如き1つ又はそれ以上のストリング
状ディスク記憶装置をシステムへ接続するために使用さ
れる。
ストリングは制御装置及びディスク・ドライブ(駆動装
置)t−含むAボックスよ構成る。制御装置はCTLイ
ンターフェイスと呼ばれる標準IBMインターフェイス
によって制御ユニットへ接続され、更にファイル制御イ
ンターフェイス(FC工)と呼ばれる他の標準インター
フェイスによって駆動装置へ接続される。
置)t−含むAボックスよ構成る。制御装置はCTLイ
ンターフェイスと呼ばれる標準IBMインターフェイス
によって制御ユニットへ接続され、更にファイル制御イ
ンターフェイス(FC工)と呼ばれる他の標準インター
フェイスによって駆動装置へ接続される。
制御装置の一般的機能は、制御ユニットによって出さ′
nた指令又は副指令を解釈しかつ実行することである。
nた指令又は副指令を解釈しかつ実行することである。
これら副指令の実行は、2つのインターフェイスを制御
し、トラック・フォーマット全制御し、データがファイ
ルへ転送される時にそれを刻時かつ直列化し、データが
ファイルから転送される時にそれを非直列化し、適幽な
誤シ訂正ハードウェアを用いて転送されたデータの完全
性を検査し、制御装置及び付加されたディスク・ファイ
ルの状態全制御ユニットへ与え、誤シが発生した時に、
要求に応じてシステムを診断評価することを含む。
し、トラック・フォーマット全制御し、データがファイ
ルへ転送される時にそれを刻時かつ直列化し、データが
ファイルから転送される時にそれを非直列化し、適幽な
誤シ訂正ハードウェアを用いて転送されたデータの完全
性を検査し、制御装置及び付加されたディスク・ファイ
ルの状態全制御ユニットへ与え、誤シが発生した時に、
要求に応じてシステムを診断評価することを含む。
ファイル制御装置は、大型集積回路技術を用いたものが
発表されている。このような制御装置は、コスト面では
最初の機能に変更又は追加がなければ、非常に望ましい
ものに見える。しかし、新しい機能の追加の如く変更金
施さねばならない時には、1個又はそれ以上の大型集積
モジュールを設計変更せねばならない。この設計変更は
、時間がかかると共に費用が高価であシ、従って全体的
コストを増加させる。
発表されている。このような制御装置は、コスト面では
最初の機能に変更又は追加がなければ、非常に望ましい
ものに見える。しかし、新しい機能の追加の如く変更金
施さねばならない時には、1個又はそれ以上の大型集積
モジュールを設計変更せねばならない。この設計変更は
、時間がかかると共に費用が高価であシ、従って全体的
コストを増加させる。
LSI合成論理(combinatorial lo
gic)、の非柔軟性を解決する1つの明白な手段は、
マイクロプロセッサを使用することである。マイクロプ
ロセッサは、1度設計された後でも、単にマイクロプロ
グラムを変更するだけで新しい機能へ適合するよう容易
かつ迅速に変更することができ、・よってLSIの制約
を避けることができる。
gic)、の非柔軟性を解決する1つの明白な手段は、
マイクロプロセッサを使用することである。マイクロプ
ロセッサは、1度設計された後でも、単にマイクロプロ
グラムを変更するだけで新しい機能へ適合するよう容易
かつ迅速に変更することができ、・よってLSIの制約
を避けることができる。
しから構成される装置と指令を発するユニットとの間で
、高いデータ転送速度を維持することが必要となる時、
マイクロプロセッサを使用することはできない。1.7
5メガバイト/秒内のデータ転送速度においては、指令
は数ナノ秒内に解読され、制御装置による応答が発生さ
れねばならない。先行技術によるマイクロプロセッサは
、このように、早いデータ転送速度へ有効に対処するた
めKは、合成論理よ〕あま)Kも高価であシ低速であっ
た。
、高いデータ転送速度を維持することが必要となる時、
マイクロプロセッサを使用することはできない。1.7
5メガバイト/秒内のデータ転送速度においては、指令
は数ナノ秒内に解読され、制御装置による応答が発生さ
れねばならない。先行技術によるマイクロプロセッサは
、このように、早いデータ転送速度へ有効に対処するた
めKは、合成論理よ〕あま)Kも高価であシ低速であっ
た。
従って、データ転送速度にマツチし比速度で制御ユニッ
トからのマクロ命令t−解釈することができ、選択され
たファイルと制御ユニットとの間で最短時間で接続を達
成するよ52つのインターフェイス全制御することがで
き、インターフェイスへ付加された多数の装置と柔軟性
をもって協動することができ、早いデータ転送速度を有
するディスク・ファイルと迅速に同期を達成することが
できる、改善された低コスト制御装置が必要となる。
トからのマクロ命令t−解釈することができ、選択され
たファイルと制御ユニットとの間で最短時間で接続を達
成するよ52つのインターフェイス全制御することがで
き、インターフェイスへ付加された多数の装置と柔軟性
をもって協動することができ、早いデータ転送速度を有
するディスク・ファイルと迅速に同期を達成することが
できる、改善された低コスト制御装置が必要となる。
概説
簡単に言えば、第1図に示されるようにマイクロ制御装
置10を設けた場合、1群の高バクオーマンス・ファイ
ルを制御するために必要な柔軟性、速度、データ記憶、
応答性、工10能力、同期性を得ることができる。
置10を設けた場合、1群の高バクオーマンス・ファイ
ルを制御するために必要な柔軟性、速度、データ記憶、
応答性、工10能力、同期性を得ることができる。
柔軟性は1マシン・サイクルで実行される次表の60個
の命令によって与えられる。
の命令によって与えられる。
この命令群は、制御装置の適用業務中段も多く使用され
る機能を与えるように選択されておシ、かつ最少の(1
マシン・サイクル)制御時間内で所与の機能を与える特
別の命令を含んでいる。これら命令の要約を簡単に示せ
ば次の通シである。
る機能を与えるように選択されておシ、かつ最少の(1
マシン・サイクル)制御時間内で所与の機能を与える特
別の命令を含んでいる。これら命令の要約を簡単に示せ
ば次の通シである。
(4) ビット又は栄件のテスト、及びサブルーチン・
ブランチを含む4個のブランチ命令(BOB。
ブランチを含む4個のブランチ命令(BOB。
BOC,BR,BAL)
(B) 自動的に増進される直接及び間接アドレシン
グを有する4個のローカル記憶命令(FIMXSIMX
FIDlSID) (C) ハーフバイトALU動作(内部又は外部)の
6個の即値命令(RIM) (D) フルパイ)ALU動作(内部又は外部)の7
個のレジスタ対レジスタ命令(RR) (勾 1個のレジスタ・ロード即値命令(LRI)(F
′)即値及び間接の2個の遂行命令(EXI、EXID
) (6)即値、間接、リンクの3個のレジスタ依存ブラン
チ命令(BOR,BORI、BORL)@ 1個のマス
ク設定命令(STM) (I)1個のリンク1.2、又はスタック・レジスタか
らの復元命令(RAR) (J) 1個のマシン・レベル設定命令上記の各命令
を低コスト読取専用記憶機構へ記憶させた場合、500
ナノ秒内の早いサイクルで命令を実行できることが実証
される。
グを有する4個のローカル記憶命令(FIMXSIMX
FIDlSID) (C) ハーフバイトALU動作(内部又は外部)の
6個の即値命令(RIM) (D) フルパイ)ALU動作(内部又は外部)の7
個のレジスタ対レジスタ命令(RR) (勾 1個のレジスタ・ロード即値命令(LRI)(F
′)即値及び間接の2個の遂行命令(EXI、EXID
) (6)即値、間接、リンクの3個のレジスタ依存ブラン
チ命令(BOR,BORI、BORL)@ 1個のマス
ク設定命令(STM) (I)1個のリンク1.2、又はスタック・レジスタか
らの復元命令(RAR) (J) 1個のマシン・レベル設定命令上記の各命令
を低コスト読取専用記憶機構へ記憶させた場合、500
ナノ秒内の早いサイクルで命令を実行できることが実証
される。
各命令は1サイクルを要するのみであシ、内部乃至外部
インターフェイスの広範囲の使用又は間接アドレシング
によって、多くの命令75にアっても全体的効率及びス
ループットが改善される。
インターフェイスの広範囲の使用又は間接アドレシング
によって、多くの命令75にアっても全体的効率及びス
ループットが改善される。
マイクロ制御装置の応答性は、完全優先順位エンコーダ
及びトラップ・サイクル・ハードウェアを含むトラップ
・システムと、8つのトラップの任意のもの又は全てを
選択的に能動化又は無能化するマ玉り・レジスタとによ
って与えられる。これによって、マイクロ制御装置は外
部のトラップ信号へ1マシン・サイクル内で応答するこ
とができる。トラップ割込みレベルは、異ったレジスタ
を選択するのに時間損失を生じることなく(即ち、アド
レスのページングなしに)、大きなレジスタ群t−特定
の機能及びインターフェイスへゆだねる能力をマイクロ
コードへ与える。トラップ・レベルは制御装置が動作す
る8つのレベルに対応する。
及びトラップ・サイクル・ハードウェアを含むトラップ
・システムと、8つのトラップの任意のもの又は全てを
選択的に能動化又は無能化するマ玉り・レジスタとによ
って与えられる。これによって、マイクロ制御装置は外
部のトラップ信号へ1マシン・サイクル内で応答するこ
とができる。トラップ割込みレベルは、異ったレジスタ
を選択するのに時間損失を生じることなく(即ち、アド
レスのページングなしに)、大きなレジスタ群t−特定
の機能及びインターフェイスへゆだねる能力をマイクロ
コードへ与える。トラップ・レベルは制御装置が動作す
る8つのレベルに対応する。
256バイトより成る大型ローカル記憶機構は、各マシ
ン・レベルのために十分な内部レジスタとなるばかシで
なく、一時的データ・バッファとなる。更に、各レベル
のために8個のレジスタr含むプログラム・スタック領
域が設けられている。
ン・レベルのために十分な内部レジスタとなるばかシで
なく、一時的データ・バッファとなる。更に、各レベル
のために8個のレジスタr含むプログラム・スタック領
域が設けられている。
状況兼マスク・レジスタのために2個のレジスタがあシ
、ネスト・リンク機能のためのブツシュポツプ・スタッ
ク用に4個のレジスタがあシ、トラップが取られる時の
ROSアドレスを記憶するため2個のレジスタがある。
、ネスト・リンク機能のためのブツシュポツプ・スタッ
ク用に4個のレジスタがあシ、トラップが取られる時の
ROSアドレスを記憶するため2個のレジスタがある。
制御装置の命令セット及び直接アドレシング方式の重要
な機能は、全てのレジスタ、プログラム・スタック、デ
ータ・バッファ領域全全ての外部I10インターフェイ
スに対して即時に利用可能とすることである。
な機能は、全てのレジスタ、プログラム・スタック、デ
ータ・バッファ領域全全ての外部I10インターフェイ
スに対して即時に利用可能とすることである。
これは、制御装置が任意のマシン・レベルで動作してい
る間、それが依然と(7て全ての外部工10インターフ
ェイスへ直接にアドレシングできることを意味する。マ
イクロコードをして任意の時間に任意のマシン・レベル
へ強制せしめる1個の命令が設けられている。
る間、それが依然と(7て全ての外部工10インターフ
ェイスへ直接にアドレシングできることを意味する。マ
イクロコードをして任意の時間に任意のマシン・レベル
へ強制せしめる1個の命令が設けられている。
全ての外部インターフェイスとマイクロ制御装置との間
のI10リンクは、入力及び出力ポートによって与えら
れる、入力ポートはファネルの如き複数の入力二二ツ)
f含み、そこでは制御ユニット及び駆動装置からの出力
信号が制御装置へ伝えられる。出力ポートは、入力信号
全制御ユニット及び駆動装置へ与えるため、制御装置の
ための複数の出カニニットに含む。これらポートのユニ
ットは、1個又はそれ以上の命令によってアドレス可能
である。直接にアドレスできるユニットの数全最犬にす
るために、入カニニット及び出カニニットは同一アドレ
スを与えられ、そのアドレスは2つの異ったユニットの
ために利用される。マイクロ制御装置は、そこへの全て
の入力がマシン・サイクルの入力位相中にゲート・イン
され、全ての外部レジスタがマシン・サイクルの出力位
相中にロート°されるという事笑によって、それらユニ
ット全識別する。
のI10リンクは、入力及び出力ポートによって与えら
れる、入力ポートはファネルの如き複数の入力二二ツ)
f含み、そこでは制御ユニット及び駆動装置からの出力
信号が制御装置へ伝えられる。出力ポートは、入力信号
全制御ユニット及び駆動装置へ与えるため、制御装置の
ための複数の出カニニットに含む。これらポートのユニ
ットは、1個又はそれ以上の命令によってアドレス可能
である。直接にアドレスできるユニットの数全最犬にす
るために、入カニニット及び出カニニットは同一アドレ
スを与えられ、そのアドレスは2つの異ったユニットの
ために利用される。マイクロ制御装置は、そこへの全て
の入力がマシン・サイクルの入力位相中にゲート・イン
され、全ての外部レジスタがマシン・サイクルの出力位
相中にロート°されるという事笑によって、それらユニ
ット全識別する。
入力ポート構成の他の重要な特徴は、入力もしくはゲー
ト(ファネル)が、他の構成で使用される通常の双方向
性I10レジスタよ)も少数のノ・−ドウエアでよいこ
とであシ、従って入力ポートは安価になる。
ト(ファネル)が、他の構成で使用される通常の双方向
性I10レジスタよ)も少数のノ・−ドウエアでよいこ
とであシ、従って入力ポートは安価になる。
外部アドレスの構造は、0から15までの16個の異つ
友外部アドレスを与える。これは全部で32X8(25
6)本より成る独特のインターフェイス線のために16
人カニニット16出カニニツト・レジスタを可能とする
。
友外部アドレスを与える。これは全部で32X8(25
6)本より成る独特のインターフェイス線のために16
人カニニット16出カニニツト・レジスタを可能とする
。
同期能力はマイクロ制御装置の全体的効率及びデータ・
スループット金高める大きな要素である。
スループット金高める大きな要素である。
マイクロ制御装置は多様な速度で機能するよう設計され
るので、マシン・サイクルはファイル・データ・バイト
速度と同期することができる。これはデータ間の全ての
デスキュー(deskew )f除去し、従って通常の
データ及び制御信号をデスキューする場合に失われる時
間を最小にするととができる。通常、異った装置間で生
じる広範囲の公差を許容するために、機能及びタイミン
グについて「充填」全行う必要はない。
るので、マシン・サイクルはファイル・データ・バイト
速度と同期することができる。これはデータ間の全ての
デスキュー(deskew )f除去し、従って通常の
データ及び制御信号をデスキューする場合に失われる時
間を最小にするととができる。通常、異った装置間で生
じる広範囲の公差を許容するために、機能及びタイミン
グについて「充填」全行う必要はない。
本発明の詳細な開示
第1図に示されるように、マイクロ制御装置10は制御
ユニット11とディスク駆動装置13のストリング12
との間で生じる情報転送を制御するように機能する。制
御ユニット11は制御(CTL)インターフェイス16
t−介して制御装置へ接続されている。ストリング12
は、ファイル制御(PCI)インターフェイス17を介
して制御装置10へ接続されている。
ユニット11とディスク駆動装置13のストリング12
との間で生じる情報転送を制御するように機能する。制
御ユニット11は制御(CTL)インターフェイス16
t−介して制御装置へ接続されている。ストリング12
は、ファイル制御(PCI)インターフェイス17を介
して制御装置10へ接続されている。
第1A図に示される如<、CTLインターフェイス16
は記憶制御ユニット11ffi1個又はそれ以上の制御
装置へ接続する定めに使用される1組の線である。記憶
制御ユニット11から制御装置の入力ポートへ導かれる
信号線は次のものを含む。
は記憶制御ユニット11ffi1個又はそれ以上の制御
装置へ接続する定めに使用される1組の線である。記憶
制御ユニット11から制御装置の入力ポートへ導かれる
信号線は次のものを含む。
CTLバス・アウト
CTLバス・アウトは1バイトのデータ及びパリティの
ために9本の線を含む。バス・アウトは、タグ・ゲート
が存在する時に指令情報とタグ修飾ピッ)k転送し、同
期アウト信号が存在する時に、ディスク駆動装置へ記録
されるべき情報全転送する。
ために9本の線を含む。バス・アウトは、タグ・ゲート
が存在する時に指令情報とタグ修飾ピッ)k転送し、同
期アウト信号が存在する時に、ディスク駆動装置へ記録
されるべき情報全転送する。
CTLタグ・バス
CTLタグ・バスは5ピツトのデータ及び1パリテイ・
ビットの制御情報のために6本の線よシ構成される。
ビットの制御情報のために6本の線よシ構成される。
CTLタグ・ゲート
CTLタグ・ゲートはCTLバス・アウト及びCTLj
1グ・バス全ゲートする次めに使用される1本の線であ
る。
1グ・バス全ゲートする次めに使用される1本の線であ
る。
CTL選択保持
CTL選択保持は、駆動装置が選択される時にアクチブ
にされかつ維持される1本の線である。
にされかつ維持される1本の線である。
それは、駆動装置上で最後の動作が実行された後に、終
了信号が駆動装置から受取られてそれが認識されるまで
、アクチブのままである。
了信号が駆動装置から受取られてそれが認識されるまで
、アクチブのままである。
同期アウト
同期アウトはデータ転送動作の間にデータを有効化しか
つそれ全バス・アウトヘゲートする1本の線である。
つそれ全バス・アウトヘゲートする1本の線である。
終了応答
終了応@は、制御装置から通常終了信号又はチェック終
了信号を受取ったことを制御装置へ認識させるため、制
御ユニットによシ使用される1本の線である。
了信号を受取ったことを制御装置へ認識させるため、制
御ユニットによシ使用される1本の線である。
制御装置の出力ポートから記憶制御ユニット11へ導か
れる信号線は次の通うである。
れる信号線は次の通うである。
CTLパス・イン
CTLパス・インは1バイトのデータ及びパリティのた
めに9本の線から構成される。CTLバス・インは、読
出し動作の間に同期イン信号をゲート用に使用してディ
スクから記憶制御ユニット11ヘデータを転送する。更
にCTLバス・インは、通常終了、チェック終了、又は
タグ有効の各線がアクチブである時、情報を記憶制御ユ
ニット11へ転送するために使用される。
めに9本の線から構成される。CTLバス・インは、読
出し動作の間に同期イン信号をゲート用に使用してディ
スクから記憶制御ユニット11ヘデータを転送する。更
にCTLバス・インは、通常終了、チェック終了、又は
タグ有効の各線がアクチブである時、情報を記憶制御ユ
ニット11へ転送するために使用される。
同期イン
同期インは、データが制御ユニット11へ転送されてい
る間、CTLバス・インを有効化しかクゲートするため
に使用される1本の線である。同期インは制御ユニット
から1バイトのデータを要求するために使用される。
る間、CTLバス・インを有効化しかクゲートするため
に使用される1本の線である。同期インは制御ユニット
から1バイトのデータを要求するために使用される。
選択アクチブ
選択アクチブは、選択シーケンスが成功した後にアクチ
ブとなル、選択保持がアクチブである間、正しい選択を
指示するためにアクドブにされる1本の線である。
ブとなル、選択保持がアクチブである間、正しい選択を
指示するためにアクドブにされる1本の線である。
タグ有効
タグ有効は、タグ解読値が制御装置によって受取られた
ことを示すために1制御ユニツトからのタグ・ゲートに
応答して上昇する1本の線である。
ことを示すために1制御ユニツトからのタグ・ゲートに
応答して上昇する1本の線である。
通常終了
通常終了は、動作の通常の終了地点へ達したことを制御
ユニット11へ示すために使用される1本の線である。
ユニット11へ示すために使用される1本の線である。
チェック終了
チェック終了は、異常な終了条件が存在すること金示す
ために使用される1本の線である警報線 警報線は3本の線よ構成シ、2不が選択され1本が選択
されない。警報選択1は、選択された制御装置又は駆動
装置にエラー条件があること金示すために使用される。
ために使用される1本の線である警報線 警報線は3本の線よ構成シ、2不が選択され1本が選択
されない。警報選択1は、選択された制御装置又は駆動
装置にエラー条件があること金示すために使用される。
警報選択2は、ビジー条件を示すために使用される。警
報非選択1は、ポーリング・シーケンスが制御ユニット
によって要求されていることを制御ユニットへ教えるた
めに使用される。
報非選択1は、ポーリング・シーケンスが制御ユニット
によって要求されていることを制御ユニットへ教えるた
めに使用される。
第1B図に示されるPCIインターフェイス17杖、5
本の制御パス及び4本の雑多な制御及びデータ線よ構成
る。PCIインターフェイス17は8個までの駆動装置
のために使用できる。駆動装置との間の全てのインター
フェイス線は多重化され、従って制御装置によって発生
された全ての信号は、全ての駆動装置によって受取られ
る。同様に、異った駆動装置から導かれた同様の信号は
、共通線を介して制御装置へ転送するためにOR結合さ
れる。インターフェイス上の全てのゲート信号は、マイ
クロ制御装置の制御の下にある、駆動装置からの基準パ
ルス及び読出し曹込みデータは、平衡し友双方向性読出
し書込みデータ・ケーブル上を搬送される。
本の制御パス及び4本の雑多な制御及びデータ線よ構成
る。PCIインターフェイス17は8個までの駆動装置
のために使用できる。駆動装置との間の全てのインター
フェイス線は多重化され、従って制御装置によって発生
された全ての信号は、全ての駆動装置によって受取られ
る。同様に、異った駆動装置から導かれた同様の信号は
、共通線を介して制御装置へ転送するためにOR結合さ
れる。インターフェイス上の全てのゲート信号は、マイ
クロ制御装置の制御の下にある、駆動装置からの基準パ
ルス及び読出し曹込みデータは、平衡し友双方向性読出
し書込みデータ・ケーブル上を搬送される。
PCIインターフェイスは次のようなバス及び線よ構成
る。
る。
選択パス
選択パスは、異った駆動装置全選択するために使用され
る8本の線と、所与の駆動装置を手動作で選択するため
操作員によって使用される2本の独特の線よ構成る。所
与の時点では、これら線の1本のみがアクチブである。
る8本の線と、所与の駆動装置を手動作で選択するため
操作員によって使用される2本の独特の線よ構成る。所
与の時点では、これら線の1本のみがアクチブである。
選択パスは出力ポートのユニットへ接続される。
装置タグ・パス
装置タグ・パスは5本の信号線及び1本のパリティ線よ
構成る。5本の線上にあるデータは、駆動バス・アウト
上のデータに従って、所与のレジスタの感知及びセット
、探索動作の開始、所与のトリガのセット等の如く、選
択された駆動装置中で特定の機能を笑行するために使用
される。装置タグ・バスは出力ポートのユニットへ接続
される。
構成る。5本の線上にあるデータは、駆動バス・アウト
上のデータに従って、所与のレジスタの感知及びセット
、探索動作の開始、所与のトリガのセット等の如く、選
択された駆動装置中で特定の機能を笑行するために使用
される。装置タグ・バスは出力ポートのユニットへ接続
される。
装置パス・アウト
装置バス・アウトは1バイトのデータ及び1つのパリテ
ィのために9本の線より成る。1バイトの解釈は、前述
した装置タグ・バスによって制御される。装置バス・ア
ウトは出力ポートのユニットへ接続される。
ィのために9本の線より成る。1バイトの解釈は、前述
した装置タグ・バスによって制御される。装置バス・ア
ウトは出力ポートのユニットへ接続される。
注意/選択応答バス
このバスは駆動装置から制御装置入力ポートへの注意又
は選択情報全搬送する9本の線よ構成る。
は選択情報全搬送する9本の線よ構成る。
注意情報は駆動装置アドレスに従って与えられる。
選択情報は選択された駆動装置のアドレスを含む。
装置バス・イン
装置バス・インは、選択された駆動装置から制御装置入
力ポートのユニットへ感知又は状況情報を搬送する8本
のデータ線及び1本のパリティ線よ)成る。
力ポートのユニットへ感知又は状況情報を搬送する8本
のデータ線及び1本のパリティ線よ)成る。
タグ・ゲート
これは、装置タグ・バス及び装置バス・アウトの双方を
ゲートするため、制御装置出力ポートから駆動装置へ導
かれる1本の線である。
ゲートするため、制御装置出力ポートから駆動装置へ導
かれる1本の線である。
選択保持
選択保持は、制御装置出力ポートから駆動装置へ導かれ
る1本の線である。その機能は、選択動作が1度設定さ
れた後に、それを維持することである。
る1本の線である。その機能は、選択動作が1度設定さ
れた後に、それを維持することである。
タグ有効
タグ有効は、タグ・ゲート信号が受取られ、装置タグ・
バス及び装置バス・アウトのパリティが正しいことを示
すために、駆動装置から制御装置入力ポートへ導かれる
1本の線である。
バス及び装置バス・アウトのパリティが正しいことを示
すために、駆動装置から制御装置入力ポートへ導かれる
1本の線である。
第1図に示されるマイクロ制御装置の全体的機能は、基
本的にはCPUチャネルから与えられた一連のチャネル
指令ワード(CCV)K応答して制御ユニットによって
発生され九指令群を順次に実行することによ)ファイル
との間のデータ転送金制御し、かつ上記指令群全駆動装
置の九めの一連の副指令へ変換することである。更に制
御装置の機能は、駆動装置から状況又は制御データ全受
取シ、必要な場合に、このようなデータ全制御ユニット
へ与えられるべき適当なデータへ変換することである。
本的にはCPUチャネルから与えられた一連のチャネル
指令ワード(CCV)K応答して制御ユニットによって
発生され九指令群を順次に実行することによ)ファイル
との間のデータ転送金制御し、かつ上記指令群全駆動装
置の九めの一連の副指令へ変換することである。更に制
御装置の機能は、駆動装置から状況又は制御データ全受
取シ、必要な場合に、このようなデータ全制御ユニット
へ与えられるべき適当なデータへ変換することである。
駆動装置と制御装置更には制御ユニットとの間の読出し
薔込みチャネルは、1秒間に約1.85メガバイトの速
度でデータを転送する能力を有する。
薔込みチャネルは、1秒間に約1.85メガバイトの速
度でデータを転送する能力を有する。
従って、マイクロ制御装置は高速であって柔軟性に富み
、制御ユニットからの副指令及び駆動装置からの状況情
報に十分く応答可能であムそれによって1.85メガバ
イトのデータ転送速度によって得られる全体としての潜
在的システム・ノ(7オーマンスを妨げないようにしな
ければならない。
、制御ユニットからの副指令及び駆動装置からの状況情
報に十分く応答可能であムそれによって1.85メガバ
イトのデータ転送速度によって得られる全体としての潜
在的システム・ノ(7オーマンスを妨げないようにしな
ければならない。
直列読出し書込みチャネルを制御するシステムは、関連
出願中に説明されている。
出願中に説明されている。
第2A図及び第2B図は制御装置の全体的データ・フロ
ーを示す。トラップ・システムの詳細は第20図に示で
れている。
ーを示す。トラップ・システムの詳細は第20図に示で
れている。
第2人図及び第2B図に示されるマイクロ制御装置は第
3図に示てれるような相互に関連する3個の主九るサブ
システムを含む。記憶ユニットに記憶され次命令は、制
御ユニット11とディスク駆動装置のス) IJング1
2との間で生じるデータ転送全ダイナミックに制御する
友めに読出されかつ実行される。
3図に示てれるような相互に関連する3個の主九るサブ
システムを含む。記憶ユニットに記憶され次命令は、制
御ユニット11とディスク駆動装置のス) IJング1
2との間で生じるデータ転送全ダイナミックに制御する
友めに読出されかつ実行される。
マイクロ制御装置の設計思想は、先ず第3図全参照して
説明される。第3図は主たるサブシステムB、CXD及
び記憶装置ATr示している。
説明される。第3図は主たるサブシステムB、CXD及
び記憶装置ATr示している。
装置Aの機能は、個別的にアドレス可能な記憶位置にマ
イクロ命令を記憶することである。6種の命令が装置A
に記憶される。即ち、無条件ブランチ形の命令、条件付
ブランチ形の命令、非ブランチ形の命令である。各種の
命令には、複数個の異なつ几命令が含まれる。装置Aは
読取専用記憶機構として示でれているが、当技術分野で
知られた他の種の装置を使用してもよい。
イクロ命令を記憶することである。6種の命令が装置A
に記憶される。即ち、無条件ブランチ形の命令、条件付
ブランチ形の命令、非ブランチ形の命令である。各種の
命令には、複数個の異なつ几命令が含まれる。装置Aは
読取専用記憶機構として示でれているが、当技術分野で
知られた他の種の装置を使用してもよい。
第1のサブシステムBは命令実行サブシステムと呼ばれ
、第2のサブシステムCは順次命令7エツチ・サブシス
テムと呼ばれる。第3図に示される如く、サブシステム
Cは記憶装置At−アドレスするための装置AR及び複
数の順次アドレス発生5NAG1〜NAGn金含む。サ
ブシステムB及びCは、命令レジスタ・デコーダIRD
及び制御手段CMを含む第3のサブシステムDによって
制御される。サブシステムDは制御サブシステムと呼ば
れ、前のマシン・サイクルの間にサブシステムCKよっ
て記憶装置Aから命令レジスタ・デコーダIRDへ転送
された現在の命令に応答して、サブシステムB及びCの
動作及び相互作用を制御する適癲な信号を発生し、よっ
てサブシステムB及びCに対して現在の命令を実行させ
かつ現在のマシン・サイクルの間に記憶装置Aから次の
命令を7エツチさせる。制御サブシステムDはトラップ
・システムを含むが、これについては後に詳細に説明す
る。
、第2のサブシステムCは順次命令7エツチ・サブシス
テムと呼ばれる。第3図に示される如く、サブシステム
Cは記憶装置At−アドレスするための装置AR及び複
数の順次アドレス発生5NAG1〜NAGn金含む。サ
ブシステムB及びCは、命令レジスタ・デコーダIRD
及び制御手段CMを含む第3のサブシステムDによって
制御される。サブシステムDは制御サブシステムと呼ば
れ、前のマシン・サイクルの間にサブシステムCKよっ
て記憶装置Aから命令レジスタ・デコーダIRDへ転送
された現在の命令に応答して、サブシステムB及びCの
動作及び相互作用を制御する適癲な信号を発生し、よっ
てサブシステムB及びCに対して現在の命令を実行させ
かつ現在のマシン・サイクルの間に記憶装置Aから次の
命令を7エツチさせる。制御サブシステムDはトラップ
・システムを含むが、これについては後に詳細に説明す
る。
ここで第2A図、第2B図、第3図を参照して制御装置
の各種の構成要素を説明する。
の各種の構成要素を説明する。
入力ポート8
入力ポート8は複数個の入カップネル又はバス・マルチ
プレクサ金倉み、1個又はそれ以上の77ネル又は制御
ユニットから、ALU70の1つの入力へ接続されたマ
イクロ・データ・バス15へ(第2A図)、データを選
択的に転送するように機能する。第2E図はバス15へ
接続された入力7アネル及びゲーテッド駆動器を示す。
プレクサ金倉み、1個又はそれ以上の77ネル又は制御
ユニットから、ALU70の1つの入力へ接続されたマ
イクロ・データ・バス15へ(第2A図)、データを選
択的に転送するように機能する。第2E図はバス15へ
接続された入力7アネル及びゲーテッド駆動器を示す。
入カポ−)1−詳細に示す第2E図全参照すると、ファ
ネルは基本的には複数個の入力ORゲート200よ構成
る。これらゲートの各々はマルチプレックスされるバス
の各線に対応している。第2E図に示される如く、8個
の入力ORゲート200はDCIバス・アウト線0〜7
をバス15の対応する線へ接続するために使用される。
ネルは基本的には複数個の入力ORゲート200よ構成
る。これらゲートの各々はマルチプレックスされるバス
の各線に対応している。第2E図に示される如く、8個
の入力ORゲート200はDCIバス・アウト線0〜7
をバス15の対応する線へ接続するために使用される。
これら線の各々は各ORグー)200に関連付けられて
いる。
いる。
DCIパス・アウトの各線は2入力ANDゲート201
を介してORゲート200へ接続されている。他の入力
は「選択0」とレーベルを付された1本のアドレス線で
ある。第2インターフエイス・バスの線0′〜7′を各
々のORゲート200へ接続するために、第2群の同様
なANDゲート2(L1’が使用される。これらAND
ゲートへの第2入力は、「選択1」のレーベルを付され
た異ったアドレス線である。図示されないが、入力ポー
ト8は8個のANDゲートよ)成る160ANDゲ一ト
群を有し、各ANDN−ゲート群部アドレス・デコーダ
26(第2B図)Kよって個別的に選択可能である。8
個のORゲート200の出力は、8個の同様なゲートさ
れる(ゲーテッド)駆動器203によってバス15へ転
送される。各ゲーテッド駆動器203はANDゲート2
04.2進段205、ANDゲート206、増幅器20
7、バス15からの全てのロードを絶縁するためのダイ
オード208全含む。増幅器207及びダイオード20
8の機能は、当技術分野で周知の如く、1個のトランジ
スタ増幅器回路へ結合することができる。ANDゲート
204及び206への第2入力は、制御サブシステムD
から与えられる外部ファネル・ゲート信号である。この
ような入力ポートは、8X16=128本のバス・アウ
ト入力i!i’に処理することができ、制御サブシステ
ムDによって選択された時点で、入力線の8本よ)成る
アドレスされた群のデ÷りを、選択的にバス15へ転送
することができる。第2A図に示される如く、ゲーテッ
ド駆動器110は、出力ポート9と同じくバス15へ接
続され、バス15は双方向性データ・バスとなっている
。従って、ゲーテッド駆動器110と入力ポート駆動器
203は、マシン・サイクルの同−期間中央して同時に
オンになることはない。
を介してORゲート200へ接続されている。他の入力
は「選択0」とレーベルを付された1本のアドレス線で
ある。第2インターフエイス・バスの線0′〜7′を各
々のORゲート200へ接続するために、第2群の同様
なANDゲート2(L1’が使用される。これらAND
ゲートへの第2入力は、「選択1」のレーベルを付され
た異ったアドレス線である。図示されないが、入力ポー
ト8は8個のANDゲートよ)成る160ANDゲ一ト
群を有し、各ANDN−ゲート群部アドレス・デコーダ
26(第2B図)Kよって個別的に選択可能である。8
個のORゲート200の出力は、8個の同様なゲートさ
れる(ゲーテッド)駆動器203によってバス15へ転
送される。各ゲーテッド駆動器203はANDゲート2
04.2進段205、ANDゲート206、増幅器20
7、バス15からの全てのロードを絶縁するためのダイ
オード208全含む。増幅器207及びダイオード20
8の機能は、当技術分野で周知の如く、1個のトランジ
スタ増幅器回路へ結合することができる。ANDゲート
204及び206への第2入力は、制御サブシステムD
から与えられる外部ファネル・ゲート信号である。この
ような入力ポートは、8X16=128本のバス・アウ
ト入力i!i’に処理することができ、制御サブシステ
ムDによって選択された時点で、入力線の8本よ)成る
アドレスされた群のデ÷りを、選択的にバス15へ転送
することができる。第2A図に示される如く、ゲーテッ
ド駆動器110は、出力ポート9と同じくバス15へ接
続され、バス15は双方向性データ・バスとなっている
。従って、ゲーテッド駆動器110と入力ポート駆動器
203は、マシン・サイクルの同−期間中央して同時に
オンになることはない。
出力ポート9
第2A図の出力ポート9は詳細には示されないが、16
個のレジスタ全会み、各レジスタは8個の段よ構成る。
個のレジスタ全会み、各レジスタは8個の段よ構成る。
各レジスタの出力は外部インターフェイスへ接続するこ
とができる。外部インターフェイスは入力7アネルの1
個を含んでいてよい−各レジスタ入力には、各レジスタ
段のための3個の入力ANDゲートがある。各ANDゲ
ートの第1の入力はバス15の対応する線へ接続され、
各ANDゲートの第2入力は選択又はアドレス線であ)
、各ANDゲートの第3入力は制御サブシステムDから
来る外部レジスタ・ロード信号であるレジスタ及び7ア
ネルは異つ次時間に動作されるから、1本の選択線は7
アネルとレジスタの対全アドレスする。
とができる。外部インターフェイスは入力7アネルの1
個を含んでいてよい−各レジスタ入力には、各レジスタ
段のための3個の入力ANDゲートがある。各ANDゲ
ートの第1の入力はバス15の対応する線へ接続され、
各ANDゲートの第2入力は選択又はアドレス線であ)
、各ANDゲートの第3入力は制御サブシステムDから
来る外部レジスタ・ロード信号であるレジスタ及び7ア
ネルは異つ次時間に動作されるから、1本の選択線は7
アネルとレジスタの対全アドレスする。
後述する如く、制御サブシステムDは1マシン・サイク
ル中に外部アドレスを変更することができる。
ル中に外部アドレスを変更することができる。
第2B図に示される如く、RO852は、第3図の記憶
装置Aに対応し、個々にアドレス可能な16584個の
記憶装ft?含み1.各記憶位置は16個のデータ・ビ
ット及び2i?i!のパリティ・ビットを含む。各記憶
位置は、後に詳説する30種の16ピツト・マイクロ命
令の1個を記憶する。ROSユニットの出力は、16本
の線よ構成る命令レジスタ・バス58へ印加される。仁
のバスの線6〜7及び1−1〜15は外部アドレス・デ
コーダ26へ接続され、線0〜15は命令レジスタ・デ
コーダ(IRD)53へ印加される。
装置Aに対応し、個々にアドレス可能な16584個の
記憶装ft?含み1.各記憶位置は16個のデータ・ビ
ット及び2i?i!のパリティ・ビットを含む。各記憶
位置は、後に詳説する30種の16ピツト・マイクロ命
令の1個を記憶する。ROSユニットの出力は、16本
の線よ構成る命令レジスタ・バス58へ印加される。仁
のバスの線6〜7及び1−1〜15は外部アドレス・デ
コーダ26へ接続され、線0〜15は命令レジスタ・デ
コーダ(IRD)53へ印加される。
RO8の記憶位置は、M3図のサブシステムCのアドレ
シング手段ARからRO8へ与えられる14ビツト・ア
ドレスによって選択される。
シング手段ARからRO8へ与えられる14ビツト・ア
ドレスによって選択される。
アドレス・レジスタ50
第2B図に示されるように、サブシステムCのアドレシ
ング手段ARは、低アドレス・レジスタ(ARL)50
A及び高アドレス・レジスタ(ARH)の2個のユニッ
トを含む命令アドレス・レジスタ50である。低アドレ
ス・レジスタ50Aは8段レジスタであシ、14ビツト
・アドレスの8個の低順位ビット6〜13t−RO35
2へ与える。高アドレス・レジスタ50Bは6段レジス
タであシ、14ビツト・アドレスの6個の高順位ビット
0〜5をRO852へ与える。
ング手段ARは、低アドレス・レジスタ(ARL)50
A及び高アドレス・レジスタ(ARH)の2個のユニッ
トを含む命令アドレス・レジスタ50である。低アドレ
ス・レジスタ50Aは8段レジスタであシ、14ビツト
・アドレスの8個の低順位ビット6〜13t−RO35
2へ与える。高アドレス・レジスタ50Bは6段レジス
タであシ、14ビツト・アドレスの6個の高順位ビット
0〜5をRO852へ与える。
ARL5CIAへの入力は7アネ#55の出力から与え
られ、ARH50Bへの入力はファネル54の出力から
与えられる。
られ、ARH50Bへの入力はファネル54の出力から
与えられる。
ファネル55
7アネル55は4個の個別的なλND10R論理ユニツ
論理ユニー55Di含む。ユニット55人は、ALUア
ウト・バス73へ接続される8段ユニットであジ、第3
図のサブシステムBによって発生された部分アドレス全
サブシステムCへ転送するように機能する。ユニット5
5 BiJRAM68から直接に1バイトのデータを受
取る8段ユニットでアシ、サブシステムCの順次アドレ
ス発生器NAG 1〜nの1部分である。ユニット55
Cは優先順位エンコーダからビット金受取る3段ユニッ
トでちゃ、トラップNAGユニットに、関連付けられて
いる。ユニット55Dは、NAGlの1部分である低プ
ログラム・カウンタ51Aから8ビツト・バイト金受取
る8段ユニットである。
論理ユニー55Di含む。ユニット55人は、ALUア
ウト・バス73へ接続される8段ユニットであジ、第3
図のサブシステムBによって発生された部分アドレス全
サブシステムCへ転送するように機能する。ユニット5
5 BiJRAM68から直接に1バイトのデータを受
取る8段ユニットでアシ、サブシステムCの順次アドレ
ス発生器NAG 1〜nの1部分である。ユニット55
Cは優先順位エンコーダからビット金受取る3段ユニッ
トでちゃ、トラップNAGユニットに、関連付けられて
いる。ユニット55Dは、NAGlの1部分である低プ
ログラム・カウンタ51Aから8ビツト・バイト金受取
る8段ユニットである。
ユニット55A〜55Dの出力は、ARL50人の適当
な入力へ接続される。
な入力へ接続される。
7アネル54
7アネル54は3個のAND10R論理ユニット54A
〜54Ct−含む。ユニット54AはRAM38から直
接に6個のビット2〜Zを受取る6個の段を含み、二二
ツh58Bと共KNAGの1部を形成する。ユニット5
4Bは5段ユニットであ)、その入力は第3図の制御手
段CMへ接続されて、命令レジスタ・デコーダ53(第
2B図)からビット3〜7を受取る。ユニット54Cは
6段ユニットであシ、その入力に、第3図のサブシステ
ムCのNAG201部分である高プログラム・カウンタ
51Bの出力へ接続される。
〜54Ct−含む。ユニット54AはRAM38から直
接に6個のビット2〜Zを受取る6個の段を含み、二二
ツh58Bと共KNAGの1部を形成する。ユニット5
4Bは5段ユニットであ)、その入力は第3図の制御手
段CMへ接続されて、命令レジスタ・デコーダ53(第
2B図)からビット3〜7を受取る。ユニット54Cは
6段ユニットであシ、その入力に、第3図のサブシステ
ムCのNAG201部分である高プログラム・カウンタ
51Bの出力へ接続される。
プログラム・カウンタ51
プログラム・カウンタ(PC)51は、低プログラム・
カウンタ(PCL)5fAと、高プログラム・カウンタ
(PCH)51Bとを含む。プログラム・カウンタ51
は14段のセット可能なカウンタを含み、その機能はア
ドレス・レジスタ50へ転送されるべ1順次のアドレス
を発生することである。PCL51Aは8個の段を含み
、その入力はARL50Aの出力へ接続され、従ってP
CL51Aは、時間T6で第3図の制御サブシステムD
によって信号を受けた時に、ARL50人によって更新
することができる。PCL51Aは時間T2でカウンタ
t−1単位増進させる増進入力!Iを有する。PCl5
1 Bは6段よ構成シ、各段の入力は高アドレス・レジ
スタ50Bの出力へ接続され、従ってPCl51 Bは
時間T6で更新することができる。プログラム・カウン
タ51の出力は、前述した如く7アネル54及び55t
−介して命令アドレス・レジスタ50へ接続され、7ア
ネル56(A及びB)及びゲーテッド駆動器112を介
してALUアウト・バス73へ接続される。
カウンタ(PCL)5fAと、高プログラム・カウンタ
(PCH)51Bとを含む。プログラム・カウンタ51
は14段のセット可能なカウンタを含み、その機能はア
ドレス・レジスタ50へ転送されるべ1順次のアドレス
を発生することである。PCL51Aは8個の段を含み
、その入力はARL50Aの出力へ接続され、従ってP
CL51Aは、時間T6で第3図の制御サブシステムD
によって信号を受けた時に、ARL50人によって更新
することができる。PCL51Aは時間T2でカウンタ
t−1単位増進させる増進入力!Iを有する。PCl5
1 Bは6段よ構成シ、各段の入力は高アドレス・レジ
スタ50Bの出力へ接続され、従ってPCl51 Bは
時間T6で更新することができる。プログラム・カウン
タ51の出力は、前述した如く7アネル54及び55t
−介して命令アドレス・レジスタ50へ接続され、7ア
ネル56(A及びB)及びゲーテッド駆動器112を介
してALUアウト・バス73へ接続される。
7アネル56A
7アネル56Aは、PCL51A’tALUアクト・バ
ス73へ接続する8個の人ND10R論理ユニットを含
む。
ス73へ接続する8個の人ND10R論理ユニットを含
む。
ファネル56B
7アネル56Bは、PCl51B全ALUアウト・バス
の線2〜7へ接続する6個の人ND10R論理ユニット
を含む。
の線2〜7へ接続する6個の人ND10R論理ユニット
を含む。
ゲーテッド駆動器112
ゲーテッド駆動器112は、現在実行されている命令の
アドレス七サブシステムBへ転送する次めに、ALUア
ウト・バス73t−駆動する。第2A図の77ネル77
へ接続されたALUアウト・バス73は、駆動器112
がゲートされた時にアクチブとなる。これはリンク形命
令が実行されている時のマシン・サイクルの出力位相で
起る。7アネル56及びゲーテッド駆動器112は第3
図のサブシステムBの1部である。
アドレス七サブシステムBへ転送する次めに、ALUア
ウト・バス73t−駆動する。第2A図の77ネル77
へ接続されたALUアウト・バス73は、駆動器112
がゲートされた時にアクチブとなる。これはリンク形命
令が実行されている時のマシン・サイクルの出力位相で
起る。7アネル56及びゲーテッド駆動器112は第3
図のサブシステムBの1部である。
命令レジスタ・デコーダ53
命令レジスタ・デコーダ53は、RO852からの命令
を受取る16ビツト・レジスタと、動作、ALU動作、
所与のビット線等の解読信号又はアドレス信号の如き制
御信号管与える解読回路とを含む。それは第3図の制御
サブシステムDの1部である。
を受取る16ビツト・レジスタと、動作、ALU動作、
所与のビット線等の解読信号又はアドレス信号の如き制
御信号管与える解読回路とを含む。それは第3図の制御
サブシステムDの1部である。
RAM38
ランダム・アクセス・メモリ(RAM)38は、256
個の個別的にアドレス可能な記憶位置を有し、各記憶位
置は1つの8ビツト・パイ)1−記憶する。RAM38
は、後に詳細に説明する適当なアドレシング回路と、8
ビツトよ〕成るデータ・パイ)1−アドレスされた位置
へ記憶させ又はアドレスされた位置から読出させる適当
な読出し書込み制御回路とを有する。入力データは、A
LUアウト・バス73へ接続されるRAM入力データ・
バス62を介して、RAM38へ与えられる。RAM5
8からの出力データは、いくつかのファネルへ導かれる
RAM出力データ・バス63上に現われる。
個の個別的にアドレス可能な記憶位置を有し、各記憶位
置は1つの8ビツト・パイ)1−記憶する。RAM38
は、後に詳細に説明する適当なアドレシング回路と、8
ビツトよ〕成るデータ・パイ)1−アドレスされた位置
へ記憶させ又はアドレスされた位置から読出させる適当
な読出し書込み制御回路とを有する。入力データは、A
LUアウト・バス73へ接続されるRAM入力データ・
バス62を介して、RAM38へ与えられる。RAM5
8からの出力データは、いくつかのファネルへ導かれる
RAM出力データ・バス63上に現われる。
RAM記憶位置のアドレスは8ビツトであシ、7アネル
64及び65の出力から与えられる。7アネル64は4
個のRAMアドレス低順位ビット4〜7(RAL)t−
与え、7アネル65は4個のRAMアドレス高順位ビッ
ト0〜3(RAH)t−与える。ファネル64は5個の
A N Dlo R論理ユニット64人〜64Eよ構成
シ、ファネル65は4個のA N Dlo R論理ユニ
ット65A〜65Dよ構成る。論理ユニット65B、6
5C164A、64B、64Cは制御サブシステムDへ
接続され、図示されるように、IRD53からの信号管
選択的に与えられる。
64及び65の出力から与えられる。7アネル64は4
個のRAMアドレス低順位ビット4〜7(RAL)t−
与え、7アネル65は4個のRAMアドレス高順位ビッ
ト0〜3(RAH)t−与える。ファネル64は5個の
A N Dlo R論理ユニット64人〜64Eよ構成
シ、ファネル65は4個のA N Dlo R論理ユニ
ット65A〜65Dよ構成る。論理ユニット65B、6
5C164A、64B、64Cは制御サブシステムDへ
接続され、図示されるように、IRD53からの信号管
選択的に与えられる。
7アネル64
論理二二ツ)64Aは命令レジスタ(IR)バス58の
線12〜15、及びRAMアドレス線4〜7へ接続され
る。論理ユニツ)64BはIRババス80線4〜7へ接
続される。論理ユニット640μIRパスの線9.13
〜15iRλMアドレス線4〜7へ接続する。論理二二
ツ)64Dは補助(AUX)レジスタ66の線4〜7へ
接続される。論理ユニット64BはRALスタック・カ
ラ7fi 89 BCI、1lio 〜2’kRAL(
7)[5〜7へ接続し、RAMアドレスf7s4は論理
ユニット64Bを介して常[1へ強制される。
線12〜15、及びRAMアドレス線4〜7へ接続され
る。論理ユニツ)64BはIRババス80線4〜7へ接
続される。論理ユニット640μIRパスの線9.13
〜15iRλMアドレス線4〜7へ接続する。論理二二
ツ)64Dは補助(AUX)レジスタ66の線4〜7へ
接続される。論理ユニット64BはRALスタック・カ
ラ7fi 89 BCI、1lio 〜2’kRAL(
7)[5〜7へ接続し、RAMアドレスf7s4は論理
ユニット64Bを介して常[1へ強制される。
ファネル65
7アネル65はRAMアドレスの高順位部分の友めのも
のである。ファネル65Aは、レベル・レジスタ87の
線1〜3’iRAMアドレス線1〜3へ接続する。RA
Mアドレス@0は、特定の命令の実行中金除いてゼロ値
へ維持される。論理ユニット65BはIRパス線10.
11<12の信号t−RAH線1.2.3へ与え、かつ
RAH線0へ1を強制する。論理ユニット65CはIR
バス線11.12.13の信号’1RAH線1.2.3
へ与え、その間にRAH線の0は1へ強制される。
のである。ファネル65Aは、レベル・レジスタ87の
線1〜3’iRAMアドレス線1〜3へ接続する。RA
Mアドレス@0は、特定の命令の実行中金除いてゼロ値
へ維持される。論理ユニット65BはIRパス線10.
11<12の信号t−RAH線1.2.3へ与え、かつ
RAH線0へ1を強制する。論理ユニット65CはIR
バス線11.12.13の信号’1RAH線1.2.3
へ与え、その間にRAH線の0は1へ強制される。
論理ユニット65Dは補助(AUX)レジスタ66の出
力線0〜3をRAH7i10〜3へ接続する。
力線0〜3をRAH7i10〜3へ接続する。
RAM38にある256個の個別的にアドレス可能な記
憶位置は、3個の論理的部分A、B、Cへ分割される。
憶位置は、3個の論理的部分A、B、Cへ分割される。
データ・バッファ38Aは、64バイト又は64個の汎
用レジスタよ9成る。プログラム・スタック38Bは、
64バイト又は64個のレジスタよ9成る。この64個
のレジスタは、各レベルへ8個のレジスタを割当てられ
た8つのレベルへ論理的に群別される。各レベルの8個
のレジスタは次のような特定の機能全割当てられる。
用レジスタよ9成る。プログラム・スタック38Bは、
64バイト又は64個のレジスタよ9成る。この64個
のレジスタは、各レベルへ8個のレジスタを割当てられ
た8つのレベルへ論理的に群別される。各レベルの8個
のレジスタは次のような特定の機能全割当てられる。
レジスタOPCH)ラップ
I PCL)ラップ
2 PCHリンク1
3 PCLリンク1
4 PCHリンク2
5 PCLリンク2
6 状況レジスタ
7 マスク・レジスタ
これらレジスタの概略的な機能は、それぞれの名称によ
って示され、成る種の命令が実行されている時に、プロ
グラム・カウンタトマスク・レジスタ、状況レジスタの
如き他のレジスタの値t−−詩的に記憶する次めに使用
される。
って示され、成る種の命令が実行されている時に、プロ
グラム・カウンタトマスク・レジスタ、状況レジスタの
如き他のレジスタの値t−−詩的に記憶する次めに使用
される。
RAM38の部分38C社、128個のアドレス可能記
憶位置よ9成る。部分38Cの記憶位置ハ、マシン動作
の8つのレベルニ対応スルレヘル0〜7へ分割される。
憶位置よ9成る。部分38Cの記憶位置ハ、マシン動作
の8つのレベルニ対応スルレヘル0〜7へ分割される。
従って、8つのレベルの各々は、16個の8ピツト・レ
ジスタよ)成る。所与のレベルにある16個のレジスタ
は汎用レジスタであシ、それらは前の表に示した命令に
よって直接にアドレス可能である。RAMアドレシング
に関連し次上記ユニットの全ては第3図のサブシステム
Bの1部分でるる。
ジスタよ)成る。所与のレベルにある16個のレジスタ
は汎用レジスタであシ、それらは前の表に示した命令に
よって直接にアドレス可能である。RAMアドレシング
に関連し次上記ユニットの全ては第3図のサブシステム
Bの1部分でるる。
RAMの読出し書込み
バス62からRAM38ヘデータを記憶しく*込み)、
RAM3Bからデータを取出す(読出し)ことは、3/
4クロツク及び各種の命令と関連して説明する。
RAM3Bからデータを取出す(読出し)ことは、3/
4クロツク及び各種の命令と関連して説明する。
LU70
ALU70は通常のものであシ、従ってブロック形式で
示される。ALU70は2つの8ビツト入力を有する。
示される。ALU70は2つの8ビツト入力を有する。
即ち、それらはA入カフ4及びB入カフ5であり、その
各々は8本の線よ9成る。
各々は8本の線よ9成る。
AL’U70の出力80は、8本の出力線によってAL
Uレジスタ71の入力へ接続される。桁上げアウト線8
1はALU70から与えられる。
Uレジスタ71の入力へ接続される。桁上げアウト線8
1はALU70から与えられる。
ALU70は次の論理動作全実行することができる、即
ち、ANDloR,XOR,ADDプラス桁上げ、比較
、桁上げなしのADD、移動(Movg)である。実行
されるべき特定の動作はALU制御バス80Cによって
制御され、パス80Cは第3図の制御サブシステムDか
ら信号を与えられる。
ち、ANDloR,XOR,ADDプラス桁上げ、比較
、桁上げなしのADD、移動(Movg)である。実行
されるべき特定の動作はALU制御バス80Cによって
制御され、パス80Cは第3図の制御サブシステムDか
ら信号を与えられる。
ALUレジスタ71
ALUレジスタ71は8段レジスタであシ、その入力は
ALU出力80へ接続され、その出力は7アネル72へ
接続される。ALUレジスタ71は、サブシステムDへ
接続された入力ロード線を設けられる。
ALU出力80へ接続され、その出力は7アネル72へ
接続される。ALUレジスタ71は、サブシステムDへ
接続された入力ロード線を設けられる。
7アネル72
ファネル72は2個のAND10R論理ユニット72A
及び72Bを含む。ALUレジスタ71の出力は、7ア
ネル(論理ユニツ))72A及びゲーテッド駆動器11
1全介してALUアウト・バス76へ接続される。前述
した如く、7アネル72Bはゲーテッド駆動器111を
介してRAM38の出力データ・バス63t−ALUア
ウト・バス73へ接続する。ALUレジスタ71の内容
は7アネル72A1ゲーテツド駆動器111、ファネル
55A’を介してサブシステムCのアドレシング手段A
Rへ転送されることができる。
及び72Bを含む。ALUレジスタ71の出力は、7ア
ネル(論理ユニツ))72A及びゲーテッド駆動器11
1全介してALUアウト・バス76へ接続される。前述
した如く、7アネル72Bはゲーテッド駆動器111を
介してRAM38の出力データ・バス63t−ALUア
ウト・バス73へ接続する。ALUレジスタ71の内容
は7アネル72A1ゲーテツド駆動器111、ファネル
55A’を介してサブシステムCのアドレシング手段A
Rへ転送されることができる。
ファネル77
7アネル77は3個のA N Dlo R論理ユニツ)
77A、77B、77Cを含む。ユニット77′AはA
LUアウト・バス73をALUA入カフ4へ接続し、ユ
ニット77Bはデータ入力バス15’1ALUA人カフ
4へ接続し、ユニット77CはRAM出力データ・バス
63全ALUA入カフ4へ接続する。
77A、77B、77Cを含む。ユニット77′AはA
LUアウト・バス73をALUA入カフ4へ接続し、ユ
ニット77Bはデータ入力バス15’1ALUA人カフ
4へ接続し、ユニット77CはRAM出力データ・バス
63全ALUA入カフ4へ接続する。
7アネル78
7アネル78は2個のAND10R論理ユニット78A
、78Bを含む。ユニット78AはRAM出力データ・
バス63iALUB人カフ5へ接続し、ユニット78B
はファネル79の出力1ALUB人カフ5へ接続する。
、78Bを含む。ユニット78AはRAM出力データ・
バス63iALUB人カフ5へ接続し、ユニット78B
はファネル79の出力1ALUB人カフ5へ接続する。
7アネル79
7アネル79は7個のA N Dlo R論理ユニット
79A、79B、・・・・、79Gを含む。ユニット7
9Aは補助レジスタ66の8ビツト出力ヲAL U B
/<ス82へ接続する。二二ツ)79Bは、トラップ
・システムのマスク・レジスタ(MR)の8ビツト出力
’jiALUBパス82へ接続する。
79A、79B、・・・・、79Gを含む。ユニット7
9Aは補助レジスタ66の8ビツト出力ヲAL U B
/<ス82へ接続する。二二ツ)79Bは、トラップ
・システムのマスク・レジスタ(MR)の8ビツト出力
’jiALUBパス82へ接続する。
ユニット79Cはトラップ・システムの優先順位エンコ
ーダ(PE)の6本出力をALUBバス82の線0〜2
へ接続し、ユニット79D〜79Gは命令レジスタ(I
R)デコーダ52からの選択され九線金ALUBバス8
2の選択された線へ接続する。
ーダ(PE)の6本出力をALUBバス82の線0〜2
へ接続し、ユニット79D〜79Gは命令レジスタ(I
R)デコーダ52からの選択され九線金ALUBバス8
2の選択された線へ接続する。
ファネル(論理ユニツ))79DはIRババス80i3
〜6iALUBバス82(D線4〜7へ接続するcAL
UBバス82の線O〜3へ接続されるファネル79Dへ
の他の4つの入力は、共通線から与えられる。この共通
線は、ALUによって実行されている特定の論理機能に
従って、オール0又はオール1の入力を与える。この信
号はALU動作定数と呼ばれ、第2A図ではxxxxに
よって示される。7アネル79DはハーフバイトのAL
U動作で使用される。ALU動作に従って、ALU動作
定数が選択され、ALUOB人カへ与えられた残シのハ
ーフバイトは、不変のままで出力に現われる。
〜6iALUBバス82(D線4〜7へ接続するcAL
UBバス82の線O〜3へ接続されるファネル79Dへ
の他の4つの入力は、共通線から与えられる。この共通
線は、ALUによって実行されている特定の論理機能に
従って、オール0又はオール1の入力を与える。この信
号はALU動作定数と呼ばれ、第2A図ではxxxxに
よって示される。7アネル79DはハーフバイトのAL
U動作で使用される。ALU動作に従って、ALU動作
定数が選択され、ALUOB人カへ与えられた残シのハ
ーフバイトは、不変のままで出力に現われる。
ファネル79EはIRババス8の線3〜6全ALUBバ
ス82の線0〜3へ接続する。7アネル79Eへのxx
xxによって表わされる他の4つの入力は、ALUBバ
ス82の線4〜7へ与えられるALU動作定数である。
ス82の線0〜3へ接続する。7アネル79Eへのxx
xxによって表わされる他の4つの入力は、ALUBバ
ス82の線4〜7へ与えられるALU動作定数である。
そのパターンは、ALU中でビット0〜3について実行
される論理動作の間にA入力のビット4〜7を変更しな
いよう第3図の制御サブシステムDによって選択される
。
される論理動作の間にA入力のビット4〜7を変更しな
いよう第3図の制御サブシステムDによって選択される
。
ファネル79D及び79Eに対して適尚なオール1又は
オール0のパターン金与えるため、簡単なラッチ(図示
されず)が使用されてよい。
オール0のパターン金与えるため、簡単なラッチ(図示
されず)が使用されてよい。
ファネル79FはIRババス8の線5〜7ヲALUBバ
ス82の線5〜7へ接続する。
ス82の線5〜7へ接続する。
7アネル79GはIRババス8の線8〜15をALUB
バス82の線0〜7へ接続する。
バス82の線0〜7へ接続する。
状況レジスタ100
第2B図の状況レジスタ100は4段しジスンでアシ、
その各段は異った条件の状況へ関連付けられている。各
段は次のように劇画てられる。
その各段は異った条件の状況へ関連付けられている。各
段は次のように劇画てられる。
段OCC1条件コード1
1 0C2条件コード2
2 CC3条件コード3
6 スタック・ポインタ
状況レジスタ100への入力は2個のAND10R論理
ユニツ)106A及び106111含むファネル106
から来る。7アネル(論理ユニット)106Aは4段ユ
ニットでロシ、その1本の線はスタック・ポインタ論理
ユニット101の出力へ接続され、その3本の線は条件
デコーダ102へ接続される。7アネル(論理ユニット
)106Bは4段ユニットであシ、その入力はALUア
ウト・バス73のlfMO〜2及び7へ接続される。
ユニツ)106A及び106111含むファネル106
から来る。7アネル(論理ユニット)106Aは4段ユ
ニットでロシ、その1本の線はスタック・ポインタ論理
ユニット101の出力へ接続され、その3本の線は条件
デコーダ102へ接続される。7アネル(論理ユニット
)106Bは4段ユニットであシ、その入力はALUア
ウト・バス73のlfMO〜2及び7へ接続される。
状況レジスタ100の出力は、ゲーテッド駆動器114
t−介してALUアウト・バス73へ接続され、かつ条
件テスト論理ユニット103へ接続される。
t−介してALUアウト・バス73へ接続され、かつ条
件テスト論理ユニット103へ接続される。
条件デコーダ102
条件デコーダ(論理ユニツ))102は、ALUアウト
・バス73へ接続され念入力金有する。
・バス73へ接続され念入力金有する。
更に、ALU70からの桁上げ信号はデコーダ102へ
与えられる。デコーダ102は3つの異った出力信号上
線0〜2へ与えるように機能する。
与えられる。デコーダ102は3つの異った出力信号上
線0〜2へ与えるように機能する。
線Q ALUアウト・パス=オール0線t A
LUアウト・バス\オー/110線2 桁上げ信号 最初の2つの信号は、ALUアウト・バス73の8ビツ
トの全てをサンプリングした結果である。
LUアウト・バス\オー/110線2 桁上げ信号 最初の2つの信号は、ALUアウト・バス73の8ビツ
トの全てをサンプリングした結果である。
最後の信号は、ALU70のALU桁上げ線81から条
件デコーダ102へ与えられた場合である。
件デコーダ102へ与えられた場合である。
条件テスト論理ユニット105
条1件テスト論理ユニット103はその入力を状況レジ
スタ100及びBOB論理ユニット104から受取る。
スタ100及びBOB論理ユニット104から受取る。
論理ユニット103の出力は、条件付ブランチ命令のた
めに正しいアドレスを選択するのに使用される。
めに正しいアドレスを選択するのに使用される。
BOBユニット104
ブランチ・オン・ビット(BOB)論理ユニット104
(第2A図)は、2個のAND10R論理ユニツ)10
5A及び105B?含む7アネル105から信号を与え
られる。7アネル(論理ユニッ))105Aへの入力は
データ入力バス15から導かれ、ファネル(論理ユニツ
))105Bへの入力はRAM出力データ・バス63か
ら導かれる。BOB論理ユニット104は、BRANC
HON BIT命令が実行されている時、バス15又
はバス63上のデータ全サンプルする。
(第2A図)は、2個のAND10R論理ユニツ)10
5A及び105B?含む7アネル105から信号を与え
られる。7アネル(論理ユニッ))105Aへの入力は
データ入力バス15から導かれ、ファネル(論理ユニツ
))105Bへの入力はRAM出力データ・バス63か
ら導かれる。BOB論理ユニット104は、BRANC
HON BIT命令が実行されている時、バス15又
はバス63上のデータ全サンプルする。
レベル・レジスタ87
レベル・レジスタ87は6段レジスタである。
その出力は、RAMアドレスの高順位部分を与えるため
に、ファネル65Aへ接続される。レベル・レジスタ8
7は、トラップ・システムの優先順位エンコーダ(PE
)からセットされ、又はSML命令の実行中に命令レジ
スタ・デコーダ53(第2B図)からセットされる。
に、ファネル65Aへ接続される。レベル・レジスタ8
7は、トラップ・システムの優先順位エンコーダ(PE
)からセットされ、又はSML命令の実行中に命令レジ
スタ・デコーダ53(第2B図)からセットされる。
トラップ・システム71
制御システムの最後の部分は、第2C図に示されるトラ
ップ・システムである。トラップ・システムの機能は、
命令の正常な処理全中断し、データが転送されている装
置又はマイクロ制御装置で成る事象が発生し之ことに応
答して、制御装置を新しい所定のシーケンスへ導くこと
である。
ップ・システムである。トラップ・システムの機能は、
命令の正常な処理全中断し、データが転送されている装
置又はマイクロ制御装置で成る事象が発生し之ことに応
答して、制御装置を新しい所定のシーケンスへ導くこと
である。
これらの事象はそれぞれ優先順位を割当てられておシ、
同様の優先順位を有する事象は、トラップ要求1g号を
発生するようにOR結合される。第2C図に示されるよ
うに、トラップ・システムは8レベルまでの優先順位金
受入れるように構成されている。
同様の優先順位を有する事象は、トラップ要求1g号を
発生するようにOR結合される。第2C図に示されるよ
うに、トラップ・システムは8レベルまでの優先順位金
受入れるように構成されている。
トラップ・システムは、命令サイクルの終りにマイクロ
制御装置Tr中断する。もし現在動作しているマシンの
レベルよシも高い優先順位のトラソプ要求信号が与えら
れると、トラップ・システムはトラップ・サイクルで成
る種の機能を実行するようサブシステムB及びc2起動
する。トラップ・サイクルは通常のマシン・サイクルと
同じ長さである。最初の機能は次の命令のアドレスを発
生することであシ、それによって次の命令はRO852
からIRD53へ読出され、次のマシン・サイクルで処
理されることができる。
制御装置Tr中断する。もし現在動作しているマシンの
レベルよシも高い優先順位のトラソプ要求信号が与えら
れると、トラップ・システムはトラップ・サイクルで成
る種の機能を実行するようサブシステムB及びc2起動
する。トラップ・サイクルは通常のマシン・サイクルと
同じ長さである。最初の機能は次の命令のアドレスを発
生することであシ、それによって次の命令はRO852
からIRD53へ読出され、次のマシン・サイクルで処
理されることができる。
第2の機能は、割込み地点へ戻ることが必要な場合に、
割込み地点におけるマイクロ制御装置の条件全限定する
レジスタ内容金RAMへ転送することである。上記の「
戻り」は、サブルーチンの開始点へ戻った後に、割込み
地点まで全ての命令を再度実行するのではなく、「戻シ
」ヲプログラム化することによって達成することができ
る。
割込み地点におけるマイクロ制御装置の条件全限定する
レジスタ内容金RAMへ転送することである。上記の「
戻り」は、サブルーチンの開始点へ戻った後に、割込み
地点まで全ての命令を再度実行するのではなく、「戻シ
」ヲプログラム化することによって達成することができ
る。
従ってマイクロプロゲラ!は、トラップ要求信号によっ
てアドレスされるRO8の記憶位置に、どのような命令
(又は一連の命令群)が置かれているかに、従ってトラ
ップ要求を完全な割込みへ変換する選択を与えられる。
てアドレスされるRO8の記憶位置に、どのような命令
(又は一連の命令群)が置かれているかに、従ってトラ
ップ要求を完全な割込みへ変換する選択を与えられる。
本発明の実施例において、8つの異った優先順位のため
ROSアドレスが割当てられておシ、従って次のレベル
へ走る前に4個の命令−よ9成る一連の命令全順次に実
行することが可能である。これによって、制御システム
は2つのモードで動作することができる。第1のモード
は迅速なトラップ形命令を実行する命令のみをこれらア
ドレスに置くことであシ、第2のモードは、トラップが
割込みへ変換されようとしている場合に、監査証跡全設
定する一連の命令をアドレスに置くことである。所望な
らば、マイクロプログラマは各レベルで第1モードに続
いて直ちに第2モード全使用してもよい。
ROSアドレスが割当てられておシ、従って次のレベル
へ走る前に4個の命令−よ9成る一連の命令全順次に実
行することが可能である。これによって、制御システム
は2つのモードで動作することができる。第1のモード
は迅速なトラップ形命令を実行する命令のみをこれらア
ドレスに置くことであシ、第2のモードは、トラップが
割込みへ変換されようとしている場合に、監査証跡全設
定する一連の命令をアドレスに置くことである。所望な
らば、マイクロプログラマは各レベルで第1モードに続
いて直ちに第2モード全使用してもよい。
トラップ・サイクルにおけるトラップ・システムの最後
の機能は、サブシステムBのレベル・レジスタを、承諾
されたトラップ要求の優先順位で更新することである。
の機能は、サブシステムBのレベル・レジスタを、承諾
されたトラップ要求の優先順位で更新することである。
トラップ・システムは、他のトラップ要求信号に対して
承諾を与える前に再調整されねばならない。
承諾を与える前に再調整されねばならない。
第2C図を参照すると、トラップ・システムはマスク・
レジスタ88、トラップ・レジスタ85、トラップ論理
ユニット92、トラップ・サイクル制御ユニット90、
優先順位エンコーダ86″f:含む。
レジスタ88、トラップ・レジスタ85、トラップ論理
ユニット92、トラップ・サイクル制御ユニット90、
優先順位エンコーダ86″f:含む。
マスク・レジスタ88
マスク・レジスタ88は8段ユニットであシ、その入力
はサブシステムBのALUアウト・バス73へ接続され
、その出力はトラップ論理ユニット92へ接続される。
はサブシステムBのALUアウト・バス73へ接続され
、その出力はトラップ論理ユニット92へ接続される。
巣にマスク・レジスタ88は信号ロード入力(図示せず
)を有し、ALUアウト・バス73の内容をレジスタへ
転送する友めに、マスク・レジスタ・ロード(LMR)
信号がその入力へ印加される。
)を有し、ALUアウト・バス73の内容をレジスタへ
転送する友めに、マスク・レジスタ・ロード(LMR)
信号がその入力へ印加される。
トラップ論理ユニット92
トラップ論理ユニット92は、所定の事象が生じたこと
を表わすトラップ要求信号a〜7及びマスク・レジスタ
出力全受取る1群の論理回路金倉む。論理ユニット92
は、マスク・レジスタ中の対応するビットと一致する全
てのアクチブなトラップ要求信号のために、トラップ・
レジスタ85へ入力を与える。
を表わすトラップ要求信号a〜7及びマスク・レジスタ
出力全受取る1群の論理回路金倉む。論理ユニット92
は、マスク・レジスタ中の対応するビットと一致する全
てのアクチブなトラップ要求信号のために、トラップ・
レジスタ85へ入力を与える。
優先順位エンコーダ86
優先順位エンコーダ86は、マスク・レジスタ88によ
って許された全てのトラップ要求信号から最も高い優先
順位のトラップ要求信号全選択し、その信号を3ビツト
2進パターンへ変換して出力する。この出力は前述し友
如くハードウェア・サイクルの終シにレベル・レジスタ
87(第2A図)の入力へ与えられ、かつトラップ・サ
イクルの始めに77ネル79Ct−介してROSアドレ
シング装置へ与えられる。
って許された全てのトラップ要求信号から最も高い優先
順位のトラップ要求信号全選択し、その信号を3ビツト
2進パターンへ変換して出力する。この出力は前述し友
如くハードウェア・サイクルの終シにレベル・レジスタ
87(第2A図)の入力へ与えられ、かつトラップ・サ
イクルの始めに77ネル79Ct−介してROSアドレ
シング装置へ与えられる。
トラップ・サイクルfldJ御ユニット9Qトラップ・
システムの最後の部分はトラップ・サイクル制御ユニッ
トである トラップ・サイクルIIJ 御ユニットは、
トラップ・サイクル全開始するために、制御信号の時系
列をサブシステムB1C,Dの各部分へ与える。
システムの最後の部分はトラップ・サイクル制御ユニッ
トである トラップ・サイクルIIJ 御ユニットは、
トラップ・サイクル全開始するために、制御信号の時系
列をサブシステムB1C,Dの各部分へ与える。
これまで、第2A図、第2B図、第2C図に示される制
御装置の各種の機能ユニット間に可能な多様なデータ・
フロー通路を概略的に理解させるため、機能ユニットと
これら機能ユニットの相互接続とについて説明した。説
明を簡略にする。ために、各種の制御線及びタイミング
信号は第2図に示されていない。これらは制御サブシス
テムDに関連して説明する。
御装置の各種の機能ユニット間に可能な多様なデータ・
フロー通路を概略的に理解させるため、機能ユニットと
これら機能ユニットの相互接続とについて説明した。説
明を簡略にする。ために、各種の制御線及びタイミング
信号は第2図に示されていない。これらは制御サブシス
テムDに関連して説明する。
次の表1は、全ての内部7アネルにつhてゲート信号を
発生する論理回路を示す図面全リストしたものである。
発生する論理回路を示す図面全リストしたものである。
論理回路は制御サブシステムDの1部である。
ぐ 噂
綜 城
U)
−へ ― うN)
一 へ つ つ
気 −−a
N) v−PQv−吟FT? のの ののの44GQ
(J Q −11+E <GQ 。
(J Q −11+E <GQ 。
in +4’) Ln El’)
+NN l’bhrs慢 噂 ℃
噂 1部%s Pxhh78A
8 RAM出カバスフ8B 8
ALUBバス79A 8 補助レジスタ 79B 8 マスク・レジスタ79C3優先順
位エンコーダ 79D 4 IRババス−64ALU
OP K 79E 4 1Rバx3−64 AL
U OP K 79F 3 IRババス−779G
8 IRババス−15105A 8
M−パス 105B 8 RAM出力バスjQ6A
1 スタック・ポインタ3 条件デコード
1.2.3 106E 4 ALU出力バス0−2.7A
LU B入力 第62図 ALU B入力 第6z図 人LU Bバス 第6AA図 ALU Bバス 第6BB図 ALU Bバス0−2 第6CC図 ALU Bバス4−7 第6DD図 人I、U B/<ス0−3 ALU Eバス0−3 第6DD図 ALU Bバス4−7 ALU Bバス5−7 第6EE図 ALU Bノ(ス ALU Bバス0−7 第6FF図 BOB論理 第6CG図 EOB論理 第6GG図 状況レジスタ7 第6HH図 状況レジスタ0.1.2 状況レジスタ0−2 第6HH図 これから制御サブシステムDの信号について詳細に説明
することにする。
+NN l’bhrs慢 噂 ℃
噂 1部%s Pxhh78A
8 RAM出カバスフ8B 8
ALUBバス79A 8 補助レジスタ 79B 8 マスク・レジスタ79C3優先順
位エンコーダ 79D 4 IRババス−64ALU
OP K 79E 4 1Rバx3−64 AL
U OP K 79F 3 IRババス−779G
8 IRババス−15105A 8
M−パス 105B 8 RAM出力バスjQ6A
1 スタック・ポインタ3 条件デコード
1.2.3 106E 4 ALU出力バス0−2.7A
LU B入力 第62図 ALU B入力 第6z図 人LU Bバス 第6AA図 ALU Bバス 第6BB図 ALU Bバス0−2 第6CC図 ALU Bバス4−7 第6DD図 人I、U B/<ス0−3 ALU Eバス0−3 第6DD図 ALU Bバス4−7 ALU Bバス5−7 第6EE図 ALU Bノ(ス ALU Bバス0−7 第6FF図 BOB論理 第6CG図 EOB論理 第6GG図 状況レジスタ7 第6HH図 状況レジスタ0.1.2 状況レジスタ0−2 第6HH図 これから制御サブシステムDの信号について詳細に説明
することにする。
第5A図乃至第5C図に示されるように1マイクロ制御
装置の基本的マシン・サイクルは、8つの時間間隔TO
〜T7を含む。全てのタイミング又は制御信号は、これ
ら時間間隔の1つ又はそれ以上を基準とする。図面中の
信号は、理想化された波形で書かれている。実際には、
各信号は有限の上昇時間及び降下時間を有するが、これ
は図示されていない。各時間間隔Tは60ナノ秒であシ
、1マシン・サイクルは480ナノ秒であると仮定する
。信号TO〜T7は第2A図に示される可変周波数発振
器クロック130によって駆動される8段ビット・リン
グから発生される。クロック160は外部装置へ関連付
けられているか又は適渦な源によって同期化される。
装置の基本的マシン・サイクルは、8つの時間間隔TO
〜T7を含む。全てのタイミング又は制御信号は、これ
ら時間間隔の1つ又はそれ以上を基準とする。図面中の
信号は、理想化された波形で書かれている。実際には、
各信号は有限の上昇時間及び降下時間を有するが、これ
は図示されていない。各時間間隔Tは60ナノ秒であシ
、1マシン・サイクルは480ナノ秒であると仮定する
。信号TO〜T7は第2A図に示される可変周波数発振
器クロック130によって駆動される8段ビット・リン
グから発生される。クロック160は外部装置へ関連付
けられているか又は適渦な源によって同期化される。
更に、RAM’i制御するため、第2A図の6/4クロ
ツク131が使用される。5/4クロツクは45ナノ秒
パルス又は90秒の時間間隔を有するが、その機能につ
いては後に詳述する。6/4クロック信号は第5図に示
される。
ツク131が使用される。5/4クロツクは45ナノ秒
パルス又は90秒の時間間隔を有するが、その機能につ
いては後に詳述する。6/4クロック信号は第5図に示
される。
位相1.2.3タイミング信号
第5図に示される位相1.2.3タイミング信号の各々
は、3位相ラッチの1個によって発生される。これらの
ラッチは第2A図の位相ラッチ89Aのリング中に配列
されている。これらラッチの各々は、6/4クロック信
号及びT()〜T7信号から展開された適当なセット及
びリセット・パルスを与えられる。
は、3位相ラッチの1個によって発生される。これらの
ラッチは第2A図の位相ラッチ89Aのリング中に配列
されている。これらラッチの各々は、6/4クロック信
号及びT()〜T7信号から展開された適当なセット及
びリセット・パルスを与えられる。
位相1タイミング信号はT7の開始と共に始まシ、位相
2の始めに終る。位相2タイミング信号は、3/4クロ
ック信号が正になる時にT2で始まシ、位相5の始めに
終る。位相3タイミング信号は、3/4りσツクがT5
で正になる時に始まり、位相1の始め即ちT7の開始と
共に終る。
2の始めに終る。位相2タイミング信号は、3/4クロ
ック信号が正になる時にT2で始まシ、位相5の始めに
終る。位相3タイミング信号は、3/4りσツクがT5
で正になる時に始まり、位相1の始め即ちT7の開始と
共に終る。
RAMタイミング
RAM38のための制御信号は3/4クロツク、RAM
!出し・/曹込み信号及びアドレス信号である。RAM
記憶機構はデータの源又は宛先であるから、読出し/を
込み信号はその使用法を決定する制御信号であシ、制御
サブシステムDKよって4、t ラレル。RAM38は
、マシン・レベル・セット命令及びトラップ動作の1部
分を除いて、現在実行されている命令の如何によらずT
oでアドレスされる。従って、読出しサイクルにおける
出力データは、RAM出力データ・バス63上に現われ
、7アネル105B、77C,78A、72Bへの入力
ではTOの始めからT5の終りに現われる。書込みサイ
クルにおいては、T5からT7の終シに入力データ・バ
ス62に現われるデータが、メモリへ入れられる。マシ
ン・レベル・セット命令及びトラップ動作のkめの読出
し/書込み制御タイミングは異っておシ、後にSML命
令の動作全説明する時に説明することにする。
!出し・/曹込み信号及びアドレス信号である。RAM
記憶機構はデータの源又は宛先であるから、読出し/を
込み信号はその使用法を決定する制御信号であシ、制御
サブシステムDKよって4、t ラレル。RAM38は
、マシン・レベル・セット命令及びトラップ動作の1部
分を除いて、現在実行されている命令の如何によらずT
oでアドレスされる。従って、読出しサイクルにおける
出力データは、RAM出力データ・バス63上に現われ
、7アネル105B、77C,78A、72Bへの入力
ではTOの始めからT5の終りに現われる。書込みサイ
クルにおいては、T5からT7の終シに入力データ・バ
ス62に現われるデータが、メモリへ入れられる。マシ
ン・レベル・セット命令及びトラップ動作のkめの読出
し/書込み制御タイミングは異っておシ、後にSML命
令の動作全説明する時に説明することにする。
ポート制御信号
入力又は出力ポートのための第1制御信号は、外部(ポ
ート)アドレス・デコーダ26によって発生されるアド
レス信号である。アドレス信号0〜15は、データの源
又は宛先として外部ファネル及びレジスタ対全会む命令
のために、ビット3〜6又は11〜14を解読して16
本の線の1本を付勢することによって発生される。入力
又は出力ポート選択信号と呼ばれる第2の制御信号は、
適当な命令のビット7又はビット15に応答して、アド
レスされたファネル又はアドレスされたレジスタを選択
するのに使用される。
ート)アドレス・デコーダ26によって発生されるアド
レス信号である。アドレス信号0〜15は、データの源
又は宛先として外部ファネル及びレジスタ対全会む命令
のために、ビット3〜6又は11〜14を解読して16
本の線の1本を付勢することによって発生される。入力
又は出力ポート選択信号と呼ばれる第2の制御信号は、
適当な命令のビット7又はビット15に応答して、アド
レスされたファネル又はアドレスされたレジスタを選択
するのに使用される。
ファネルヘ印加される第6の制御信号は外部ファネル・
ゲート信号であるが、この信号はファネルの入力にある
データ金工しい時間にマイクロ・データ入力バス15に
置く。この外部7アネル・ゲート信号は第5A図に示さ
れ、TOの始めからT1の終)までアクチブである。
ゲート信号であるが、この信号はファネルの入力にある
データ金工しい時間にマイクロ・データ入力バス15に
置く。この外部7アネル・ゲート信号は第5A図に示さ
れ、TOの始めからT1の終)までアクチブである。
出力ポート外部レジスタへ印加される第3制御信号とし
て、マイクロ・データ・バス15の内容を正しい時間に
選択されたレジスタへ置くタイミング信号(外部レジス
タ・ゲート信号)がある、第5A図に示される如く、こ
の外部レジスタ・ゲート信号はT4の間にアクチブであ
る。
て、マイクロ・データ・バス15の内容を正しい時間に
選択されたレジスタへ置くタイミング信号(外部レジス
タ・ゲート信号)がある、第5A図に示される如く、こ
の外部レジスタ・ゲート信号はT4の間にアクチブであ
る。
制御サブシステムDは、第2A図及び第2B図に示され
る全ての内部7アネルのためにゲート制御信号を発生す
る論理回路を含む。今からこのゲート信号について、第
6A図〜第6HH図を参照しつつ説明する。これらのゲ
ート制御信号は第5図に示されていないが、後に命令の
各々を説明する場合に言及される。
る全ての内部7アネルのためにゲート制御信号を発生す
る論理回路を含む。今からこのゲート信号について、第
6A図〜第6HH図を参照しつつ説明する。これらのゲ
ート制御信号は第5図に示されていないが、後に命令の
各々を説明する場合に言及される。
7アネル54A
ファネル54AはRAM出力データ・バス63’kAR
H50Bへ接続する。第6A図に示されるように、ファ
ネル54Aゲート信号は、ノット・トラップ信号、RA
R又はSMI、命令が実行されていることを示す信号、
及び10〜71時間であることを示す信号音AND結合
することによって発生される。
H50Bへ接続する。第6A図に示されるように、ファ
ネル54Aゲート信号は、ノット・トラップ信号、RA
R又はSMI、命令が実行されていることを示す信号、
及び10〜71時間であることを示す信号音AND結合
することによって発生される。
7アネル54B
7アネル54Eは、IRババス8のビット3〜7iAR
H50]11接続する。グアネル54Bゲート信号は、
第6B図に示されるように、ノット・トラップ信号とE
XI、EID、、BOR,BORI、BAL、BORL
、BR命令の1つが実行されていること全示す信号と’
1AND結合することによって発生てれる。ARH50
Aの段Oは変臭されない。
H50]11接続する。グアネル54Bゲート信号は、
第6B図に示されるように、ノット・トラップ信号とE
XI、EID、、BOR,BORI、BAL、BORL
、BR命令の1つが実行されていること全示す信号と’
1AND結合することによって発生てれる。ARH50
Aの段Oは変臭されない。
ファネル54C
7アネル54Cは高プログラム・カウンタ51Bの出力
上ARH50Bへ接続する。第6C図に示されるように
、ノアネル54Cゲート信号は、ノット・トラップ信号
とEXI、EXID、BOR,BORI、BAL、BO
RL命令の1つが実行されていることを示す信号と、ブ
ランチ・オン・コンディション又はブランチ・オン・ビ
ットが正であること金示す信号と1AND結合すること
によって発生される。
上ARH50Bへ接続する。第6C図に示されるように
、ノアネル54Cゲート信号は、ノット・トラップ信号
とEXI、EXID、BOR,BORI、BAL、BO
RL命令の1つが実行されていることを示す信号と、ブ
ランチ・オン・コンディション又はブランチ・オン・ビ
ットが正であること金示す信号と1AND結合すること
によって発生される。
ファネル55A
7アネル55AはALUアウト・パス73″f:ARL
50Aへ接続する。第6D図に示されるように、ノアネ
ル55Aゲート信号はノット・トラップ信号とEXID
、EXI、BOR,BORI、BR,BAL、BORL
OR上デコードし、BOB=イエス又はBOC=イエス
の条件によって発生される。
50Aへ接続する。第6D図に示されるように、ノアネ
ル55Aゲート信号はノット・トラップ信号とEXID
、EXI、BOR,BORI、BR,BAL、BORL
OR上デコードし、BOB=イエス又はBOC=イエス
の条件によって発生される。
ファネル55B
ファネル55BはRAM出力データ・パス63’1AR
L50Aへ接続する。第6E図に示されるように、ノア
ネル55Bゲート信号は、ノット・トラップ信号とSI
L又はRAR命令が実行されていることを示す信号と’
1AND結合することによって発生される。
L50Aへ接続する。第6E図に示されるように、ノア
ネル55Bゲート信号は、ノット・トラップ信号とSI
L又はRAR命令が実行されていることを示す信号と’
1AND結合することによって発生される。
ファネル55C
7アネル55Cは優先順位エンコーダの出力をARL5
0Aへ接続する。7アネル55Cゲ一ト信号は、第6F
図に示されるように、トラップ要求ラッチによって発生
されたトラップ要求信号である。
0Aへ接続する。7アネル55Cゲ一ト信号は、第6F
図に示されるように、トラップ要求ラッチによって発生
されたトラップ要求信号である。
7アネル55D
7アネル55Dは低プログラム・カウンタ51Aの出力
’1ARL50Aへ接続する。ファネル55Dゲート信
号は、第60図に示されるように、ノット・トラップ信
号、反転された7アネル55人ゲート信号、反転された
7アネル5.5Bゲ一ト信号’1AND結合することに
よって発生される。
’1ARL50Aへ接続する。ファネル55Dゲート信
号は、第60図に示されるように、ノット・トラップ信
号、反転された7アネル55人ゲート信号、反転された
7アネル5.5Bゲ一ト信号’1AND結合することに
よって発生される。
7アネル56A
7アネル56Aは低プログラム・カウンタ51At−A
LUアウト・パス73へ接続する。第6H図に示される
ように、ファネル56Aゲート信号は、7アネル56B
ゲ一ト信号を反転することによって発生される。
LUアウト・パス73へ接続する。第6H図に示される
ように、ファネル56Aゲート信号は、7アネル56B
ゲ一ト信号を反転することによって発生される。
ファネル56B
ファネル56Bは高プログラム・カウンタ51BiAL
Uアウト・パス73へ接続する。第6H図に示されるよ
うに、7アネル56Bゲ一ト信号は、77時間(T2時
間及び3/4クロツク)にセットされ、T1又はT4又
はBOB命令解読値によってリセットされる56Bラツ
チの出力から発生される。
Uアウト・パス73へ接続する。第6H図に示されるよ
うに、7アネル56Bゲ一ト信号は、77時間(T2時
間及び3/4クロツク)にセットされ、T1又はT4又
はBOB命令解読値によってリセットされる56Bラツ
チの出力から発生される。
ファネル64A
IRパス58の線12〜15をRAMアドレス線4〜7
へ接続するファネル64Aは、2つのゲート信号(7ア
ネル64A1及び7アネル64A2)によって制御さ゛
れる。第6エ図に示されるように、ファネル64A1ゲ
ート信号は低ゲート信号又は次の信号の組合せKよって
発生される。ノットRAMへの補助ゲート、ノットS
I L、ノット・トラップ・アドレス・カウンタ・ゲー
ト、ノットFIM又はSIM又はLRI、ノット高ゲー
ト、ノット禁止IR13〜15゜ ノアネル64A2ゲート信号は、第6J図に示されるよ
うに、次の信号1AND結合することによって発生され
る。lR13〜15ゲート、ノットFIM及びノットS
IM、低ゲート。
へ接続するファネル64Aは、2つのゲート信号(7ア
ネル64A1及び7アネル64A2)によって制御さ゛
れる。第6エ図に示されるように、ファネル64A1ゲ
ート信号は低ゲート信号又は次の信号の組合せKよって
発生される。ノットRAMへの補助ゲート、ノットS
I L、ノット・トラップ・アドレス・カウンタ・ゲー
ト、ノットFIM又はSIM又はLRI、ノット高ゲー
ト、ノット禁止IR13〜15゜ ノアネル64A2ゲート信号は、第6J図に示されるよ
うに、次の信号1AND結合することによって発生され
る。lR13〜15ゲート、ノットFIM及びノットS
IM、低ゲート。
第6エ図に示されるように1低ゲ一ト信号は2つの別個
の信号群金OR結合することによって発生される。第1
の信号群はR−R形命令、ノットIR3、lR11であ
って、これらはAND結合される。第2の信号群はR−
R形命令、位相1タイミング信号、工R4,5,6,7
=正信号、ノッ)IR3〜IR[1である。低ゲート信
号は他のファネルを制御するためにも使用される。
の信号群金OR結合することによって発生される。第1
の信号群はR−R形命令、ノットIR3、lR11であ
って、これらはAND結合される。第2の信号群はR−
R形命令、位相1タイミング信号、工R4,5,6,7
=正信号、ノッ)IR3〜IR[1である。低ゲート信
号は他のファネルを制御するためにも使用される。
7アネル64B
IRババス8の線4〜7t−RAMアドレス線4〜7へ
接続する7アネル64Bは、7アネル64Bゲ一ト信号
によって制御される。第6に図に示される如く、この信
号はOR回路への4種の信号の1つによって発生される
。それらの信号はFIM及び位相2タイミング信号、S
IM及びノット位相2タイミング信号、後述する高ゲー
ト信号、LRI命令解読値である。
接続する7アネル64Bは、7アネル64Bゲ一ト信号
によって制御される。第6に図に示される如く、この信
号はOR回路への4種の信号の1つによって発生される
。それらの信号はFIM及び位相2タイミング信号、S
IM及びノット位相2タイミング信号、後述する高ゲー
ト信号、LRI命令解読値である。
7アネル64C
IRババス#9.13〜15’&:RAMアドレスの線
4〜7へ接続する7アネル64Cは、2つのゲート信号
(ファネル64C1、及びファネル64C2)によって
制御される。第6L図に示されるように、7アネル64
C1ゲ一ト信号は、F工Mデコード及び位相1タイミン
グ信号、又はSIM及び位相2タイミング信号によって
発生される。
4〜7へ接続する7アネル64Cは、2つのゲート信号
(ファネル64C1、及びファネル64C2)によって
制御される。第6L図に示されるように、7アネル64
C1ゲ一ト信号は、F工Mデコード及び位相1タイミン
グ信号、又はSIM及び位相2タイミング信号によって
発生される。
第6M図に示されるように、7アネル64C2ゲ一ト信
号は、AND結合される3群の信号によって発生東れる
。
号は、AND結合される3群の信号によって発生東れる
。
7アネル64D
補助レジスタ出力線4〜7t−RAMアドレス線4〜7
へ接続する7アネル64Dは、7アネル64Dゲ一ト信
号によって制御される。第6N図に示されるように、7
アネル64Dゲ一ト信号は、FIDとAND結合された
位相1タイミング信号、又はSIDとAND結合された
位相2タイミング信号によって発生される。
へ接続する7アネル64Dは、7アネル64Dゲ一ト信
号によって制御される。第6N図に示されるように、7
アネル64Dゲ一ト信号は、FIDとAND結合された
位相1タイミング信号、又はSIDとAND結合された
位相2タイミング信号によって発生される。
ファネル64E
RALスタック・カウンタ線5〜7’iRAMアドレス
線4〜7へ接続する7アネル64Eは、7アネル64E
ゲ一ト信号によって制御される。第60図に示されるよ
うに、この信号はRAR,又は位相2タイミング信号及
びノット・トラップ信号とAND結合されたBORL、
又は位相2タイミング信号及びノット・トラップ信号と
AND結合されたBAL、又はノット位相3タイミング
信号とAND結合されたSML、又は正のトラップ信号
によって発生される。RAMアドレス線の線4−はファ
ネル64Eゲート信号によって常に1へ強制される。
線4〜7へ接続する7アネル64Eは、7アネル64E
ゲ一ト信号によって制御される。第60図に示されるよ
うに、この信号はRAR,又は位相2タイミング信号及
びノット・トラップ信号とAND結合されたBORL、
又は位相2タイミング信号及びノット・トラップ信号と
AND結合されたBAL、又はノット位相3タイミング
信号とAND結合されたSML、又は正のトラップ信号
によって発生される。RAMアドレス線の線4−はファ
ネル64Eゲート信号によって常に1へ強制される。
ファネル65A
レベル・レジスタ87’1rRAHへ接続するファネル
65Aは、7アネル65Aゲ一ト信号によって制御され
る。第6P図に示されるように、この信号はノツ)RA
Mへの補助ゲート、ノットRAMへのF’IMゲート、
ノットRAMへのSIMゲート、ノットRAMへのSM
L’ゲートをAND結合することによって発生される。
65Aは、7アネル65Aゲ一ト信号によって制御され
る。第6P図に示されるように、この信号はノツ)RA
Mへの補助ゲート、ノットRAMへのF’IMゲート、
ノットRAMへのSIMゲート、ノットRAMへのSM
L’ゲートをAND結合することによって発生される。
ファネル65B
I Rハx、ll 10.11.12 k RA Hへ
i、[スるファネル65Bは、ファネル65Bゲート信
号によって制御される。第6Q図に示される如く、この
信号FiRAMへのFIMゲート又はRAMへのSIM
ゲート信号によって発生される。
i、[スるファネル65Bは、ファネル65Bゲート信
号によって制御される。第6Q図に示される如く、この
信号FiRAMへのFIMゲート又はRAMへのSIM
ゲート信号によって発生される。
ファネル65C
IRバス線11.12.13をRAHへ接続するファネ
ル65Cはファネル65Cゲート信号によって制御され
る。第6R図に示される如く、この信号はSML解読値
とノット位相3タイミング信号と1AND結合すること
によって発生される。
ル65Cはファネル65Cゲート信号によって制御され
る。第6R図に示される如く、この信号はSML解読値
とノット位相3タイミング信号と1AND結合すること
によって発生される。
ファネル65D
補助レジスタ・ピッ)0〜3全RAHへ接続するファネ
ル65Dは、7アネル65Dゲ一ト信号によって制御さ
れる。このゲート信号は第6S図に示される。
ル65Dは、7アネル65Dゲ一ト信号によって制御さ
れる。このゲート信号は第6S図に示される。
第6Q図に示されるようなRAMへのFIMゲート信号
又はRAMへのSIMゲート信号は、位相1タイミング
信号及びFIM、又は位相2タイミング信号及びSIM
解読値’1AND結合することによって発生される。R
AMへのSILゲート信号は、SIL解読値及びノット
位相3タイミング信号によって発生される。
又はRAMへのSIMゲート信号は、位相1タイミング
信号及びFIM、又は位相2タイミング信号及びSIM
解読値’1AND結合することによって発生される。R
AMへのSILゲート信号は、SIL解読値及びノット
位相3タイミング信号によって発生される。
ファネル72A
ファネル72AはALUレジスタ71の出力tALUア
ウト・バス76へ接続する。第6T図に示されるように
、7アネル72Aゲ一ト信号はファネル72Bゲート信
号を反転することによって発生される。
ウト・バス76へ接続する。第6T図に示されるように
、7アネル72Aゲ一ト信号はファネル72Bゲート信
号を反転することによって発生される。
7アネル72B
7アネル72BはRAM出力データ・バス63iALU
アウト・バス76へ接続する。第6T図に示されるよう
に、ファネル72Bゲート信号はOR結合される3つの
信号の1つによって発生される。これらの信号はT7タ
イミング・パルス、RAR命令が実行されていることを
示す信号、SML命令が実行されていることを示す信号
である。
アウト・バス76へ接続する。第6T図に示されるよう
に、ファネル72Bゲート信号はOR結合される3つの
信号の1つによって発生される。これらの信号はT7タ
イミング・パルス、RAR命令が実行されていることを
示す信号、SML命令が実行されていることを示す信号
である。
7アネル77A
ファネル77AはALUアウト・バス73全ALUA入
カフ4へ接続する。第6U図に示されるように、ファネ
ル77Aゲート信号は命令セットの表に示されるBOB
命令コード0010から展開される。動作コード001
0t−示す命令レジスタ・デコーダ53からの線鉱ファ
ネ/l/77Aへ接続される。この線は、BOB命令が
実行されている時にTO〜T6時間の間アクチブである
。
カフ4へ接続する。第6U図に示されるように、ファネ
ル77Aゲート信号は命令セットの表に示されるBOB
命令コード0010から展開される。動作コード001
0t−示す命令レジスタ・デコーダ53からの線鉱ファ
ネ/l/77Aへ接続される。この線は、BOB命令が
実行されている時にTO〜T6時間の間アクチブである
。
7アネル77B
ファネル77Bはマ・イクロ・データ・バス15iAL
UA人カフ4へ接続する。第6v図に示される如く、フ
ァネル77Bゲート信号は、外部7アネル・ゲート信号
及びノツ)BOB信号から発生される。
UA人カフ4へ接続する。第6v図に示される如く、フ
ァネル77Bゲート信号は、外部7アネル・ゲート信号
及びノツ)BOB信号から発生される。
7アネル77C
7アネル77CはRAM出力データ・バス63iALU
A入力バスへ接続する。第6W図に示される如く、7ア
ネル77Cゲ一ト信号は、次の命令の各動作コードに対
応するIRデコーダ53の出力全OR結合することによ
って発生される。BOBl BRl BOC,LRI、
BAL0更に一トラップ・レジスタ、外部ファネル・ゲ
ート信号がOR結合される。ORゲートへの最後の入力
は、T5タイミング・パルスとSID又はFID命令解
読値と’1AND結合したものである。ORゲートの出
力は反転されて、ファネル77Cゲート信号として使用
される。
A入力バスへ接続する。第6W図に示される如く、7ア
ネル77Cゲ一ト信号は、次の命令の各動作コードに対
応するIRデコーダ53の出力全OR結合することによ
って発生される。BOBl BRl BOC,LRI、
BAL0更に一トラップ・レジスタ、外部ファネル・ゲ
ート信号がOR結合される。ORゲートへの最後の入力
は、T5タイミング・パルスとSID又はFID命令解
読値と’1AND結合したものである。ORゲートの出
力は反転されて、ファネル77Cゲート信号として使用
される。
ファネル78A
ファネル78A¥i、RAM出力データ・バス63iA
LUB人カフ5へ接続する。7アネル78Aゲ一ト信号
は、第6zにに示されるように、任意のレジスタ対レジ
スタ命令(動作コードが100であって、移動ビット8
〜9が11に等しいものを除く。)によって発生される
。R−R形命令から導かれた信号はノット・トラップ信
号と結合することが必要である。第4図全参照すれば分
るように、ANDR,ORR,X0RR1ACR,CR
命令のいずれかが実行されていれば、トラップ信号が係
属中でない限シ、ファネル78Aゲート信号が発生され
る。
LUB人カフ5へ接続する。7アネル78Aゲ一ト信号
は、第6zにに示されるように、任意のレジスタ対レジ
スタ命令(動作コードが100であって、移動ビット8
〜9が11に等しいものを除く。)によって発生される
。R−R形命令から導かれた信号はノット・トラップ信
号と結合することが必要である。第4図全参照すれば分
るように、ANDR,ORR,X0RR1ACR,CR
命令のいずれかが実行されていれば、トラップ信号が係
属中でない限シ、ファネル78Aゲート信号が発生され
る。
ファネル78B
ファネル78Bはファネル79の出力音ALUB入カフ
5へ接続する。従って、7アネル78Bゲ一ト信号は、
第6z図に示されるように1フアネル78Aゲ一ト信号
を反転することによって発生される。
5へ接続する。従って、7アネル78Bゲ一ト信号は、
第6z図に示されるように1フアネル78Aゲ一ト信号
を反転することによって発生される。
7アネル79A
補助レジスタ66’1ALUBバスへ接続する7アネル
79Aは、ファネル79Aゲート信号によって制御され
る。第6AA図に示されるようくいこの信号はノット・
トラップ信号と次の命令の解読値と1AND結合するこ
とによって発生される。
79Aは、ファネル79Aゲート信号によって制御され
る。第6AA図に示されるようくいこの信号はノット・
トラップ信号と次の命令の解読値と1AND結合するこ
とによって発生される。
FID、SID、RR,BORI、EXID07アネル
79B マスク・レジスタ(MR)の出力2 A L U B
/<スヘ接続するファネル79Bは、ファネル79Bゲ
ート信号によって制御される。第6BB図に示されるよ
うに、この信号はトラップ信号と位相1タイミング信号
と’1AND結合することによって発生される。
79B マスク・レジスタ(MR)の出力2 A L U B
/<スヘ接続するファネル79Bは、ファネル79Bゲ
ート信号によって制御される。第6BB図に示されるよ
うに、この信号はトラップ信号と位相1タイミング信号
と’1AND結合することによって発生される。
ファネル79C
8つのトラップ・レベルの1つ全限定する優先順位エン
コーダ(PE)86の3本の線t−ALUBバス82の
線へ接続する7アネル79Cは、ファネル79Cゲート
信号によって制御される。第6CC図に示されるように
、この信号はトラップ信号と位相2タイミング信号と1
AND結合することによって発生される。
コーダ(PE)86の3本の線t−ALUBバス82の
線へ接続する7アネル79Cは、ファネル79Cゲート
信号によって制御される。第6CC図に示されるように
、この信号はトラップ信号と位相2タイミング信号と1
AND結合することによって発生される。
7アネ#79D
7アネル79DはIR3〜6t−ALUBバス82へ接
続するC第6DD図に示される如く、7アネル79Dゲ
一ト信号は、ノット・トラップ信号と、命令のビット7
が0に等しいRIM解読値と1AND結合することによ
って発生される。
続するC第6DD図に示される如く、7アネル79Dゲ
一ト信号は、ノット・トラップ信号と、命令のビット7
が0に等しいRIM解読値と1AND結合することによ
って発生される。
7アネA/79に
ファネル79Eゲート信号はファネル79Dゲート信号
全反転したものである。7アネル79EはIRババス線
3〜6ffiALUBバス82へ接続する。
全反転したものである。7アネル79EはIRババス線
3〜6ffiALUBバス82へ接続する。
ファネル79F
ファネル79Fは、IRババス線5〜7全ALUBバス
82の線5〜7へ接続し、ファネル79Fゲート信号に
よって制御される。第6EE図に示される如く、この信
号はノット・トラップ信号とBOB解読値と全AND結
合することによって発生される。
82の線5〜7へ接続し、ファネル79Fゲート信号に
よって制御される。第6EE図に示される如く、この信
号はノット・トラップ信号とBOB解読値と全AND結
合することによって発生される。
7アネル79G
IRババス線8〜15をALUEパス82の線0〜7へ
接続するファネル79Gは、7アネル79Gゲ一ト信号
によって制御される。第6FF図に示されるように、こ
の(8号はノット・トラップ信号と次の命令の解読値と
全AND結合することによって発生される。BOC,L
RI、BR,BL0 7アネル105A ファネル105Aはマイクロ・データ・バス15全BO
B論理ユニツト104へ接続する。第6GG図に示され
るように、ノアネル105Aゲート信号はIRビット1
1から発生される。
接続するファネル79Gは、7アネル79Gゲ一ト信号
によって制御される。第6FF図に示されるように、こ
の(8号はノット・トラップ信号と次の命令の解読値と
全AND結合することによって発生される。BOC,L
RI、BR,BL0 7アネル105A ファネル105Aはマイクロ・データ・バス15全BO
B論理ユニツト104へ接続する。第6GG図に示され
るように、ノアネル105Aゲート信号はIRビット1
1から発生される。
ファネル105B
ノアネル105B¥′iRA
3iBOB論理ユニツト104へ接続する。第6GG図
に示される如く、ファネル105Bゲート信号は、ノア
ネル105Aゲート信号を反転することによって発生さ
れる。
に示される如く、ファネル105Bゲート信号は、ノア
ネル105Aゲート信号を反転することによって発生さ
れる。
ノアネル106人
7アネル106Aは、スタック・ポインタ論理ユニット
101からの1本の線と条件デコーダ102からの6本
の線と金、状況レジスタ100へ接続する。第6HH図
に示される如く、ノアネル106Aゲート信号はSML
命令から解読される。
101からの1本の線と条件デコーダ102からの6本
の線と金、状況レジスタ100へ接続する。第6HH図
に示される如く、ノアネル106Aゲート信号はSML
命令から解読される。
ファネル106B
ALUアウト・バスの線0〜2及び7t−状況レジスタ
100へ接続する7アネル106Bは、7アネル106
Bゲ一ト信号によって制御される。
100へ接続する7アネル106Bは、7アネル106
Bゲ一ト信号によって制御される。
このゲート信号は、第6HH図に示される如くノアネル
106Aゲート信号を反転したものである。
106Aゲート信号を反転したものである。
ゲーテッド駆動器の制御信号全発生する論理回路は、制
御システムの1部である。第7A図はALUアウト・バ
ス73及びマイクロ・データ・バス15に対する各種の
ゲーテッド駆動器の接続関係を示し、第7B図乃至第7
E図はゲーテッド駆動器の制御信号全発生する論理回路
金示す。
御システムの1部である。第7A図はALUアウト・バ
ス73及びマイクロ・データ・バス15に対する各種の
ゲーテッド駆動器の接続関係を示し、第7B図乃至第7
E図はゲーテッド駆動器の制御信号全発生する論理回路
金示す。
ゲーテッド駆動器110
第7B図に示されるように、ALUレジスタ71全パス
15へ接続するゲーテッド駆動器110のための制御信
号はラッチ110AKよって発生される。ラッチ110
人は、TOの始めにセットされ、T2の始めにリセット
される。
15へ接続するゲーテッド駆動器110のための制御信
号はラッチ110AKよって発生される。ラッチ110
人は、TOの始めにセットされ、T2の始めにリセット
される。
ゲーテッド駆動器111
第7C図に示されるように、ALUレジスタ71の出力
’1ALUアウト・バス73へ接続するゲーテッド駆動
器111のための制御信号は、ランチ111Aによって
発生される。ラッチ111Aは、T4タイミング信号及
びトラップ信号、又はTOタイミング信号及びノット・
トラップ信号及びノツ)BOB命令解読信号、又はT2
及びノット・リンク信号及びノット・トラップ信号によ
ってセットされる。ラッチ111AはT7及びノット3
/4クロツク、又はT2及びリンク信号によってリセッ
トされる。
’1ALUアウト・バス73へ接続するゲーテッド駆動
器111のための制御信号は、ランチ111Aによって
発生される。ラッチ111Aは、T4タイミング信号及
びトラップ信号、又はTOタイミング信号及びノット・
トラップ信号及びノツ)BOB命令解読信号、又はT2
及びノット・リンク信号及びノット・トラップ信号によ
ってセットされる。ラッチ111AはT7及びノット3
/4クロツク、又はT2及びリンク信号によってリセッ
トされる。
ゲーテッド駆動器112
第7D図に示されるように、プログ2ム・カウンタ51
t−ALUアウト・バス73へ接続するゲーテッド駆動
器112のための制御信号は、ラッチ112人によって
発生される。ラッチ112AはT7タイミング・パルス
及びトラップ信号及びノット3/4クロック信号、又は
T2タイミング・パルス及びリンク命令解読値及び3/
4クロック信号、又はTOタイミング・パルス及びBO
B解読値によってセットされる。ラッテ112Aは、T
2タイミング信号及びノット・リンク命令解読値及び3
/4クロツク、又はT5タイミング・パルス及び3/4
クロック信号によってリセットされる。
t−ALUアウト・バス73へ接続するゲーテッド駆動
器112のための制御信号は、ラッチ112人によって
発生される。ラッチ112AはT7タイミング・パルス
及びトラップ信号及びノット3/4クロック信号、又は
T2タイミング・パルス及びリンク命令解読値及び3/
4クロック信号、又はTOタイミング・パルス及びBO
B解読値によってセットされる。ラッテ112Aは、T
2タイミング信号及びノット・リンク命令解読値及び3
/4クロツク、又はT5タイミング・パルス及び3/4
クロック信号によってリセットされる。
ゲーテッド駆動器114
第7E図に示される如く、状況レジスタ100の出力f
hLUアウト・バス73へ接続するゲーテッド駆動器1
14H、ランチ114Aによって制御される。このラッ
チは5/4クロツク及びT2パルス及びトラップ信号に
よってセットされ、T4パルスによってリセットされる
。
hLUアウト・バス73へ接続するゲーテッド駆動器1
14H、ランチ114Aによって制御される。このラッ
チは5/4クロツク及びT2パルス及びトラップ信号に
よってセットされ、T4パルスによってリセットされる
。
第5A図及び第5B図はこれら駆動器のタイミングを示
す。
す。
各種のレジスタ・ロード信号全発生する論理回路は、制
御サブシステムDの1部である。
御サブシステムDの1部である。
レジスタへの信号入力は、特定のロード信号によってレ
ジスタヘゲートされる。レジスタは、ロード信号の後縁
によってセットされる離性保持ラッチを使用する。
ジスタヘゲートされる。レジスタは、ロード信号の後縁
によってセットされる離性保持ラッチを使用する。
第8A図乃至第8に図はレジスタ・ロード信号全発生す
る論理回路を示す。第5B図及び第5C図はこれら信号
のタイミングを示す。
る論理回路を示す。第5B図及び第5C図はこれら信号
のタイミングを示す。
IRD
LIRD信号は命令レジスタ(IR)デコーダ53へ与
えられ、時間T7でアクチブである。LIRD信号は、
ビット・リング・カウンタからのT77部と適轟な制御
信号と’IHAND結合することによって発生され、7
7時間にIRババス8の内容金工Rデコーダ53ヘゲー
トするように機能する。その論理回路は図示されない、 LARL 低アドレス・レジスタ・ロード(LARL )信号は、
ファネル55からARL50Aへのロードを制御する。
えられ、時間T7でアクチブである。LIRD信号は、
ビット・リング・カウンタからのT77部と適轟な制御
信号と’IHAND結合することによって発生され、7
7時間にIRババス8の内容金工Rデコーダ53ヘゲー
トするように機能する。その論理回路は図示されない、 LARL 低アドレス・レジスタ・ロード(LARL )信号は、
ファネル55からARL50Aへのロードを制御する。
第8A図に示されるようなLARL信号は、T2タイミ
ング信号及びノット・リンク命令解読値、又はT1タイ
ミング信号及びリンク解読信号によって発生される。従
って、LARLは、第5B図に示されるように、T1又
はT2でのみアクチブである。
ング信号及びノット・リンク命令解読値、又はT1タイ
ミング信号及びリンク解読信号によって発生される。従
って、LARLは、第5B図に示されるように、T1又
はT2でのみアクチブである。
LARH
高アドレス・レジスタ・ロード(LARH)信号は、7
アネル54からARH50Bへのロードを制御する。第
8B図に示されるよりなLARH信号は、2つの信号群
のいずれかによって発生される。第1の信号群はT2タ
イミング・パルス及びノツ)RAR及びノットSML命
令からの解読値及びノット・トラップである。第2の信
号群はT1タイミング信号及び5/4クロック信号、及
びRAR又はSML解読信号である。
アネル54からARH50Bへのロードを制御する。第
8B図に示されるよりなLARH信号は、2つの信号群
のいずれかによって発生される。第1の信号群はT2タ
イミング・パルス及びノツ)RAR及びノットSML命
令からの解読値及びノット・トラップである。第2の信
号群はT1タイミング信号及び5/4クロック信号、及
びRAR又はSML解読信号である。
LPG
プログラム・カウンタ・ロード(LPG )信号はアド
レス・レジスタ50の内容全プログラム・カウンタ51
ヘロードする。第80図に示されるようなLPG信号は
T6タイミング信号及びノツ)EXI及びノツ)KID
解読信号から発生される。
レス・レジスタ50の内容全プログラム・カウンタ51
ヘロードする。第80図に示されるようなLPG信号は
T6タイミング信号及びノツ)EXI及びノツ)KID
解読信号から発生される。
ALUR
人LUレジスタ・ロード(LALUI’り信号は、AL
U70の出力をALUレジスタ71ヘロードする。第8
D図に示されるようなLALUR信号はT1タイミング
信号、又はT5タイミング信号及びSID命令解R信号
、又はFID命令解読信号によって発生される。
U70の出力をALUレジスタ71ヘロードする。第8
D図に示されるようなLALUR信号はT1タイミング
信号、又はT5タイミング信号及びSID命令解R信号
、又はFID命令解読信号によって発生される。
LSR
状況レジスタ・ロード(LSR)信号はALUアウト・
バス76の線0〜2及び7から来る7アネル106Bの
出力を状況レジスタの4つの段ヘロードする。第8E図
に示されるようなLSR信号はT4タイミング信号及び
3/4クロック信号及びノット・トラップ信号及びSM
L解読信号によって発生される。7アネル106Bの4
つの出力はLSRによって状況レジスタへ並列にロード
されるが、ファネル106Aの4つの出力は、各自のロ
ード信号を与えられる。
バス76の線0〜2及び7から来る7アネル106Bの
出力を状況レジスタの4つの段ヘロードする。第8E図
に示されるようなLSR信号はT4タイミング信号及び
3/4クロック信号及びノット・トラップ信号及びSM
L解読信号によって発生される。7アネル106Bの4
つの出力はLSRによって状況レジスタへ並列にロード
されるが、ファネル106Aの4つの出力は、各自のロ
ード信号を与えられる。
CC1
状況レジスタ100の段0はLCCl(条件コード10
−ド)信号によって条件コードIC(1(ALUアウト
・バス=オール・ゼロ)ヲ表わす条件デコーダ102か
らの線0の値をロードされる◇ 第8F図に示されるようなLC(l信号は、T2タイミ
ング・パルス及びノット・トラップ及び次の命令の解読
によって発生される。SIM、FIM、BOB、S I
D、FZD、RR,R1゜CC2 状況レジスタ100の段1は、条件コード2を表わす条
件デコーダ102からのMlの値が正である時に、条件
コード20−ド(LCC2)信号によってセットされる
。第80図に示されるよりなLCC2信号は、T2タイ
ミング信号及び次の命令の解読信号によって発生される
。X0RI、X0RRCIM、CR0段1はCC2のテ
スト(命令のビット6がオンであるかどうか)を指定す
るBOC解読信号によってのみリセットされる。
−ド)信号によって条件コードIC(1(ALUアウト
・バス=オール・ゼロ)ヲ表わす条件デコーダ102か
らの線0の値をロードされる◇ 第8F図に示されるようなLC(l信号は、T2タイミ
ング・パルス及びノット・トラップ及び次の命令の解読
によって発生される。SIM、FIM、BOB、S I
D、FZD、RR,R1゜CC2 状況レジスタ100の段1は、条件コード2を表わす条
件デコーダ102からのMlの値が正である時に、条件
コード20−ド(LCC2)信号によってセットされる
。第80図に示されるよりなLCC2信号は、T2タイ
ミング信号及び次の命令の解読信号によって発生される
。X0RI、X0RRCIM、CR0段1はCC2のテ
スト(命令のビット6がオンであるかどうか)を指定す
るBOC解読信号によってのみリセットされる。
CC3
状況レジスタ100の段2は、(条件コード60−ド)
LCC3信号によってファネル106Aからロードされ
る。段2は、ALU70からの桁上げ信号を表わす。第
8H図に示されるよりなLCC3信号は、T2タイミン
グ信号及びA I C。
LCC3信号によってファネル106Aからロードされ
る。段2は、ALU70からの桁上げ信号を表わす。第
8H図に示されるよりなLCC3信号は、T2タイミン
グ信号及びA I C。
AIM、ACR,AR命令の解読又はT5パルス及びF
ID又はSID命令の解読によって発生される。
ID又はSID命令の解読によって発生される。
TSP
状況レジスタ100の段4は、7アネル106人から段
4への正信号入力に応答するトリガとして機能する。第
8I図に示されるトグル・スタック・ポインタ(TSP
)信号は、T5タイミング信号及びBAL又はBORL
解読信号、又はRAR命令のビット14及び15がアク
チブである時のRAR解読及びT5によって発生される
。
4への正信号入力に応答するトリガとして機能する。第
8I図に示されるトグル・スタック・ポインタ(TSP
)信号は、T5タイミング信号及びBAL又はBORL
解読信号、又はRAR命令のビット14及び15がアク
チブである時のRAR解読及びT5によって発生される
。
LMR
マスク・レジスタ・ロード(LMR)信号?1hLUア
ウト・バス73の内容をマスク・レジスタ88(第2C
図)ヘロードする。第8J図に示されるようなLMR信
号は、T4タイミング信号とSTM解読信号、又はT5
タイミング信号とSML信号’1AND結合することに
よって発生される。
ウト・バス73の内容をマスク・レジスタ88(第2C
図)ヘロードする。第8J図に示されるようなLMR信
号は、T4タイミング信号とSTM解読信号、又はT5
タイミング信号とSML信号’1AND結合することに
よって発生される。
LAUR
補助レジスタ・ロード(LAUR)信号は、ALUアウ
ト・バス73の内容を補助レジスタ66(第2A図)ヘ
ロードする。第8に図に示されるよりなLAUR信号は
、T6タイミング・パルス及びFID又はSID解読信
号、T7タイミング・パルス及び3/4クロツク及びS
IL解読信号、又はT4タイミング・パルス及びRAM
アドレス=0及びRAM!込み信号及びノツ)FID又
はSID信号によって発生される。
ト・バス73の内容を補助レジスタ66(第2A図)ヘ
ロードする。第8に図に示されるよりなLAUR信号は
、T6タイミング・パルス及びFID又はSID解読信
号、T7タイミング・パルス及び3/4クロツク及びS
IL解読信号、又はT4タイミング・パルス及びRAM
アドレス=0及びRAM!込み信号及びノツ)FID又
はSID信号によって発生される。
LR
レベル・レジスタ・ロー)” (L L R) ’M
号it、T6タイミング信号及びSML解読信号によっ
て発生され、lR11〜13をレベル・レジスタヘロー
ドする。
号it、T6タイミング信号及びSML解読信号によっ
て発生され、lR11〜13をレベル・レジスタヘロー
ドする。
命令セット
今からlN5TRUCTION SETの表に示され
友30個の命令の機能について説明する。
友30個の命令の機能について説明する。
1つの命令の実行中いくつかの異った機能が起ってよい
。これら機能は異つ次命令の場合にもほぼ共通しておシ
、従ってこれらの機能についてはこの時点で詳細に説明
し、個々の命令を説明する場合に?′i単一に一般的に
言及することとする。
。これら機能は異つ次命令の場合にもほぼ共通しておシ
、従ってこれらの機能についてはこの時点で詳細に説明
し、個々の命令を説明する場合に?′i単一に一般的に
言及することとする。
成る種の命令の実行中、現在の命令サイクルので7時間
にROS52の出力全命令レジスタ・デコーダ53ヘロ
ードして次の命令を7エツチするよう高アドレス・レジ
スタARH及び低アドレス・レジスタARLkセット・
アップすることが必要である。ARH及びARLは、7
2時間に7アネル54C及び55Dを介してPCH51
B及びPCL51At−転送されることKよシ次の命令
のためにセット・アップされる。PCL51AはT2の
始めに1だけ増進される。T6時間に1プログラム・カ
ウンタ51はARH5DB及びARL50Aによって更
新され、従って次の命令が必要であれば、次の命令サイ
クルの72時間に、ARH50B及びARL50AはP
CH51B及びPCl31Aの内容へ1を加えることに
更新されることができる。
にROS52の出力全命令レジスタ・デコーダ53ヘロ
ードして次の命令を7エツチするよう高アドレス・レジ
スタARH及び低アドレス・レジスタARLkセット・
アップすることが必要である。ARH及びARLは、7
2時間に7アネル54C及び55Dを介してPCH51
B及びPCL51At−転送されることKよシ次の命令
のためにセット・アップされる。PCL51AはT2の
始めに1だけ増進される。T6時間に1プログラム・カ
ウンタ51はARH5DB及びARL50Aによって更
新され、従って次の命令が必要であれば、次の命令サイ
クルの72時間に、ARH50B及びARL50AはP
CH51B及びPCl31Aの内容へ1を加えることに
更新されることができる。
EXECUTE IMMEDIATE(EXI)及び
EXECUTE INDIRECT(EID)の如き
成る種の命令では、T6におけるプログラム・カウンタ
の更新は禁止される。何故ならば、プログラム・カウン
タはKXI又はEIDが実行された後に実行されるべき
次の命令のアドレス金有するからである。
EXECUTE INDIRECT(EID)の如き
成る種の命令では、T6におけるプログラム・カウンタ
の更新は禁止される。何故ならば、プログラム・カウン
タはKXI又はEIDが実行された後に実行されるべき
次の命令のアドレス金有するからである。
成る種の命令は外部ファネル又は外部レジスタ全アドレ
スしなければならない。この動作はその種の命令につい
て共通であり前に詳細に説明した。
スしなければならない。この動作はその種の命令につい
て共通であり前に詳細に説明した。
従って、そのような命令を説明するに当っては、概略的
な動作の説明に止める。
な動作の説明に止める。
成る種の命令は、レジスタからデータを読出し又はレジ
スタヘデータ′に書込むために、ファネル64及び65
を介してRAM38の内部レジスタをアドレスしなけれ
ばならない。読出し及び書込み動作については、RAM
3Bの全体的動作全説明した時に詳細に説明した。
スタヘデータ′に書込むために、ファネル64及び65
を介してRAM38の内部レジスタをアドレスしなけれ
ばならない。読出し及び書込み動作については、RAM
3Bの全体的動作全説明した時に詳細に説明した。
例えばリンクの如く2つ以上の命令に共通の動作は、1
つの命令についてだけ詳細に説明し、他の命令では概略
的な説明に止める。
つの命令についてだけ詳細に説明し、他の命令では概略
的な説明に止める。
1、 BRANCH(BR)
人 命令フォーマット
ビットO〜2 動作コード
ビット3〜15 ブランチ・アドレスB 機能の説明
この命令は、制御記憶装置の8に個のワード内でブラン
チを可能にする。ブランチ・アドレスはBR命令のビッ
トコ、〜15によって表わされる。
チを可能にする。ブランチ・アドレスはBR命令のビッ
トコ、〜15によって表わされる。
AR,H50Bの段Oに置かれた高頼位ピットは変更さ
れない。従って、ブランチはBRANCH47令が記憶
されているRO8の同一8に部分に限定される。
れない。従って、ブランチはBRANCH47令が記憶
されているRO8の同一8に部分に限定される。
IRデコーダ53からの線3〜7はファネル54Bへ直
接に接続てれる。ファネル54BはARH50BK対す
る6ビツトの中の5ビツトkARH50Bの段1〜5へ
与える。アドレスの低順位部分は、IRデコーダ53か
らファネル79G及び78BXALU70、ALUレジ
スタ71、ファネル72A1ゲーテッド駆動器111、
ALUアウト・バス73、ファネル55Aを介してAR
L5[IAへ与えられる。
接に接続てれる。ファネル54BはARH50BK対す
る6ビツトの中の5ビツトkARH50Bの段1〜5へ
与える。アドレスの低順位部分は、IRデコーダ53か
らファネル79G及び78BXALU70、ALUレジ
スタ71、ファネル72A1ゲーテッド駆動器111、
ALUアウト・バス73、ファネル55Aを介してAR
L5[IAへ与えられる。
D 次のアドレス
無条件形式の命令である。次のアドレスは命令t−実行
すること釦よって発生される。
すること釦よって発生される。
E 状況レジスタの変更
変更なし
2、 BRANCHON BIT(BOB)人 命
令フォーマット ビット0〜2 動作コード ビット6 動作コード修飾ビットビット4
0=オフ(虚)、1=オン(真)ビット5〜7
増分値 ビット8〜10 検査されるべきビット位置ビット1
1〜15 検査されるべきレジスタB 機能の説明 BRANCHON BIT命令は条件付ブランチ命令
である。任意の内部又は外部レジスタの任意のビットが
、オン(1)又にオフ(0)条件をテストされる。テス
ト結果が真であれば、ブランチが取られる。Xでなけれ
ば、プログラム・カウンタが1だけ増加され、次の命令
が取られる。ブランチ・アドレスは、現在のプログラム
・カウンタへその命令のビット5〜7によって指定され
た値a〜7を加えたものである。
令フォーマット ビット0〜2 動作コード ビット6 動作コード修飾ビットビット4
0=オフ(虚)、1=オン(真)ビット5〜7
増分値 ビット8〜10 検査されるべきビット位置ビット1
1〜15 検査されるべきレジスタB 機能の説明 BRANCHON BIT命令は条件付ブランチ命令
である。任意の内部又は外部レジスタの任意のビットが
、オン(1)又にオフ(0)条件をテストされる。テス
ト結果が真であれば、ブランチが取られる。Xでなけれ
ば、プログラム・カウンタが1だけ増加され、次の命令
が取られる。ブランチ・アドレスは、現在のプログラム
・カウンタへその命令のビット5〜7によって指定され
た値a〜7を加えたものである。
高プログラム・カウンタ51Bの内容[、T2時間にノ
アネル54Ci介して高アドレス・レジスタ50Bヘグ
ートされかつロードされる。
アネル54Ci介して高アドレス・レジスタ50Bヘグ
ートされかつロードされる。
ビット11〜151Cよって指定されたレジスタの内容
は、検査てれるべきビット位置全指定するビット8〜1
0と共にBOB論理ユニット104へ与えられる。もし
ビット11が0であれば、外部ファネルが指定される。
は、検査てれるべきビット位置全指定するビット8〜1
0と共にBOB論理ユニット104へ与えられる。もし
ビット11が0であれば、外部ファネルが指定される。
このファネルはマイクロ・データ・バス15及びノアネ
ル105A’i介してBOB論理ユニット104ヘゲー
トされる。
ル105A’i介してBOB論理ユニット104ヘゲー
トされる。
もしビット11が1であれば、内部レジス、りがアドレ
スされ、それはノアネル105Bi介してゲートされる
。もしビット8〜10によって限定されるビット位置の
値がその命令のビット4の値と一致すれば、BOB論理
ユニットはBOB=YES信号を表示する。もしl30
B論理が真であれば、低アドレス・レジスタがALVレ
ジスタ71からロードされる。もしEOB論理が虚であ
れば、低アドレス・レジスタは7アネル55Dffi介
して低プログラム・カウンタからロードされる。
スされ、それはノアネル105Bi介してゲートされる
。もしビット8〜10によって限定されるビット位置の
値がその命令のビット4の値と一致すれば、BOB論理
ユニットはBOB=YES信号を表示する。もしl30
B論理が真であれば、低アドレス・レジスタがALVレ
ジスタ71からロードされる。もしEOB論理が虚であ
れば、低アドレス・レジスタは7アネル55Dffi介
して低プログラム・カウンタからロードされる。
ALUレジスタ71から来るARLのためのブランチ・
アドレスは、低プログラム・カウンタ全ノアネル56A
及び駆動器112全介してALUアウト・バス73ヘゲ
ートし、次いでファネル77At−介してALUのA入
力へゲートすることくよって発生される。IRレジスタ
のビット5〜7は、ファネル79F金介してALUBバ
ス82ヘゲートされ、次いでファネル78B′Jfr、
介してALU70のB人カへゲートされる。ALUはA
及びB入力を加算する九めにセットされ、その結果はT
1時間にALUレジスタ71に記憶される。ゼロの増分
値は、1つの命令の待機ループとして使用されることが
できる。
アドレスは、低プログラム・カウンタ全ノアネル56A
及び駆動器112全介してALUアウト・バス73ヘゲ
ートし、次いでファネル77At−介してALUのA入
力へゲートすることくよって発生される。IRレジスタ
のビット5〜7は、ファネル79F金介してALUBバ
ス82ヘゲートされ、次いでファネル78B′Jfr、
介してALU70のB人カへゲートされる。ALUはA
及びB入力を加算する九めにセットされ、その結果はT
1時間にALUレジスタ71に記憶される。ゼロの増分
値は、1つの命令の待機ループとして使用されることが
できる。
ロr%、 v−1’−トトトf−s−T%−r%← E
−4← −トド−← ← ト ←C’J
INN E−41−IE−1 +L+ ん E 悶 D 次のアドレス 条件付ブランチ形の命令である。従って、次のアドレス
は命令を実行するか又μプログラム・カウンタをアドレ
ス・レジスタへ転送することによって発生される。
−4← −トド−← ← ト ←C’J
INN E−41−IE−1 +L+ ん E 悶 D 次のアドレス 条件付ブランチ形の命令である。従って、次のアドレス
は命令を実行するか又μプログラム・カウンタをアドレ
ス・レジスタへ転送することによって発生される。
E 状況レジスタの変更
変更なし
l BRANCHON C0NDITION(BO
C) A 命令フォーマット ビット0〜2 動作コード ビット3 動作コード修飾ビットビット4
0=オフ、虚;1=オン、真ビット5〜7
指定された条件 ビット8〜15 ブランチ゛アドレス3 機能の説明 BRANCHON C0NDITION命令、ま条件
付ブランチ命令である。命令のビット5〜7はCC1、
CC2、CC3そ参照する。条件コードは状況レジスタ
100の条件コードと比較される。もしビット4が1で
あれば、選択された条件コードは1かどうか全テストさ
れる。もしいずれかの条件コードがオンであれば、BR
ANCHON C0NDITION命令はYES条件
を満足させ真の値ヘセットされる。もしビット4が0で
あれば、条件コードが0であるかどうかをテストされる
。いずれかの条件コードが0であれば、BRANCHO
N C0NDITIONは真ヘセットされる。もしB
RANCHON C0NDITIONが真であれば、
ブランチ・アドレスが発生てれ、次の命令の之めに使用
される。もし虚であれば、プログ2ム・カウンタが次の
7ドレスの九めに使用される。
C) A 命令フォーマット ビット0〜2 動作コード ビット3 動作コード修飾ビットビット4
0=オフ、虚;1=オン、真ビット5〜7
指定された条件 ビット8〜15 ブランチ゛アドレス3 機能の説明 BRANCHON C0NDITION命令、ま条件
付ブランチ命令である。命令のビット5〜7はCC1、
CC2、CC3そ参照する。条件コードは状況レジスタ
100の条件コードと比較される。もしビット4が1で
あれば、選択された条件コードは1かどうか全テストさ
れる。もしいずれかの条件コードがオンであれば、BR
ANCHON C0NDITION命令はYES条件
を満足させ真の値ヘセットされる。もしビット4が0で
あれば、条件コードが0であるかどうかをテストされる
。いずれかの条件コードが0であれば、BRANCHO
N C0NDITIONは真ヘセットされる。もしB
RANCHON C0NDITIONが真であれば、
ブランチ・アドレスが発生てれ、次の命令の之めに使用
される。もし虚であれば、プログ2ム・カウンタが次の
7ドレスの九めに使用される。
高プログラム・カウンタ51Bは、7アネル540′?
、介してゲートされ、12時間に人RH50Bヘロード
される。ビット8〜15によって限定されたブランチ・
アドレスは、ファネル79G1ALUBバス82.7ア
ネル78B及びALU 70を介してALUレジスタ7
1へ転送される。もしBRANCHON C0NDI
TIONが真であれば、ALUレジスタの出力はゲート
72人駆動器111、ALUアウト・バス73、ファネ
ル55A’に介゛してARLへ転送される。もしERA
NCHON C0NDITIONが虚であれば、低プ
ログラム・カウンタが7アネル55Dt−介してARL
へ転送てれる。もし命令のビット6がオンであれば、条
件コード2は命令の終夛にリセット嘔れる。
、介してゲートされ、12時間に人RH50Bヘロード
される。ビット8〜15によって限定されたブランチ・
アドレスは、ファネル79G1ALUBバス82.7ア
ネル78B及びALU 70を介してALUレジスタ7
1へ転送される。もしBRANCHON C0NDI
TIONが真であれば、ALUレジスタの出力はゲート
72人駆動器111、ALUアウト・バス73、ファネ
ル55A’に介゛してARLへ転送される。もしERA
NCHON C0NDITIONが虚であれば、低プ
ログラム・カウンタが7アネル55Dt−介してARL
へ転送てれる。もし命令のビット6がオンであれば、条
件コード2は命令の終夛にリセット嘔れる。
一
ト
入
を 4 4 ムI−
1ト ← ト ト一
−D 次のアドレス 条件付きブランチ形の命令である。従って次のアドレス
は命令を実行するか又はプログ2ム・カウンタをアドレ
ス・レジスタへ転送することによって発生される。
1ト ← ト ト一
−D 次のアドレス 条件付きブランチ形の命令である。従って次のアドレス
は命令を実行するか又はプログ2ム・カウンタをアドレ
ス・レジスタへ転送することによって発生される。
E 状況レジスタの変更
CC2はT5でリセットされる。
4、 FETCHIMMEDIATE(FIM)A
命令フォーマット ビット0〜2 動作コード ビット3〜7 宛先レジスタ ビット8 動作コード修飾ビット(0=7エツ
チ)ビット9 バッファ又はスタック(0=バ
ツフア)ビット10〜15 源レジスタのアドレスB
機能の説明 この命令の機能は、1バイトのデータ金ローカル貯蔵装
置又はプログラム・スタックの任意の位置から任意の内
部又は外部レジスタへ転送することである。
命令フォーマット ビット0〜2 動作コード ビット3〜7 宛先レジスタ ビット8 動作コード修飾ビット(0=7エツ
チ)ビット9 バッファ又はスタック(0=バ
ツフア)ビット10〜15 源レジスタのアドレスB
機能の説明 この命令の機能は、1バイトのデータ金ローカル貯蔵装
置又はプログラム・スタックの任意の位置から任意の内
部又は外部レジスタへ転送することである。
データ通路は、RAM38からバス63.7アネル77
C′t−介してAI、Uレジスタ71へ導かれる。もし
宛先力;内部レジスタであれば、通路はALUレジスタ
71から7アネル72A1駆動器111、ALU出カバ
スフ3i介してRAM38の入力へ導かれる。もし宛先
が外部レジスタであれば、通路はALUレジスタ71か
ら駆動器110、バス15を介して選択てれた外部レジ
スタへ導かれる。
C′t−介してAI、Uレジスタ71へ導かれる。もし
宛先力;内部レジスタであれば、通路はALUレジスタ
71から7アネル72A1駆動器111、ALU出カバ
スフ3i介してRAM38の入力へ導かれる。もし宛先
が外部レジスタであれば、通路はALUレジスタ71か
ら駆動器110、バス15を介して選択てれた外部レジ
スタへ導かれる。
RAM38における源レジスタは、ファネル64C及び
65Bf介してアドレスされる。ファネル64CはIR
ビット9.13.14.15をRALへ与え、7アネル
65BはIRビット10.11.12全RAHへ与える
。もしIR3〜7によって限定され友宛先レジスタが外
部レジスタであれば(即ち、ビット3=0)、その外部
レジスタは前述し几ようにしてデコーダ26によってア
ドレスされる。
65Bf介してアドレスされる。ファネル64CはIR
ビット9.13.14.15をRALへ与え、7アネル
65BはIRビット10.11.12全RAHへ与える
。もしIR3〜7によって限定され友宛先レジスタが外
部レジスタであれば(即ち、ビット3=0)、その外部
レジスタは前述し几ようにしてデコーダ26によってア
ドレスされる。
もし宛先レジスタが内部レジスタであれば(即ち、ビッ
ト6=1)、7アネル64Bはビット4〜7’1RAL
へ与え、7アネル65にはレベル・レジスタの出力’1
RAHへ与える。
ト6=1)、7アネル64Bはビット4〜7’1RAL
へ与え、7アネル65にはレベル・レジスタの出力’1
RAHへ与える。
hhhh ト ト ト
シ XD 次
のアドレス 非ブランチ形の命令である。従って、次順位のアドレス
はプログラム・カウンタから発生されアドレス・レジス
タへ転送てれる。
のアドレス 非ブランチ形の命令である。従って、次順位のアドレス
はプログラム・カウンタから発生されアドレス・レジス
タへ転送てれる。
E 状況レジスタの変更
CC1はT2で変更される。
5、 5TORE IMMEDIATE(SIM)A
命令フォーマット ビット0〜2 動作コード ピント3 内部又は外部 ビット4〜8 源レジスタ ビット9 バッファ又はスタックビット10〜
15 宛先レジスタ B 機能の説明 この命令の機能は、指定された源レジスタ(内部又は外
部)の内容を、ビット9〜15で限定されたアドレスを
有する内部バッファ又はスタック・レジスタへ転送する
ことである。ビット3は源レジスタが内部であるか外部
であるか全決定する。
命令フォーマット ビット0〜2 動作コード ピント3 内部又は外部 ビット4〜8 源レジスタ ビット9 バッファ又はスタックビット10〜
15 宛先レジスタ B 機能の説明 この命令の機能は、指定された源レジスタ(内部又は外
部)の内容を、ビット9〜15で限定されたアドレスを
有する内部バッファ又はスタック・レジスタへ転送する
ことである。ビット3は源レジスタが内部であるか外部
であるか全決定する。
外部レジスタからRAMへのデータ通路はバス15、フ
ァネル77B、ALUレジスタ71.7アネル72A1
駆動器111、バス73へ導かれる。
ァネル77B、ALUレジスタ71.7アネル72A1
駆動器111、バス73へ導かれる。
内部レジスタからRAMへのデータ通路はバス63.7
アネル77CXALUレジスタ71.7アネル72A1
駆動器111、バス73へ導かれる。
アネル77CXALUレジスタ71.7アネル72A1
駆動器111、バス73へ導かれる。
外部レジスタは通常の方法でアドレスされる、内部レジ
スタは7アネル64E及び65A″fc介してアドレス
される。ファネル64BはIRビット4〜7yk:RA
Lへ与え、7アネル65Aはレベル・レジスタの出力音
RAMへ与える。RAM3Bの宛先レジスタは、7アネ
ル64C及び65B’i介してアドレスされる。ファネ
ル64CはIRビット9.13.14.15をRALへ
与え、7アネル65BはIRビット10.11.12全
RAHへ与える。
スタは7アネル64E及び65A″fc介してアドレス
される。ファネル64BはIRビット4〜7yk:RA
Lへ与え、7アネル65Aはレベル・レジスタの出力音
RAMへ与える。RAM3Bの宛先レジスタは、7アネ
ル64C及び65B’i介してアドレスされる。ファネ
ル64CはIRビット9.13.14.15をRALへ
与え、7アネル65BはIRビット10.11.12全
RAHへ与える。
星
口
気 J−ム
ム J−ム閏 −h −へ ヘ
悶D 次のアドレス 非ブランチ形の命令である。次のアドレスはプログラム
・カウンタによって発生され、アドレス・レジスタへ転
送される。
ム J−ム閏 −h −へ ヘ
悶D 次のアドレス 非ブランチ形の命令である。次のアドレスはプログラム
・カウンタによって発生され、アドレス・レジスタへ転
送される。
E 状況レジスタの変更
cciはT2で変更される。
6、 REGISTERIMMEDIATE(RIM
)人 命令フォーマット ビット0〜2 動作コード ビット6〜6 定数 ビット7 H/Lバー7バイトビツト8〜
10 ALU動作コードビット11 外部
又は内部レジスタビット12〜15 レジスタ・アド
レスB 機能の説明 この命令の機能は、ビット3〜6によって限定てれfc
4ビット定数と、ビット11〜15によって限定された
アドレスを有するレジスタに貯蔵された8ビツト・バイ
トのとント7によって決定される、高又は低のハーフバ
イトとに関して、ビット8〜10によって限定され九6
つの異つ友論理動作の1つ全実行することである。もし
ビット11が0であれば、データ通路は外部レジスタか
らバス15及びファネル77Bt−介してAI、Uへ形
成される。もしビット11が1であれば、データ通路は
RA Mからバス63及びファネル77Ct−介してA
LUへ形成てれる。ALUへの他の入力は、ビット7が
1であればファネル79Bから取られ、ビット7が0で
あれば77ネル79Dから取られる。これら7アネルは
、IR3〜6によって限定されたデータのハーフバイト
t−与えられる。
)人 命令フォーマット ビット0〜2 動作コード ビット6〜6 定数 ビット7 H/Lバー7バイトビツト8〜
10 ALU動作コードビット11 外部
又は内部レジスタビット12〜15 レジスタ・アド
レスB 機能の説明 この命令の機能は、ビット3〜6によって限定てれfc
4ビット定数と、ビット11〜15によって限定された
アドレスを有するレジスタに貯蔵された8ビツト・バイ
トのとント7によって決定される、高又は低のハーフバ
イトとに関して、ビット8〜10によって限定され九6
つの異つ友論理動作の1つ全実行することである。もし
ビット11が0であれば、データ通路は外部レジスタか
らバス15及びファネル77Bt−介してAI、Uへ形
成される。もしビット11が1であれば、データ通路は
RA Mからバス63及びファネル77Ct−介してA
LUへ形成てれる。ALUへの他の入力は、ビット7が
1であればファネル79Bから取られ、ビット7が0で
あれば77ネル79Dから取られる。これら7アネルは
、IR3〜6によって限定されたデータのハーフバイト
t−与えられる。
ファネル79Dは低位のハーフバイ)f与えられ、7ア
ネル79Bは高位のハーフバイトラ与えられる。7アネ
ル79Fからのデータは、ALUBパス82.7アネル
78B、ALUB入カへ与えられる。
ネル79Bは高位のハーフバイトラ与えられる。7アネ
ル79Fからのデータは、ALUBパス82.7アネル
78B、ALUB入カへ与えられる。
ALUは限定された論理機能を実行し、その結果はAL
Uレジスタ71ヘロードされる。ALUレジスタの内容
は7.2A及び駆動器111全介して源レジスタへ転送
されるか、又は駆動器110、バス15を介して外部レ
ジスタへ転送される。外部レジスタは通常の方法でアド
レスされる、内部レジスタはファネル64k及び65A
金介してアドレスされる。7アネル64AはIRl 2
〜15’!zRALへ与え、7アネル65Aはレベル・
レジスタの出力t−RAHへ与える。2つの外部レジス
タは、もし1つが源であり、他の1つが宛先であれば同
一アドレスを有しなければならない。
Uレジスタ71ヘロードされる。ALUレジスタの内容
は7.2A及び駆動器111全介して源レジスタへ転送
されるか、又は駆動器110、バス15を介して外部レ
ジスタへ転送される。外部レジスタは通常の方法でアド
レスされる、内部レジスタはファネル64k及び65A
金介してアドレスされる。7アネル64AはIRl 2
〜15’!zRALへ与え、7アネル65Aはレベル・
レジスタの出力t−RAHへ与える。2つの外部レジス
タは、もし1つが源であり、他の1つが宛先であれば同
一アドレスを有しなければならない。
← ト ト ト ト −−−8D
次のアドレス 非ブランチ形の命令である。次のアドレスはプログラム
・カウンタによって発生されアドレス・レジスタへ転送
される。
次のアドレス 非ブランチ形の命令である。次のアドレスはプログラム
・カウンタによって発生されアドレス・レジスタへ転送
される。
E 状況レジスタの変更
条件コード1〜3は次の表に従ってセットされる。
礪
Σ
Σ
冨−
工
<OX<U■
7、 REGISTERTo REGISTE
R(RR−MR) 人 命令フォーマット ビット0〜2 動作コード ビット3 内部又は外部 ビット4〜7 宛先レジスタ(オペランドA)ビ
ット8〜10 動作コード修飾ビットビット11
内部又は外部 ビット12〜15 源レジスタ(オペランドB)B
機能の説明 REGISTERTo REGISTERMOVE命
令の機能は、単に1つのレジスタの内容を他のレジスタ
へ移動することである。REGISTERTo RE
GISTERMOVE動作において、源レジスタは内部
又は外部であってよく、宛先レジスタも内部又は外部で
あってよいから、4種の異つ之データ通路が可能である
。
R(RR−MR) 人 命令フォーマット ビット0〜2 動作コード ビット3 内部又は外部 ビット4〜7 宛先レジスタ(オペランドA)ビ
ット8〜10 動作コード修飾ビットビット11
内部又は外部 ビット12〜15 源レジスタ(オペランドB)B
機能の説明 REGISTERTo REGISTERMOVE命
令の機能は、単に1つのレジスタの内容を他のレジスタ
へ移動することである。REGISTERTo RE
GISTERMOVE動作において、源レジスタは内部
又は外部であってよく、宛先レジスタも内部又は外部で
あってよいから、4種の異つ之データ通路が可能である
。
もしビット11〜15によって限定された源レジスタが
内部レジスタであれば、データはパス6T1時間にAL
Uレジスタ71ヘロードされる。
内部レジスタであれば、データはパス6T1時間にAL
Uレジスタ71ヘロードされる。
もし源レジスタが外部レジスタであれば、選択された7
アネルからのデータはバス15上に置かれ、ファネル7
7B’i介してゲートされ、T1時間KALUレジスタ
ヘロードされる。もし宛先レジスタが内部レジスタであ
れば、データはALUレジスタ71から7アネル72A
1駆動器111、バス76t−介してRAM38の入力
へ転送される。
アネルからのデータはバス15上に置かれ、ファネル7
7B’i介してゲートされ、T1時間KALUレジスタ
ヘロードされる。もし宛先レジスタが内部レジスタであ
れば、データはALUレジスタ71から7アネル72A
1駆動器111、バス76t−介してRAM38の入力
へ転送される。
もし宛先レジスタが外部レジスタであれば、データはA
LUレジスタ71から駆動器110を介してバス15及
び選択されたレジスタへ転送される。
LUレジスタ71から駆動器110を介してバス15及
び選択されたレジスタへ転送される。
外部7アネルもしくは外部レジスタのアドレシングは、
デコーダ26を介して通常の方法で行われる。
デコーダ26を介して通常の方法で行われる。
源である内部レジスタのアドレシングは、ファネル65
A及びファネル64A’!i介して行われる。
A及びファネル64A’!i介して行われる。
ファネル65Aはレベル・レジスタをRAMへ与え、フ
ァネル?S4AはlR12−15全RALへ与える。宛
先である内部レジスタのアドレシング64BはIR4〜
7を与えられ、RALをセット−1゜レベル・レジスタ
87の内容はRAHt−セットするため7アネル65A
へ与えられる。
ァネル?S4AはlR12−15全RALへ与える。宛
先である内部レジスタのアドレシング64BはIR4〜
7を与えられ、RALをセット−1゜レベル・レジスタ
87の内容はRAHt−セットするため7アネル65A
へ与えられる。
MOVE以外のREGISTERTOREGISTER
命令(RR) 人 命令フォーマット ビット0〜2 動作コード ビット3 内部又は外部 ビット4〜7 宛先レジスタ ビット8〜10 動作コード修飾ビットビット1
1 内部又は外部 ビット12〜15 源レジスタ B 機能の説明 MOVE以外(DREGISTERTo REGIS
TER命令の機能は、命令のビット3〜7及び10〜1
5によって限定されたアドレスを有する2個のレジスタ
のデータ上で、その特定のALU動作ヲ笑行実行ことで
ある。COMPAREを除(ALU動作の結果は、ビッ
ト6〜7によって限定され次レジスタに記憶される。こ
のレジスタは宛先レジスタとして限定される。ビット1
0〜15は源レジスタRSを限定する。1つのレジスタ
は内部レジスタであシ、他のレジスタは外部レジスタで
あるか、双方のレジスタは同一である。
命令(RR) 人 命令フォーマット ビット0〜2 動作コード ビット3 内部又は外部 ビット4〜7 宛先レジスタ ビット8〜10 動作コード修飾ビットビット1
1 内部又は外部 ビット12〜15 源レジスタ B 機能の説明 MOVE以外(DREGISTERTo REGIS
TER命令の機能は、命令のビット3〜7及び10〜1
5によって限定されたアドレスを有する2個のレジスタ
のデータ上で、その特定のALU動作ヲ笑行実行ことで
ある。COMPAREを除(ALU動作の結果は、ビッ
ト6〜7によって限定され次レジスタに記憶される。こ
のレジスタは宛先レジスタとして限定される。ビット1
0〜15は源レジスタRSを限定する。1つのレジスタ
は内部レジスタであシ、他のレジスタは外部レジスタで
あるか、双方のレジスタは同一である。
補助レジスタは内部レジスタであるか外部レジスタであ
ってよく、その動作において、外部レジスタ及び補助レ
ジスタが関連し、又は内部レジスタ及び補助レジスタが
関連する。次の衣は、6つの可能な宛先レジスタ及び源
レジスタの組合せである。
ってよく、その動作において、外部レジスタ及び補助レ
ジスタが関連し、又は内部レジスタ及び補助レジスタが
関連する。次の衣は、6つの可能な宛先レジスタ及び源
レジスタの組合せである。
宛先レジスタ 源レジスタ外部
内部 内部 外部 外部 補助 補助 外部 内部 補助 補助 内部 内部 内部(同一アドレス)2つ
のレジスタの内容はALUへ与えられ、処理され、AL
Uレジスタ71へ記憶される。次いでALUレジスタの
内容は宛先レジスタへ転送される。外部レジスタからA
LUへのデータ通路は、そのレジスタが源であろうと宛
先であろうと同一である。この通路は、アドレスによっ
て指定された外部7アネルからバス15へ延長され、7
アネル77B金介してALU70のA人カへ延長すれる
。
内部 内部 外部 外部 補助 補助 外部 内部 補助 補助 内部 内部 内部(同一アドレス)2つ
のレジスタの内容はALUへ与えられ、処理され、AL
Uレジスタ71へ記憶される。次いでALUレジスタの
内容は宛先レジスタへ転送される。外部レジスタからA
LUへのデータ通路は、そのレジスタが源であろうと宛
先であろうと同一である。この通路は、アドレスによっ
て指定された外部7アネルからバス15へ延長され、7
アネル77B金介してALU70のA人カへ延長すれる
。
内部レジスタからALUへのデータ通路は、そのレジス
タが源であろうと宛先であろうと同じである。この通路
は、バス66からファネル78A全介してALU70の
B人カへ延長てれる。この通路は、他のレジスタが外部
レジスタである時に使用でれる。他のレジスタが補助レ
ジスタである時、データ通路はバス63からファネル7
7C’i介してALUA入カへ導かれる。補助レジスタ
からALUへのデータ通路は、7アネル79A1パス8
2、ファネル78Bを介してALUB入カへ至る。AL
Uレジスタから宛先レジスタへのデータ通路は次の通)
である。即ち、もし宛先レジスタが外部レジスタであれ
ば、通路は駆動器11o1バス15を経て選択された外
部レジスタへ至る。
タが源であろうと宛先であろうと同じである。この通路
は、バス66からファネル78A全介してALU70の
B人カへ延長てれる。この通路は、他のレジスタが外部
レジスタである時に使用でれる。他のレジスタが補助レ
ジスタである時、データ通路はバス63からファネル7
7C’i介してALUA入カへ導かれる。補助レジスタ
からALUへのデータ通路は、7アネル79A1パス8
2、ファネル78Bを介してALUB入カへ至る。AL
Uレジスタから宛先レジスタへのデータ通路は次の通)
である。即ち、もし宛先レジスタが外部レジスタであれ
ば、通路は駆動器11o1バス15を経て選択された外
部レジスタへ至る。
もし宛先レジスタが内部レジスタであれば、通路はファ
ネル72A1駆動器111、バス73を経てRAM38
の書込み入力へ至る。もし宛先レジスタが補助レジスタ
であれば、補助レジスタ66及びRAM38の記憶位置
ooはバス73から与えられる。
ネル72A1駆動器111、バス73を経てRAM38
の書込み入力へ至る。もし宛先レジスタが補助レジスタ
であれば、補助レジスタ66及びRAM38の記憶位置
ooはバス73から与えられる。
外部レジスタ及び7アネルのアドレシングは、デコーダ
26全介して行われる。RAMのアドレシングは、補助
レジスタが源である場合、7アネル65A及び64A’
i介して行われ、内部レジスタが宛先である場合、ファ
ネル65A及び64Bを介して行われる。ALUレジス
タ71は、T1時間にALU動作の結果をロードきれる
。外部レジスタは14時間に・ロードされる。
26全介して行われる。RAMのアドレシングは、補助
レジスタが源である場合、7アネル65A及び64A’
i介して行われ、内部レジスタが宛先である場合、ファ
ネル65A及び64Bを介して行われる。ALUレジス
タ71は、T1時間にALU動作の結果をロードきれる
。外部レジスタは14時間に・ロードされる。
D 次のアドレス
非ブランチ形の命令である。次のアドレスはプログラム
・カウンタによって発生されアドレス・レジスタへ転送
される。
・カウンタによって発生されアドレス・レジスタへ転送
される。
E 状況レジスタの変更
次+7)fiは、MOVE以外のREGISTERTo
RECISTER命令のALU動作1c)イて生じ
る事象を示す。
RECISTER命令のALU動作1c)イて生じ
る事象を示す。
a LOAD REGISTERIMMEDI
ATE(LRI) 人 命令フォーマット ビットO〜2 動作コード ビット3 内部又は外部レジスタビット4〜7
レジスタ・アドレスビット8〜15 データ定数 B 機能の説明 この命令の機能は、ビット8〜15によって指定され九
8ビット定数を、ビット3〜7によって指定され友アド
レスを有する内部レジスタ又は外部レジスタヘロードす
ることである。
ATE(LRI) 人 命令フォーマット ビットO〜2 動作コード ビット3 内部又は外部レジスタビット4〜7
レジスタ・アドレスビット8〜15 データ定数 B 機能の説明 この命令の機能は、ビット8〜15によって指定され九
8ビット定数を、ビット3〜7によって指定され友アド
レスを有する内部レジスタ又は外部レジスタヘロードす
ることである。
1つのデータ源及び2つの可能な宛先が存在するから、
2つの可能なデータ通路及び2つの可能なアドレスが関
連する。命令のビット5は、どのデータ通路が選択され
、どのアドレスが関連するかを決定する。もしビット3
が0であって外部レジスタであること金示すならは、デ
ータ通路は工Rデコーダ53から線8〜15、ファネル
79G1バス82.7アネル78Bi経てALUレジス
タ71へ至る。ALUレジスタはT1時間にロードされ
る。この通路はALUレジスタ71から駆動器110を
介してバス15及び選択された外部レジスタへ延長され
る。外部レジスタは14時間にロードされる。
2つの可能なデータ通路及び2つの可能なアドレスが関
連する。命令のビット5は、どのデータ通路が選択され
、どのアドレスが関連するかを決定する。もしビット3
が0であって外部レジスタであること金示すならは、デ
ータ通路は工Rデコーダ53から線8〜15、ファネル
79G1バス82.7アネル78Bi経てALUレジス
タ71へ至る。ALUレジスタはT1時間にロードされ
る。この通路はALUレジスタ71から駆動器110を
介してバス15及び選択された外部レジスタへ延長され
る。外部レジスタは14時間にロードされる。
外部レジスタのアドレスは、IRデコーダ53からアド
レス・デコーダ26へ与えられる。デコーダ26は適当
なレジスタを選択する。
レス・デコーダ26へ与えられる。デコーダ26は適当
なレジスタを選択する。
もしビット3が1に等しければ、データ通路はALUレ
ジスタへ至るまで同一である。しかし、ALUレジスタ
71から内部レジスタへのデータ通路はファネル72A
1駆動器111、バス76を介してRAM38の入力へ
至る。ビット4〜7によって指定きれ2RAMアドレス
は、低アドレスについてIRデコーダ56から線4〜7
を介してファネル64Bへ与えられる。RAM(D7t
めの4個の高順位アドレス・ビットは、ファネル65A
を介してレベル・レジスタ87から与えられる。
ジスタへ至るまで同一である。しかし、ALUレジスタ
71から内部レジスタへのデータ通路はファネル72A
1駆動器111、バス76を介してRAM38の入力へ
至る。ビット4〜7によって指定きれ2RAMアドレス
は、低アドレスについてIRデコーダ56から線4〜7
を介してファネル64Bへ与えられる。RAM(D7t
めの4個の高順位アドレス・ビットは、ファネル65A
を介してレベル・レジスタ87から与えられる。
以下に掲げる制御信号は、適当な動作全惹起するため指
示された時点で生じる。シーケンスは、ALUレジスタ
71がロードされるところまで同じである。その後は、
シーケンスは次のように異っている。
示された時点で生じる。シーケンスは、ALUレジスタ
71がロードされるところまで同じである。その後は、
シーケンスは次のように異っている。
D 次のアドレス
非ブランチ形の命令である。次のアドレスはプログラム
・カウンタから発生され、アドレス・レジスタへ転送さ
れる。
・カウンタから発生され、アドレス・レジスタへ転送さ
れる。
E 状況レジスタの変更
変更なし。
9、 EXECUTE IMMEDIATE(EX
I)人 命令フォーマット ビット0〜2 動作コード ビット3〜7 ページ・アドレスビット8〜10
動作コード修飾ビットビット11〜15 レジ
スタ・アドレスB 機能の説明 この命令の機能は、ページ・アドレス・ビット3〜7と
、ビット11〜15によって指定され穴アドレスを有す
るレジスタの内容とによって決定され友アドレスに記憶
された命令へ、無条件にブランチし、その命令全実行し
、次の命令へ戻る。
I)人 命令フォーマット ビット0〜2 動作コード ビット3〜7 ページ・アドレスビット8〜10
動作コード修飾ビットビット11〜15 レジ
スタ・アドレスB 機能の説明 この命令の機能は、ページ・アドレス・ビット3〜7と
、ビット11〜15によって指定され穴アドレスを有す
るレジスタの内容とによって決定され友アドレスに記憶
された命令へ、無条件にブランチし、その命令全実行し
、次の命令へ戻る。
ビット3〜7はアドレス・レジスタの5個の高ビットの
うち4個全決定する。アドレス・レジスタの8個の低ビ
ットは、アドレスされ几レジスタC内容によって決定さ
れる。高アドレス・レジスタの高順位ビット0は変更さ
れない。
うち4個全決定する。アドレス・レジスタの8個の低ビ
ットは、アドレスされ几レジスタC内容によって決定さ
れる。高アドレス・レジスタの高順位ビット0は変更さ
れない。
第1のデータ通路はIRデコーダ53のrR3〜7から
高アドレス・レジスタの線1〜5へ至るこの通路は7ア
ネル54Eに関連している。
高アドレス・レジスタの線1〜5へ至るこの通路は7ア
ネル54Eに関連している。
ARL50Aに対して設定されている第2の通路は外部
7アネル又は内部レジスタから始まる。もしビット11
が1であれば、源は内部レジスタである。もしビット1
1がOであれば、源は外部7アネルである。外部7アネ
ルからARL50Aへの通路は、パス15.7アネル7
7B、ALUレジスタ71、ファネル72A1駆動器1
11、パス73.7アネル55人を通る。内部レジスタ
から人RL50Aへの通路は、パス63から7アネル7
7Ci介してALUレジスタ71へ至る。ALUレジス
タ71からARL50人への通路は、外部レジスタの場
合と同一である。もしビット11が0であれば、外部レ
ジスタのアドレスは、工RD53へ接続されたアドレス
・デコーダ26から与えられる。IRD53は正しい外
部レジスタ全選択する。もしビット11が1であれば、
内部レジスタのアドレスはレベル・レジスタ87からフ
ァネル65Af介してRAI(へ発生される。
7アネル又は内部レジスタから始まる。もしビット11
が1であれば、源は内部レジスタである。もしビット1
1がOであれば、源は外部7アネルである。外部7アネ
ルからARL50Aへの通路は、パス15.7アネル7
7B、ALUレジスタ71、ファネル72A1駆動器1
11、パス73.7アネル55人を通る。内部レジスタ
から人RL50Aへの通路は、パス63から7アネル7
7Ci介してALUレジスタ71へ至る。ALUレジス
タ71からARL50人への通路は、外部レジスタの場
合と同一である。もしビット11が0であれば、外部レ
ジスタのアドレスは、工RD53へ接続されたアドレス
・デコーダ26から与えられる。IRD53は正しい外
部レジスタ全選択する。もしビット11が1であれば、
内部レジスタのアドレスはレベル・レジスタ87からフ
ァネル65Af介してRAI(へ発生される。
ム +L+ ム ム ムD
次のアドレス アドレス・レジスタとプログラム・カウンタの相互作用
は、この命令中に禁止される。従ってプログラム・カウ
ンタは、実行サイクルが完了し九後に1笑行されるべき
次の命令のアドレスを保持することができる。これによ
って、元のEXECUTE命令に続く命令への自動的リ
ンクの戻シが与えられる。連続的なEXECUTE命令
は合法的であシ動作可能である。しかし、成功裏に実行
された条件付ブランチ命令、又はブランチ命令は自動的
リンク動作金妨げるかも知れない。
次のアドレス アドレス・レジスタとプログラム・カウンタの相互作用
は、この命令中に禁止される。従ってプログラム・カウ
ンタは、実行サイクルが完了し九後に1笑行されるべき
次の命令のアドレスを保持することができる。これによ
って、元のEXECUTE命令に続く命令への自動的リ
ンクの戻シが与えられる。連続的なEXECUTE命令
は合法的であシ動作可能である。しかし、成功裏に実行
された条件付ブランチ命令、又はブランチ命令は自動的
リンク動作金妨げるかも知れない。
E 状況レジスタの変更
変更なし。
IQ、 EXECUTE INDIRECT(EI
D)A 命令フォーマット ビット0〜2 動作コード ビット3〜7 ベージ−アドレスビット8〜10
動作コード修飾ビットビット11〜15 レジ
スタ・アドレスB 機能の説明 EID命令の機能は、EXECUTE IMMEDI
ATE命令と同様である。相異点としては、8ビツトの
低順位アドレスがビット11.〜15によって指定され
たレジスタの値全補助レジスタの内容へ加えることによ
って得られることである。
D)A 命令フォーマット ビット0〜2 動作コード ビット3〜7 ベージ−アドレスビット8〜10
動作コード修飾ビットビット11〜15 レジ
スタ・アドレスB 機能の説明 EID命令の機能は、EXECUTE IMMEDI
ATE命令と同様である。相異点としては、8ビツトの
低順位アドレスがビット11.〜15によって指定され
たレジスタの値全補助レジスタの内容へ加えることによ
って得られることである。
これによって、多様な変位値を発生することができる。
データ通路及びARHヘロードするための制御は、EX
工命令に関連したものと同様である。
工命令に関連したものと同様である。
データ通路及びARL入力を発生する制御は、ALUレ
ジスタ71がロードされるところまで異っている。それ
以上は、EXI命令と同様である。
ジスタ71がロードされるところまで異っている。それ
以上は、EXI命令と同様である。
最初に命令はALUiADD機能モードヘ機能モードウ
セットジスタからALUB入カフ5へ至るデータ通路は
、7アネル79A及び78B’i含む。
セットジスタからALUB入カフ5へ至るデータ通路は
、7アネル79A及び78B’i含む。
ALUA入カフ4へのデータ通路は、ビット11が1で
あるか0であるかに依存する。ビット11が1であれば
、データ源は内部レジスタであ)、通路はバス63及び
ALUレジスタ71へのファネル77C’i含む。ビッ
ト11が0であれば、データ源は外部レジスタであシ、
通路はパス15及びファネル77Bt−含む。
あるか0であるかに依存する。ビット11が1であれば
、データ源は内部レジスタであ)、通路はバス63及び
ALUレジスタ71へのファネル77C’i含む。ビッ
ト11が0であれば、データ源は外部レジスタであシ、
通路はパス15及びファネル77Bt−含む。
J−J+ ^ム
内部ページ・アドレス及び外部レジスタ・アドレスは、
EXI命令について説明したようKして発生される。
EXI命令について説明したようKして発生される。
D 次のアドレス
非ブランチ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生されアドレス・レジスタへ
転送でれる。
ラム・カウンタによって発生されアドレス・レジスタへ
転送でれる。
E 状況レジスタの変更
変更なし。
11、 FETCHINDIRECT ANDIN
CREMENT(F’lD) 人 命令フォーマット ビット0〜2 動作コード ビット6.5〜10 動作コード修飾ビットビット4
増分値制御 ビット11〜15 レジスタ・アドレスの宛先B 機
能の説明 FETCHINDIRKCT及びINCREMENT命
令の機能は、補助レジスタの内容によって限定でれたR
AM記憶位置から、IRビット11〜15によって限定
されたアドレスを有する内部又は外部レジスタへ1バイ
トのデータを転送し、次いで補助レジスタの値を選択的
に1だけ増加することである。増加動作はピッ)4t−
1にすることによって禁止することができる。
CREMENT(F’lD) 人 命令フォーマット ビット0〜2 動作コード ビット6.5〜10 動作コード修飾ビットビット4
増分値制御 ビット11〜15 レジスタ・アドレスの宛先B 機
能の説明 FETCHINDIRKCT及びINCREMENT命
令の機能は、補助レジスタの内容によって限定でれたR
AM記憶位置から、IRビット11〜15によって限定
されたアドレスを有する内部又は外部レジスタへ1バイ
トのデータを転送し、次いで補助レジスタの値を選択的
に1だけ増加することである。増加動作はピッ)4t−
1にすることによって禁止することができる。
補助レジスタによって限定された外部レジスタからのデ
ータ通路な、バス63.7アネル77Ct経てALUレ
ジスタ71へ至る。もしビット11が1であれは、宛先
は内部レジスタであシ、従ってデータ通路はALUレジ
スタ71、ファネル72A1駆動器111、バス73金
経てRAM38の入力へ至る。もし宛先が内部レジスタ
0へ指定されたならば、補助レジスタはALUレジスタ
71の内容によって更新されない。もしビット11が0
でられば、宛先は外部レジスタであシ、データ通路はA
LUレジスタ71から駆動器110、バス15を経て選
択され友外部レジスタへ至る。
ータ通路な、バス63.7アネル77Ct経てALUレ
ジスタ71へ至る。もしビット11が1であれは、宛先
は内部レジスタであシ、従ってデータ通路はALUレジ
スタ71、ファネル72A1駆動器111、バス73金
経てRAM38の入力へ至る。もし宛先が内部レジスタ
0へ指定されたならば、補助レジスタはALUレジスタ
71の内容によって更新されない。もしビット11が0
でられば、宛先は外部レジスタであシ、データ通路はA
LUレジスタ71から駆動器110、バス15を経て選
択され友外部レジスタへ至る。
上記の動作は14時間に完了する。補助レジスタ66の
値はスアネル79A1バス82、ファネル78B金介し
てALU70へ与えられる。もしビット4が0であれば
、ALUは1をこの値へ加え、その結果を75時間にA
LUレジスタ71へ記憶する。次いで、更新された値は
正しいレベルでRAMのレジスタ00へ転送され、かつ
16時間に補助レジスタ66へ転送される。ALUレジ
スタ71からの通路は7アネル72A1駆動器111、
パス73を介して転送される。
値はスアネル79A1バス82、ファネル78B金介し
てALU70へ与えられる。もしビット4が0であれば
、ALUは1をこの値へ加え、その結果を75時間にA
LUレジスタ71へ記憶する。次いで、更新された値は
正しいレベルでRAMのレジスタ00へ転送され、かつ
16時間に補助レジスタ66へ転送される。ALUレジ
スタ71からの通路は7アネル72A1駆動器111、
パス73を介して転送される。
補助レジスタ66の内容によづて限定された最初のRA
Mアドレスは、補助レジスタ66の出力へ接続された7
アネル64D及び65Dk介して設定される。宛先であ
る外部レジスタのアドレスはデコーダ26によって設定
され、前述し九如く通常の方法で設足嘔れる。宛先でお
る内部レジスタのアドレスは、7アネ#64A及び65
人を介して発生される。ファネに64AはIRビット1
2〜1st−与えられ、7アネ#65Aはレベル・レジ
スタ87から現在のレベルを与えられる。
Mアドレスは、補助レジスタ66の出力へ接続された7
アネル64D及び65Dk介して設定される。宛先であ
る外部レジスタのアドレスはデコーダ26によって設定
され、前述し九如く通常の方法で設足嘔れる。宛先でお
る内部レジスタのアドレスは、7アネ#64A及び65
人を介して発生される。ファネに64AはIRビット1
2〜1st−与えられ、7アネ#65Aはレベル・レジ
スタ87から現在のレベルを与えられる。
補助レジスタのアドレス00は、7アネ/I/64を選
択しないことによってRALのために発生でれ、現在の
レベルはファネル65At−介してレベル・レジスタ8
7からゲートされる。
択しないことによってRALのために発生でれ、現在の
レベルはファネル65At−介してレベル・レジスタ8
7からゲートされる。
ヘ
シ
^ # 体 ヘ ヘ −へ 1t1rX
削 −へ シ D 次のアドレス 非ブランチ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。
削 −へ シ D 次のアドレス 非ブランチ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。
E 状況レジスタの変更
変更なし。
12、 5TORE INDIRECT ANDI
NCREMENT (S I’D )人 命令フォー
マット ビット0〜2 動作コード ビット6 記憶=1 ビット4 1=増加 ビット5〜10 動作コード ビット11〜15 レジスタ・アドレス、源B 機能
の説明 5TORE INDIRECT AND INC
REMENT命令の機能は、IRビット11〜15によ
って限定され几アドレス七有する内部又は外部レジスタ
から、補助レジスタ66の内容によって限定され几アド
レスを有する内部レジスタへ、1バイトのデータを転送
し、次いで補助レジスタの内容を選択的に1だけ増加さ
せることである。この増加は、ビット4を1にすること
Kよって禁止することができる。
NCREMENT (S I’D )人 命令フォー
マット ビット0〜2 動作コード ビット6 記憶=1 ビット4 1=増加 ビット5〜10 動作コード ビット11〜15 レジスタ・アドレス、源B 機能
の説明 5TORE INDIRECT AND INC
REMENT命令の機能は、IRビット11〜15によ
って限定され几アドレス七有する内部又は外部レジスタ
から、補助レジスタ66の内容によって限定され几アド
レスを有する内部レジスタへ、1バイトのデータを転送
し、次いで補助レジスタの内容を選択的に1だけ増加さ
せることである。この増加は、ビット4を1にすること
Kよって禁止することができる。
外部ファネルからALUレジスタ71へのデータ通路は
、パス15及びファネル77Bi通る。
、パス15及びファネル77Bi通る。
この通路は、命″令のビット11が0である場合に使用
される。命令のビット11が1である場合、内部レジス
タからの通路は、RAM3Bからファネル77Ci通る
。ALUレジスタ71はT1時間にロードされる。内部
レジスタは7アネル64A及び65ATh介してアドレ
スされる。
される。命令のビット11が1である場合、内部レジス
タからの通路は、RAM3Bからファネル77Ci通る
。ALUレジスタ71はT1時間にロードされる。内部
レジスタは7アネル64A及び65ATh介してアドレ
スされる。
ALUレジスタ71がロード畜れ九後、RAH及びRA
Lアドレスは7アネル65D及び64Dを介して補助レ
ジスタの値?セットされる。データはALUレジスタ7
1から77ネル72A1駆動器111を介してRAM入
力入力−ゲート、14時間にRAMへ書込まれる。SI
D命令の間では、補助レジスタ66は14時間に更新さ
れない。
Lアドレスは7アネル65D及び64Dを介して補助レ
ジスタの値?セットされる。データはALUレジスタ7
1から77ネル72A1駆動器111を介してRAM入
力入力−ゲート、14時間にRAMへ書込まれる。SI
D命令の間では、補助レジスタ66は14時間に更新さ
れない。
それはRAMのアドレス源だからである。
補助レジスタの増加はFID命令について説明したよう
にして達成される。
にして達成される。
D 次のアドレス
非プ2ンチ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。
E 状況レジスタの変更
CC1はT2でセットされる。
1五 SET MASK(STM)
人 命令7オーマツト
ビット0〜2 動作コード
ビット3〜10 動作コード修飾ビットビット11
内部又は外部 ビット12〜15 源 B 機能の説明 STM命令の機能扶マスク・レジスタへデータの8ビツ
ト・バイトを記憶することである。命令のビット11は
、データが外部ファネルから来るか内部レジスタから来
るか全決定する。
内部又は外部 ビット12〜15 源 B 機能の説明 STM命令の機能扶マスク・レジスタへデータの8ビツ
ト・バイトを記憶することである。命令のビット11は
、データが外部ファネルから来るか内部レジスタから来
るか全決定する。
もしビット11が1であれば内部レジスタが関連してお
シ、データ通路はRAM313、バス63.7アネル7
7C,ALU70t−経てALUレジスタ71へ達する
。その通路はALUレジスタ71から7アネル72A1
駆動器111、バス73を経てマスク・レジスタへ達す
る。
シ、データ通路はRAM313、バス63.7アネル7
7C,ALU70t−経てALUレジスタ71へ達する
。その通路はALUレジスタ71から7アネル72A1
駆動器111、バス73を経てマスク・レジスタへ達す
る。
もしビット11が0であれば外部7アネルが関連してお
ル、データ通路は外部7アネルからバス15.7アネル
77B、ALU70を経てAI、Uレジスタ71へ達す
る。ALUレジスタ71からマスク・レジスタへの通路
は、前述したビット11=1の場合と同じである。
ル、データ通路は外部7アネルからバス15.7アネル
77B、ALU70を経てAI、Uレジスタ71へ達す
る。ALUレジスタ71からマスク・レジスタへの通路
は、前述したビット11=1の場合と同じである。
ム ム
もしデータ源が外部2アネルであれば、次の制御信号が
発生される。
発生される。
制御信号 タイミング 機能外部ファネルゲ
ート TO7アネルをバス15へ接読 7アネル77Bゲート T7+ バス15をALUA入
カへ接続 LALURTM ALU70からALUレジスタへ
ロード これよシ先のデータ通路はデータ源が内部レジスタであ
る場合と同じである。
ート TO7アネルをバス15へ接読 7アネル77Bゲート T7+ バス15をALUA入
カへ接続 LALURTM ALU70からALUレジスタへ
ロード これよシ先のデータ通路はデータ源が内部レジスタであ
る場合と同じである。
選択され九7アネルは外部レジスタ及びデコーダ26か
らアドレスされる。内部レジスタはRAHへ接続1れ九
ファネル65A及びレベル・レジスタ全弁してアドレス
される。命令のビット12〜15は、低アドレス・レジ
スタの几めに7アネル64Aを介してゲートされる。S
ET MASK命令は、割込み論理を再設定する。
らアドレスされる。内部レジスタはRAHへ接続1れ九
ファネル65A及びレベル・レジスタ全弁してアドレス
される。命令のビット12〜15は、低アドレス・レジ
スタの几めに7アネル64Aを介してゲートされる。S
ET MASK命令は、割込み論理を再設定する。
D 次のアドレス
非プ乏ンテ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。
E 状況レジスタの変更
変更なし。
14、 RESTORE ADDRESS RE
GISTER(RAR) 人 命令7オーマツト ビット0〜2 動作コード ビット3〜10 動作コード修飾ビットビット11
〜13 不使用 ビット14〜15 レジスタの対 B 機能の説明 この命令の機能はリンク動作に関連する命令が生じた元
のプログラム地点へ戻ることである。この命令はPCH
及びPCLを表わす2バイトのデータiRAMから直接
にARH及びARLへ転送するように動作する。2バイ
トのデータはレベル・レジスタ87によって限定された
現在レベルでRAMのプログラム・スタック部分に記憶
される、データ通路はRAMから7アネル54A’i通
ってARHへ達し、7アネル55Bt−通ってARLへ
達する。
GISTER(RAR) 人 命令7オーマツト ビット0〜2 動作コード ビット3〜10 動作コード修飾ビットビット11
〜13 不使用 ビット14〜15 レジスタの対 B 機能の説明 この命令の機能はリンク動作に関連する命令が生じた元
のプログラム地点へ戻ることである。この命令はPCH
及びPCLを表わす2バイトのデータiRAMから直接
にARH及びARLへ転送するように動作する。2バイ
トのデータはレベル・レジスタ87によって限定された
現在レベルでRAMのプログラム・スタック部分に記憶
される、データ通路はRAMから7アネル54A’i通
ってARHへ達し、7アネル55Bt−通ってARLへ
達する。
プログラム・スタックはレベル・レジスタ87から77
ネル65A’i介しかつスタック・カウンタ89Bから
ファネル64Et−介してアドレスされる。
ネル65A’i介しかつスタック・カウンタ89Bから
ファネル64Et−介してアドレスされる。
D 次のアドレス
無条件ブランチ形の命令である。次のアドレスは命令を
実行することによって発生される。
実行することによって発生される。
E 状況レジスタの変更
変更なし。
15、 SET MACHINE LEVEL(
SML)人 命令フォーマット ビット0〜2 動作コード ビット5〜10 動作コード修飾ビットビット11
〜13 レベル ビット14〜15 レジスタの対 B 機能の説明 SML機能の命令は、マイクロプロセッサの動flf現
在レベルから他のレベルへ切換え、カッマシン状況全復
元することである。任意のレベルにおけるマイクロプロ
セッサの動作状況はプログラム・カウンタ、状況レジス
タ、マスク・レジスタ、補助レジスタの内容によって限
定されるので、SML命令は前にプログラム・スタック
へ記憶され九これらのデータを適当なレジスタへ戻す。
SML)人 命令フォーマット ビット0〜2 動作コード ビット5〜10 動作コード修飾ビットビット11
〜13 レベル ビット14〜15 レジスタの対 B 機能の説明 SML機能の命令は、マイクロプロセッサの動flf現
在レベルから他のレベルへ切換え、カッマシン状況全復
元することである。任意のレベルにおけるマイクロプロ
セッサの動作状況はプログラム・カウンタ、状況レジス
タ、マスク・レジスタ、補助レジスタの内容によって限
定されるので、SML命令は前にプログラム・スタック
へ記憶され九これらのデータを適当なレジスタへ戻す。
高RAMアドレスはIRデコーダ線線順112.13か
らグアネル65Ct−介して得られる。高屓位ビットは
1へ強制される。低RAMアドレスはカウンタ89Bか
ら7アネル64E”r介して得られる。RAM制御は読
出しのためにセットされ、TOから始まる5つの連続的
なメモリ・クロック・サイクルが取られる。スタック・
カウンタは、各メモリ・サイクルの後に、転送されるべ
き次のバイト全アドレスするため増加される。
らグアネル65Ct−介して得られる。高屓位ビットは
1へ強制される。低RAMアドレスはカウンタ89Bか
ら7アネル64E”r介して得られる。RAM制御は読
出しのためにセットされ、TOから始まる5つの連続的
なメモリ・クロック・サイクルが取られる。スタック・
カウンタは、各メモリ・サイクルの後に、転送されるべ
き次のバイト全アドレスするため増加される。
ビット11〜13によって指定されたレベルに対するプ
ログラム・スタックのレジスタ0は高プログラム・カウ
ンタの値を含み、この値はノアネル54At−介してA
RH50Bへ直接に転送される。レジスタ1は低プログ
ラム・カウンタの値全会み、この値はフッネル55Bt
−介してARL50人へ転送される。レジスタ6は状況
レジスタの値を含む。この値はバス63からファネル7
2B1駆動器111、バス73、ノアネル106B’i
介して状況レジスタ100へ転送される。プログラム・
スタックのレジスタ7は、マスク・レジスタの値を含む
。マスク・レジスタへの通路はファネル106B’i除
いて状況レジスタの場合と同じである。RAM38から
読出されたデータの5番目のバイト及び最後のバイトは
、同一レベルのデータ・バッファ位置00から取られ、
アネル72B1駆動器111、バス73全介して補助レ
ジスタ66へ転送てれる。5つの連続した転送タイミン
グが第5C図のタイミング・チャートに示される。
ログラム・スタックのレジスタ0は高プログラム・カウ
ンタの値を含み、この値はノアネル54At−介してA
RH50Bへ直接に転送される。レジスタ1は低プログ
ラム・カウンタの値全会み、この値はフッネル55Bt
−介してARL50人へ転送される。レジスタ6は状況
レジスタの値を含む。この値はバス63からファネル7
2B1駆動器111、バス73、ノアネル106B’i
介して状況レジスタ100へ転送される。プログラム・
スタックのレジスタ7は、マスク・レジスタの値を含む
。マスク・レジスタへの通路はファネル106B’i除
いて状況レジスタの場合と同じである。RAM38から
読出されたデータの5番目のバイト及び最後のバイトは
、同一レベルのデータ・バッファ位置00から取られ、
アネル72B1駆動器111、バス73全介して補助レ
ジスタ66へ転送てれる。5つの連続した転送タイミン
グが第5C図のタイミング・チャートに示される。
唖IO哨噂寸寸寸寸哨噂噂噂ぐh
−E−41−1− ← ← ト − ←
hhhhhD 次のアドレス 無条件ブランチ形の命令。次のアドレスは命令を実行す
ることによって発生される。
hhhhhD 次のアドレス 無条件ブランチ形の命令。次のアドレスは命令を実行す
ることによって発生される。
E 状況レジスタの変更
変更なし。
16、 BRANCHON REGISTER(B
OR)人 命令フォーマット ビット0〜2 動作コード ビット3〜7 ページ・アドレスビット8〜10
動作コード修飾ビットビット11 内部
又は外部アドレスビット12〜15 レジスタ・アド
レスB 機能の説明 BOR命令の機能は命令のビット6〜7によって限定さ
れたページ・アドレス金有しかつ内部又は外部レジスタ
の内容によって限定された低順位アドレスを有する命令
へ無条件にブランチすることである。内部又は外部レジ
スタのアドレスはビット12〜15によって指定される
、 IRデコーダ53の線3〜7はファネル54B金介して
人RH50Bへ接続される。人RL50Aへの通路は、
lR11が0であれば外部レジスタから導かれ、lR1
1が1であれば内部レジスタから導かれる。外部レジス
タからの通路はファネル77EXALUレジスタ71.
7アネル72A1駆動器111、バス76、ファネル5
5A全通る。内部レジスタからの通路はバス63.7ア
ネル77C,ALUレジスタ71を通る。ALUレジス
タ71からの通路は、外部レジスタの場合と同じである
。
OR)人 命令フォーマット ビット0〜2 動作コード ビット3〜7 ページ・アドレスビット8〜10
動作コード修飾ビットビット11 内部
又は外部アドレスビット12〜15 レジスタ・アド
レスB 機能の説明 BOR命令の機能は命令のビット6〜7によって限定さ
れたページ・アドレス金有しかつ内部又は外部レジスタ
の内容によって限定された低順位アドレスを有する命令
へ無条件にブランチすることである。内部又は外部レジ
スタのアドレスはビット12〜15によって指定される
、 IRデコーダ53の線3〜7はファネル54B金介して
人RH50Bへ接続される。人RL50Aへの通路は、
lR11が0であれば外部レジスタから導かれ、lR1
1が1であれば内部レジスタから導かれる。外部レジス
タからの通路はファネル77EXALUレジスタ71.
7アネル72A1駆動器111、バス76、ファネル5
5A全通る。内部レジスタからの通路はバス63.7ア
ネル77C,ALUレジスタ71を通る。ALUレジス
タ71からの通路は、外部レジスタの場合と同じである
。
外部レジスタのアドレスは、前述し几如くビット12〜
15をアドレス・デコーダ26へ与えることくよって得
られる。内部レジスタのアドレスは、前述した如く、7
アネル64A’i介してビット12〜15全RALへ与
えることによって得られる。条件コードは変更されない
。
15をアドレス・デコーダ26へ与えることくよって得
られる。内部レジスタのアドレスは、前述した如く、7
アネル64A’i介してビット12〜15全RALへ与
えることによって得られる。条件コードは変更されない
。
C制御信号及びタイミング
BRANCHON REGISTER命令の制御信号
及び各種動作は、EXECUTE IMMEDIAT
E命令の場合と同じである。唯一の相異点は、自動リン
クa能が無いことである。何故ならば、アドレス・レジ
スタの内容がT6でプログラム・カウンタへ転送される
友めに、BRANCHON REGISTER命令が
置かれている元のプログラム地点へ戻ることはできない
からである。
及び各種動作は、EXECUTE IMMEDIAT
E命令の場合と同じである。唯一の相異点は、自動リン
クa能が無いことである。何故ならば、アドレス・レジ
スタの内容がT6でプログラム・カウンタへ転送される
友めに、BRANCHON REGISTER命令が
置かれている元のプログラム地点へ戻ることはできない
からである。
D 次のアドレス
無条件ブランチ形の命令。次のアドレスは命令全実行す
ることKよって発生される。
ることKよって発生される。
E 状況レジスタの変更
変更なし。
17、 BRANCHON REGISTERIN
DIRECT(BORI ) 人 命令7オーマツト ビット0〜2 動作コード ビット6〜7 ページ・アドレスビット8〜10
動作コード修飾ビットビット11〜15 レジ
スタ・アドレスB 機能の説明 この命令の機能はEXECUTE INDIRECT
命令(EID)と同じである。BORIOR上1つのア
ドレスへ無条件にブランチする命令である。このアドレ
スは、高アドレス・レジスタを限定するビット3〜7と
、ビット11〜15によって指定されたアドレス金有す
るレジスタの内容へ補助レジスタの内容を加えることに
よって形成された低順位アドレスとよシ成っている。B
ORIOR上、次の命令への自動リンクの戻シがない点
で、KID命令と異っている。
DIRECT(BORI ) 人 命令7オーマツト ビット0〜2 動作コード ビット6〜7 ページ・アドレスビット8〜10
動作コード修飾ビットビット11〜15 レジ
スタ・アドレスB 機能の説明 この命令の機能はEXECUTE INDIRECT
命令(EID)と同じである。BORIOR上1つのア
ドレスへ無条件にブランチする命令である。このアドレ
スは、高アドレス・レジスタを限定するビット3〜7と
、ビット11〜15によって指定されたアドレス金有す
るレジスタの内容へ補助レジスタの内容を加えることに
よって形成された低順位アドレスとよシ成っている。B
ORIOR上、次の命令への自動リンクの戻シがない点
で、KID命令と異っている。
IRデコーダ53からの線3〜7はファネル54Bを介
してARH50Bへ接続される。ARL50AはALU
レジスタ71からファネル72A1駆動器111、パス
73、ファネル55Ai介して8ビツト・バイトを与え
られる。ALUレジスタ7108ビット・バイトは、補
助レジスタ66の内容をファネル79A及び78Bi介
してALUB入カフ5へ転送することによって得られる
。
してARH50Bへ接続される。ARL50AはALU
レジスタ71からファネル72A1駆動器111、パス
73、ファネル55Ai介して8ビツト・バイトを与え
られる。ALUレジスタ7108ビット・バイトは、補
助レジスタ66の内容をファネル79A及び78Bi介
してALUB入カフ5へ転送することによって得られる
。
ALUA入力はビット11の値に従って外部ファネル又
は内部レジスタから与えられる。もしビット11が0で
あれば、外部7アネルがアドレスされ、A入力はパス1
5及び7アネル77Bi介して与えられる。もしビット
11が1であれば内部レジスタがアドレスされ、A入力
へのデータはパス63及び7アネル77Ct−介して与
えられる。
は内部レジスタから与えられる。もしビット11が0で
あれば、外部7アネルがアドレスされ、A入力はパス1
5及び7アネル77Bi介して与えられる。もしビット
11が1であれば内部レジスタがアドレスされ、A入力
へのデータはパス63及び7アネル77Ct−介して与
えられる。
いずれの場合にもALUは加算モードへセラトチれ、そ
の結果はALUレジスタ71に記憶され、次いで前述し
之如(ARLへ転送される、+++1 FSrN o に で へ へ ヘ
へ1SE−41−IF−1−−8−− ム ム J+ ム ム
h rX 氏 へ −hBh、a外
部7アネル又はビット11〜15によって指定され次内
部レジスタのアドレシングは、EID命令の同様な機能
に関して前に説明したところと同じである。
の結果はALUレジスタ71に記憶され、次いで前述し
之如(ARLへ転送される、+++1 FSrN o に で へ へ ヘ
へ1SE−41−IF−1−−8−− ム ム J+ ム ム
h rX 氏 へ −hBh、a外
部7アネル又はビット11〜15によって指定され次内
部レジスタのアドレシングは、EID命令の同様な機能
に関して前に説明したところと同じである。
D 次のアドレス
無条件ブランチ形の命令。次のアドレスは命令全実行す
ることによって発生される。
ることによって発生される。
E 状況レジスタの変更
変更なし。
1a BRANCHON REGISTERAND
LINK(BORL) 人 命令7オーマント ビット0〜2 動作コード ビット3〜7 ページ・アドレスビット8〜10
動作コード修飾ビットビット11〜15 レジ
スタ・アドレスB 機能の説明 BORL命令f′1BRANCHON REGIST
ER(BOR)命令及びEXF、CUTE rMMK
DIATE命令に同じである。これらの命令はプログラ
ム・カウンタの処理において機能的に異っている。例え
ば、EXBCUTE IMMEDIATE命令では自
動リンクが可能であシ、その場合、プログラム・カウン
タはプログラムの屓次アドレスを反訣し、それは命令の
実行中に変更されない。BRANCHON REGI
STER命令では、自動リンクは不可能であシ、プログ
ラム・カウンタはブランチ・アドレスに続ぐ命令のアド
レス金反映するため単に更新されるだけである。BOR
L命令では、プログラム・カウンタの内容は記憶される
。
LINK(BORL) 人 命令7オーマント ビット0〜2 動作コード ビット3〜7 ページ・アドレスビット8〜10
動作コード修飾ビットビット11〜15 レジ
スタ・アドレスB 機能の説明 BORL命令f′1BRANCHON REGIST
ER(BOR)命令及びEXF、CUTE rMMK
DIATE命令に同じである。これらの命令はプログラ
ム・カウンタの処理において機能的に異っている。例え
ば、EXBCUTE IMMEDIATE命令では自
動リンクが可能であシ、その場合、プログラム・カウン
タはプログラムの屓次アドレスを反訣し、それは命令の
実行中に変更されない。BRANCHON REGI
STER命令では、自動リンクは不可能であシ、プログ
ラム・カウンタはブランチ・アドレスに続ぐ命令のアド
レス金反映するため単に更新されるだけである。BOR
L命令では、プログラム・カウンタの内容は記憶される
。
命令のリンク機能はプログラム・カウンタの内容’!i
RAM38のプログラム・スタック部分へ転送すること
を含む。PCHからRAM38への通路はファネル56
B1駆動器112、バス73を経てRAMの入力へ達す
る。PCLからRAM38への通路は7アネル56A1
駆動器112、バス73會通る。
RAM38のプログラム・スタック部分へ転送すること
を含む。PCHからRAM38への通路はファネル56
B1駆動器112、バス73を経てRAMの入力へ達す
る。PCLからRAM38への通路は7アネル56A1
駆動器112、バス73會通る。
RAMアドレスRAH及びRALは7アネル65A及び
64E七介して設定される。ファネル65Aはレベル・
レジスタ87からアドレスを与えられ、7アネル64E
はスタック・カウンタ89Bからアドレスを与えられる
。
64E七介して設定される。ファネル65Aはレベル・
レジスタ87からアドレスを与えられ、7アネル64E
はスタック・カウンタ89Bからアドレスを与えられる
。
もしスタック・カウンタが0であれば、PCHに位置2
へ記憶され、PCLは位置6へ記憶される。もしスタッ
ク・カウンタが1であれば、PCH及びPCLは位置4
及び5へ記憶される。スタック・カウンタは命令の終シ
にトグルされる。命令のリンク部分は、ARH及びAR
Lが新しいアドレスをロードされた後に、T2で開始さ
れる。
へ記憶され、PCLは位置6へ記憶される。もしスタッ
ク・カウンタが1であれば、PCH及びPCLは位置4
及び5へ記憶される。スタック・カウンタは命令の終シ
にトグルされる。命令のリンク部分は、ARH及びAR
Lが新しいアドレスをロードされた後に、T2で開始さ
れる。
D 次のアドレス
無条件ブランチ形の命令。次のアドレスは命令全実行す
ることによって発生される。
ることによって発生される。
E 状況レジスタの変更
変更なし。
19、 BRANCHAND LINK(BAL)
人 命令フォーマット ビット0〜2 動作コード ビット3〜15 ブランチ・アドレスB 機能の説
明 BAL命令の機能はBRANCH命令(BR)のそれと
同様である。相異点としては、リンク機能によってプロ
グラム・カウンタの値がRAM中に記憶され、従ってB
AL命令に続く元のプログラム地点への戻シが可能であ
る。
人 命令フォーマット ビット0〜2 動作コード ビット3〜15 ブランチ・アドレスB 機能の説
明 BAL命令の機能はBRANCH命令(BR)のそれと
同様である。相異点としては、リンク機能によってプロ
グラム・カウンタの値がRAM中に記憶され、従ってB
AL命令に続く元のプログラム地点への戻シが可能であ
る。
プログラムのリンク部分はプログラム・カウンタの内容
全RAMプログラム・スタック領域へ転送する。プログ
ラム・カウンタからRAMへのデータ通路は、PCLに
ついては7アネル56A1駆動器112、バス73を含
み、PCHについては7アネル56B1駆動器112、
バス73を含む。RAMアドレスRAL及びRAHは、
前述した如く7アネル64E及び65At−介して与え
られる。
全RAMプログラム・スタック領域へ転送する。プログ
ラム・カウンタからRAMへのデータ通路は、PCLに
ついては7アネル56A1駆動器112、バス73を含
み、PCHについては7アネル56B1駆動器112、
バス73を含む。RAMアドレスRAL及びRAHは、
前述した如く7アネル64E及び65At−介して与え
られる。
D 次のアドレス
無条件ブランチ形の命令。次のアドレスは命令全実行す
ることによって発生される、 E 状況レジスタの変更 変更なし。
ることによって発生される、 E 状況レジスタの変更 変更なし。
これから、第3図に示されるサブシステムのマシン・サ
イクルの異った位相における各種の相互関係を検討する
ことによシ、第2A図乃至第2C図に示されるマイクロ
制御装置の動作を説明する。
イクルの異った位相における各種の相互関係を検討する
ことによシ、第2A図乃至第2C図に示されるマイクロ
制御装置の動作を説明する。
これらの相互関係は実行されている現在の命令に基づい
て変更される。
て変更される。
入力位相
命令実行サブシステムBの入力位相は、それが成る種の
ブランチ命令全実行している時、次の命令のためのアド
レスの全て又はその1部を発生するために使用される。
ブランチ命令全実行している時、次の命令のためのアド
レスの全て又はその1部を発生するために使用される。
命令フェッチ・サブシステムCは、命令実行サブシステ
ムBの入力位相に対応する時間中に、ブランチ命令のた
めのアドレスの1部、及び他の命令のための完全なアド
レス全を発生するために使用される。先ず、次の部分ア
ドレスが発生されている時、マシン・サイクルの入力位
相中に実行されるマイクロ制御装置の動作について、第
9図及び第10図を参照しつつ説明する。
ムBの入力位相に対応する時間中に、ブランチ命令のた
めのアドレスの1部、及び他の命令のための完全なアド
レス全を発生するために使用される。先ず、次の部分ア
ドレスが発生されている時、マシン・サイクルの入力位
相中に実行されるマイクロ制御装置の動作について、第
9図及び第10図を参照しつつ説明する。
第9図は、マシン・サイクルの入力位相中に次の命令の
アドレスを発生する几め、第2A図及び第2B図に示さ
れるマイクロ制御装置のサブシステムCK含まれる部分
を示す。第10図は、入力位相の間にアドレス発生のた
めに使用でれるサブシステムBの部分全示しALUレジ
スタ71、入カポ−)8、RAM38、補助レジスタ6
6、優先順位エンコーダ86、及び命令レジスタ(IR
)デコーダ53から取られる2つの別個の部分を含む。
アドレスを発生する几め、第2A図及び第2B図に示さ
れるマイクロ制御装置のサブシステムCK含まれる部分
を示す。第10図は、入力位相の間にアドレス発生のた
めに使用でれるサブシステムBの部分全示しALUレジ
スタ71、入カポ−)8、RAM38、補助レジスタ6
6、優先順位エンコーダ86、及び命令レジスタ(IR
)デコーダ53から取られる2つの別個の部分を含む。
後者の4つの源の出力は7アネル79の入力で利用可能
であシ、それ以上の制御信号を必要としない。入力ポー
ト8及びRAM38の7ドレシングは前に説明した。次
の表は、マイクロ制御装置によって実行可能な命令のた
めに動作する部分アドレス発生器及びサブシステムを示
す。掲げられた命令は非ブランチ命令、条件付ブランチ
命令、無条件ブランチ命令の3種に群別されている。
であシ、それ以上の制御信号を必要としない。入力ポー
ト8及びRAM38の7ドレシングは前に説明した。次
の表は、マイクロ制御装置によって実行可能な命令のた
めに動作する部分アドレス発生器及びサブシステムを示
す。掲げられた命令は非ブランチ命令、条件付ブランチ
命令、無条件ブランチ命令の3種に群別されている。
−Q rt4 ggcQcoEEEC)CJ部分ア
ドレス発生器 次の順次アドレスを部分的に発生する部分アドレス発生
器は、マシンの入力位相の間、非ブランチ命令及び条件
付ブランチ命令に応答するように動作する。第9図に示
される如く、ROSアドレシング手段はARH50B及
びARE、50Aを含み、これらの各々は別個の部分ア
ドレス発生器から入力全受取る。第1の部分アドレス発
生器゛1MはPCL51A、7アネル55D、ARL5
0Aの出力上PcL51Aの入力へ接続するバス200
.12時間にカウンタを増加させる几めPCL51Aの
段0へ接続され次増加線を含む。PCLとPCHとの間
の接続(図示されず)は、桁上げパルス1PcHへの増
加信号として与えることKよ、り、PCLの最後の段と
してPCHt−増加することができる。
ドレス発生器 次の順次アドレスを部分的に発生する部分アドレス発生
器は、マシンの入力位相の間、非ブランチ命令及び条件
付ブランチ命令に応答するように動作する。第9図に示
される如く、ROSアドレシング手段はARH50B及
びARE、50Aを含み、これらの各々は別個の部分ア
ドレス発生器から入力全受取る。第1の部分アドレス発
生器゛1MはPCL51A、7アネル55D、ARL5
0Aの出力上PcL51Aの入力へ接続するバス200
.12時間にカウンタを増加させる几めPCL51Aの
段0へ接続され次増加線を含む。PCLとPCHとの間
の接続(図示されず)は、桁上げパルス1PcHへの増
加信号として与えることKよ、り、PCLの最後の段と
してPCHt−増加することができる。
第1部分アドレス発生器11 ′の次めの制御信号は5
5Dゲ一ト信号、T6におけるプログラム・カウンタ・
ロード(LT6)信号、T2における増加信号を含む。
5Dゲ一ト信号、T6におけるプログラム・カウンタ・
ロード(LT6)信号、T2における増加信号を含む。
ARLレジスタはT2タイミング・パルスの後縁によっ
て実際に・ラッチされ、PCL51Aの段0はT2の始
めに増加される。
て実際に・ラッチされ、PCL51Aの段0はT2の始
めに増加される。
ARL 50 AC1ltl力は、LT6とシテ示され
る後の時間に、PCL51Aへロード・バックされる。
る後の時間に、PCL51Aへロード・バックされる。
内部7アネルのゲート信号は、第6A図乃至第6HH図
全参照して説明し友ので、これ以上の説BAt−省略す
る。ノアネル55Dゲート信号は、非ブランチ形命令及
びブランチが取られない場合の条件付ブランチ形命令の
動作;−ド部分を解読することに応答して発生される。
全参照して説明し友ので、これ以上の説BAt−省略す
る。ノアネル55Dゲート信号は、非ブランチ形命令及
びブランチが取られない場合の条件付ブランチ形命令の
動作;−ド部分を解読することに応答して発生される。
非ブランチ形命令、及びブランチが取られるか取られな
いかに拘らず条件付ブランチ命令の次のアドレスの他の
部分は、PCH51B、7アネ+54C,ARH50B
の出力をPCH51Bの入力へ接続するバス201を含
む第2部分アドレス発生器12#によって発生される。
いかに拘らず条件付ブランチ命令の次のアドレスの他の
部分は、PCH51B、7アネ+54C,ARH50B
の出力をPCH51Bの入力へ接続するバス201を含
む第2部分アドレス発生器12#によって発生される。
第2部分アドレス発失器″″2#の几めの制御信号は、
T6におけるプログラム・カウンタ・ロード(LT<S
)信号及びファネル54Cゲート信号金含む。
T6におけるプログラム・カウンタ・ロード(LT<S
)信号及びファネル54Cゲート信号金含む。
条件付ブランチ命令は、入力位相の間に完全なブランチ
・アドレスを発生しなければならない。
・アドレスを発生しなければならない。
今から条件付ブランチ形命令のため、ブランチ・アドレ
スの他の部分を発生する第3部分アドレス発生器@3m
について説明する。この部分アドレスはサブシステムB
によって発生される。サブシステムBは、次の命令の几
めの完全なアドレスを与えるために、マシンの入力位相
中サブシステムCと並列に動作する。
スの他の部分を発生する第3部分アドレス発生器@3m
について説明する。この部分アドレスはサブシステムB
によって発生される。サブシステムBは、次の命令の几
めの完全なアドレスを与えるために、マシンの入力位相
中サブシステムCと並列に動作する。
第10図を参照すると、第6部分アドレス発生器@3#
は、8〜15とレーベルを付され7?−IRデコーダ5
3から77ネル79Gへ至るバス、ファネル79G1フ
ァネル78B、ALU70、ALUレジスタ71を含む
。第3部分アドレス発生器“3′のための制御信号はフ
ァネル79G及び78Bゲ一ト信号、T1におけるLA
UR(LTl)信号、ALU制御信号80C’を含む。
は、8〜15とレーベルを付され7?−IRデコーダ5
3から77ネル79Gへ至るバス、ファネル79G1フ
ァネル78B、ALU70、ALUレジスタ71を含む
。第3部分アドレス発生器“3′のための制御信号はフ
ァネル79G及び78Bゲ一ト信号、T1におけるLA
UR(LTl)信号、ALU制御信号80C’を含む。
サブシステムBからサブシステムCへ部分アドレスを転
送する手段は、ゲーテッド駆動器111、ファネル55
A及び72A1及びそれらの制御(ゲート)信号である 第3部分アドレス発生器′″3”はBRANCHON
C0NDITION命令、BRANCH命令、BRA
NCHAND LINK命令の間に使用される。BR
ANCHAND LINK命令のLrNK部分につい
ては後に説明する。
送する手段は、ゲーテッド駆動器111、ファネル55
A及び72A1及びそれらの制御(ゲート)信号である 第3部分アドレス発生器′″3”はBRANCHON
C0NDITION命令、BRANCH命令、BRA
NCHAND LINK命令の間に使用される。BR
ANCHAND LINK命令のLrNK部分につい
ては後に説明する。
第4部分アドレス発生器@4′はBRANCHON
BIT命令の間に使用され、ブランチが取られる時に選
択される。第1Q図に示される第4部分アドレス発生器
“4′は部分アドレスを形成するためにALU70中で
相互に加算される2つのアドレス源七含む。第4部分ア
ドレス発生器14”は2つの源とALUの2つの入力と
の間のデータ・フロー通路、ALU70及びその制御線
8OC,及びALUレジスタ71全含む。
BIT命令の間に使用され、ブランチが取られる時に選
択される。第1Q図に示される第4部分アドレス発生器
“4′は部分アドレスを形成するためにALU70中で
相互に加算される2つのアドレス源七含む。第4部分ア
ドレス発生器14”は2つの源とALUの2つの入力と
の間のデータ・フロー通路、ALU70及びその制御線
8OC,及びALUレジスタ71全含む。
PCL51Aの出力から始まる第1のデータ通路は7ア
ネル56A1ゲーテツド駆動器112、ファネル77A
全会む。第2のデータ通路は5〜7のレーベルを有する
IRデコーダの出力、ファネル79F1ファネル78B
を含む。第4部分アドレス発生器″″4#は2つのデー
タ・70−通路を動作させるそれぞれの制御信号を有す
る。今から無条件ブランチ形命令のための部分アドレス
発生について説明する。
ネル56A1ゲーテツド駆動器112、ファネル77A
全会む。第2のデータ通路は5〜7のレーベルを有する
IRデコーダの出力、ファネル79F1ファネル78B
を含む。第4部分アドレス発生器″″4#は2つのデー
タ・70−通路を動作させるそれぞれの制御信号を有す
る。今から無条件ブランチ形命令のための部分アドレス
発生について説明する。
表■に示されるよ5に19種の無条件ブランチ形命令の
7s、までが第5の部分アドレス発生器”5#を使用す
る。第9図に示されるよ5に、発生器15”はIRデ;
−グパス3〜7.7アネル54B及びその制御信号を含
む。アドレスの他の部分は他の発生器によって発生され
る。例えば部分アドレス発生器@3”はBRANCH命
令及びBRANCHAND LINK命令の九めにア
ドレスの他の部分を発生する。発生器″″3 ”Kつい
ては前に説明し九から、ここでは再度説明しない。
7s、までが第5の部分アドレス発生器”5#を使用す
る。第9図に示されるよ5に、発生器15”はIRデ;
−グパス3〜7.7アネル54B及びその制御信号を含
む。アドレスの他の部分は他の発生器によって発生され
る。例えば部分アドレス発生器@3”はBRANCH命
令及びBRANCHAND LINK命令の九めにア
ドレスの他の部分を発生する。発生器″″3 ”Kつい
ては前に説明し九から、ここでは再度説明しない。
リンク機能については、後に説明する。
残シの発生器はRAM38又は入力ポート8に置かれ友
アドレス源を含む。これらのアドレス源は選択されるべ
き独特のアドレスを必要とする。
アドレス源を含む。これらのアドレス源は選択されるべ
き独特のアドレスを必要とする。
RAM及び外部の入力ポートをアドレスするシステムは
前に説明し九ので詳MJVcは繰返さない。入力ポート
からALUレジスタへデータを転送するタイミング信号
は、入力ポートが次のアドレスの1部に関連するデータ
を与えるか否かに拘らず常にTOで生じる。
前に説明し九ので詳MJVcは繰返さない。入力ポート
からALUレジスタへデータを転送するタイミング信号
は、入力ポートが次のアドレスの1部に関連するデータ
を与えるか否かに拘らず常にTOで生じる。
前述し几如く、入力ポート及び出力ポートは共通のアド
レス線を受取シ、ポートからの源及び宛先は、デコード
されている命令の1部によって決定される同一アドレス
によって選択される。
レス線を受取シ、ポートからの源及び宛先は、デコード
されている命令の1部によって決定される同一アドレス
によって選択される。
ここで再び第109金参照する。部分アドレス発生器″
I6#は、EXICUTE IMMEDIATElB
RANCHON REGISTER。
I6#は、EXICUTE IMMEDIATElB
RANCHON REGISTER。
ERANCHON REGISTERANDLINK
の命令の1つ全実行している時、マシン・サイクルの入
力位相で次の命令アドレスの1部分上発生する。上記の
命令は、2つのサブシステムの制御に関して、入力位相
の後に生じる事象において異るのみである。EXECU
TE命令では、プログラム・カウンタの更新が禁止され
、T6におけるブランチ・アドレスはプログラム・カウ
ンタの元の状態への自動リンク全可能とする。即ち、プ
ログラム・カウンタはEXI命令を実行した後に次の順
次命令を与える。ERANCH0NREGISTER命
令は、T6においてプログラム・カウンタの更新を許し
、BRANCH0NREGISTERAND LIN
K命令は、入力位相と76時間における更新との間でプ
ログラム・カウンタの内容全記憶する。
の命令の1つ全実行している時、マシン・サイクルの入
力位相で次の命令アドレスの1部分上発生する。上記の
命令は、2つのサブシステムの制御に関して、入力位相
の後に生じる事象において異るのみである。EXECU
TE命令では、プログラム・カウンタの更新が禁止され
、T6におけるブランチ・アドレスはプログラム・カウ
ンタの元の状態への自動リンク全可能とする。即ち、プ
ログラム・カウンタはEXI命令を実行した後に次の順
次命令を与える。ERANCH0NREGISTER命
令は、T6においてプログラム・カウンタの更新を許し
、BRANCH0NREGISTERAND LIN
K命令は、入力位相と76時間における更新との間でプ
ログラム・カウンタの内容全記憶する。
従って、部分アドレス発生器@6”は入力ポート8.7
アネル77B、RAM38、ファネル77C,ALU7
0、入力ポート又はRA MO7tメ選択信号を発生す
る回路、及び7アネル・ゲート信号を含む。
アネル77B、RAM38、ファネル77C,ALU7
0、入力ポート又はRA MO7tメ選択信号を発生す
る回路、及び7アネル・ゲート信号を含む。
第10図に示される部分アドレス発生器17”は、EX
ECUTE INDIRECT命令又はBRANCH
ON REGISTERINDIRECT命令を実行
している時、マシン・サイクルの入力位相中次の命令ア
ドレスの1部分音発生する。この部分アドレスは補助レ
ジスタの内容全内部又は外部レジスタへ加えることによ
って発生される。内部又は外部レジスタのアドレスはこ
れら命令の所定のフィールドによって指定される。
ECUTE INDIRECT命令又はBRANCH
ON REGISTERINDIRECT命令を実行
している時、マシン・サイクルの入力位相中次の命令ア
ドレスの1部分音発生する。この部分アドレスは補助レ
ジスタの内容全内部又は外部レジスタへ加えることによ
って発生される。内部又は外部レジスタのアドレスはこ
れら命令の所定のフィールドによって指定される。
従って、発生器”7#は補助レジスタ66.7アネル7
9A、7アネル78B1それらの制御信号、及び発生器
″″6#、発生器@6”に対する制御信号を含む。発生
器″″6#はマシン・サイクルの入力位相中ALUの2
つの入力へ同時に信号を与えるために発生器@7″と同
時に動作する。更に、発生器″″7”はプログラム・カ
ウンタの更新及び増加信号の動作を禁止する制御信号を
含み、それによってEXEcUTE INDIREC
T命令の自動リンク機能金与える。
9A、7アネル78B1それらの制御信号、及び発生器
″″6#、発生器@6”に対する制御信号を含む。発生
器″″6#はマシン・サイクルの入力位相中ALUの2
つの入力へ同時に信号を与えるために発生器@7″と同
時に動作する。更に、発生器″″7”はプログラム・カ
ウンタの更新及び増加信号の動作を禁止する制御信号を
含み、それによってEXEcUTE INDIREC
T命令の自動リンク機能金与える。
第9図に示される部分アドレス発生器@8”にプログラ
ム・スタックからアドレス全転送する。
ム・スタックからアドレス全転送する。
この命令は、前に成る種の命令全実行した結果として又
はトラップ・サイクルの結果として、スタック中に置か
れたものである。それはRAR又はSML命令の入力位
相の几めに使用される。発生器@8′は7アネル54A
及び55B1これらファネルへ接続されたRAMからの
出力バス、これら7アネルのための制御信号、これら2
つの命令の実行中KTOでLARH(LTO)信号全受
取、9’IMでLARL(LTI)信号を受取る回路を
含む。
はトラップ・サイクルの結果として、スタック中に置か
れたものである。それはRAR又はSML命令の入力位
相の几めに使用される。発生器@8′は7アネル54A
及び55B1これらファネルへ接続されたRAMからの
出力バス、これら7アネルのための制御信号、これら2
つの命令の実行中KTOでLARH(LTO)信号全受
取、9’IMでLARL(LTI)信号を受取る回路を
含む。
第9図の部分アドレス発生器@9#は、トラップ要求信
号がマシン・サイクルの終シにマイクロ制御装置の動作
全中断してトラップ・サイクル金実行させる時、次の命
令のアドレスを発生させるのに使用される。トラップ・
アドレスを発生する発生器′″9”は、優先順位エンコ
ーダ86の出力、ファネル72C,7アネル55C1及
びこれらの次めの制御信号を含む。他の発生器からAR
H50B及びARL50Aへ至る全ての入力はトラップ
・サイクルの間オフであるから、ARHはT2において
LARH(LT2)信号によってオール・ゼロへリセッ
トされ、優先順位エンコーダから入力全受取らないAR
Lの5つの段は同様にオール・ゼロへリセットされる。
号がマシン・サイクルの終シにマイクロ制御装置の動作
全中断してトラップ・サイクル金実行させる時、次の命
令のアドレスを発生させるのに使用される。トラップ・
アドレスを発生する発生器′″9”は、優先順位エンコ
ーダ86の出力、ファネル72C,7アネル55C1及
びこれらの次めの制御信号を含む。他の発生器からAR
H50B及びARL50Aへ至る全ての入力はトラップ
・サイクルの間オフであるから、ARHはT2において
LARH(LT2)信号によってオール・ゼロへリセッ
トされ、優先順位エンコーダから入力全受取らないAR
Lの5つの段は同様にオール・ゼロへリセットされる。
要するに、マイクロ制御装置のサブシステムB及びCは
、実行されている現在の命令が無条件ブランチ形又は条
件付ブランチ形である時、常に制御装置の入力位相中に
協力して働く。この協働によって、新しいアドレス値が
実際に発生され、又はプログラム・スタック又はRAM
が入力位相中にアドレス源として使用される時、これら
ユニットからアドレスが発生される。
、実行されている現在の命令が無条件ブランチ形又は条
件付ブランチ形である時、常に制御装置の入力位相中に
協力して働く。この協働によって、新しいアドレス値が
実際に発生され、又はプログラム・スタック又はRAM
が入力位相中にアドレス源として使用される時、これら
ユニットからアドレスが発生される。
複数の時間間隔T2〜T7より成る次の位相中、サブシ
ステムCはアドレスされた命令iIRデコーダへ転送す
る。この命令は最後の時間間隔T7の始めにIRレジス
タヘロードされる。轟技術分野に通じる者は、命令を記
憶する記憶装置のコストが、時間間隔T2〜T7の長さ
く逆比例することを知っている。従って、マシン・サイ
クルの絶対時間は、命令のためによシ迅速かつ高価な記
憶機構全使用することによって短縮することができる。
ステムCはアドレスされた命令iIRデコーダへ転送す
る。この命令は最後の時間間隔T7の始めにIRレジス
タヘロードされる。轟技術分野に通じる者は、命令を記
憶する記憶装置のコストが、時間間隔T2〜T7の長さ
く逆比例することを知っている。従って、マシン・サイ
クルの絶対時間は、命令のためによシ迅速かつ高価な記
憶機構全使用することによって短縮することができる。
マシンの出力位相の間、サブシステムCの部分アドレス
発生器“1 ″は、T6で選択された命令の間に更新さ
れる。
発生器“1 ″は、T6で選択された命令の間に更新さ
れる。
現在の命令のアドレス全保存しなければならないリンク
形命令において、サブシステムCは現在のアドレスをプ
ログラム・カウンタからサブシステムBへ転送する。現
在のアドレスはサブシステムBのプログラム・スタック
中に記憶される。従って、現在のアドレスを記憶するた
め、サブシステムBは適当なスタック・レジスタをアド
レスすることを要する。
形命令において、サブシステムCは現在のアドレスをプ
ログラム・カウンタからサブシステムBへ転送する。現
在のアドレスはサブシステムBのプログラム・スタック
中に記憶される。従って、現在のアドレスを記憶するた
め、サブシステムBは適当なスタック・レジスタをアド
レスすることを要する。
非ブランチ形命令の実行サイクルを含む入力位相及び出
力位相に関連して、これからサブシステムBの動作全説
明する〇 非ブランチ形命令の入力又は出力位相中で使用されるマ
イクロ制御装置部分は第11図に示される。第11図を
参照すると、出力位相中のサブシステムBは入力ポート
8、出カポ−)9、ALU70、ALUレジスタ71、
RAM38、その関連アドレシング回路及び読出し書込
み制御回路、補助レジスタ66、工Rデコーダ55から
ファネル79D、79E、79Gへ接続でれる3本のバ
スを含む。
力位相に関連して、これからサブシステムBの動作全説
明する〇 非ブランチ形命令の入力又は出力位相中で使用されるマ
イクロ制御装置部分は第11図に示される。第11図を
参照すると、出力位相中のサブシステムBは入力ポート
8、出カポ−)9、ALU70、ALUレジスタ71、
RAM38、その関連アドレシング回路及び読出し書込
み制御回路、補助レジスタ66、工Rデコーダ55から
ファネル79D、79E、79Gへ接続でれる3本のバ
スを含む。
第11図の点線よシ下部には、入力位相中のサブシステ
ムBが示される。そこでは、1つ又はそ九以上の源の内
容がALU七介して転送されALUレジスタ71ヘロー
ドされる。第11図の下半部は第9図と類似している。
ムBが示される。そこでは、1つ又はそ九以上の源の内
容がALU七介して転送されALUレジスタ71ヘロー
ドされる。第11図の下半部は第9図と類似している。
点線よシ上部に示された出力位相中では、入力位相中に
ALUレジスタヘロードされ友データが1つ又はそれ以
上の宛先へ転送される。
ALUレジスタヘロードされ友データが1つ又はそれ以
上の宛先へ転送される。
RAM38及び補助レジスタ66の如くユニットの成る
ものはデータの源及び宛先として使用され、従って点線
の上下に1つずつ示されている。
ものはデータの源及び宛先として使用され、従って点線
の上下に1つずつ示されている。
入力ポート及びIRデコーダ53から来る3本のバスの
如きユニットは源としてのみ使用され、出力ポート及び
マスク・レジスタの如きユニットは宛先としてのみ使用
される。更に、サブシステムCはサブシステムBの宛先
である。入力ポート、RAM、補助レジスタの如き源の
ユニットは、サブシステムCのためにアドレス・データ
を発生するデータ源又は非アドレス・データ源として使
用される。更にRAM1入力ポート及び出力ポートの如
きユニットは現在実行されている命令のフィールドに応
答する。
如きユニットは源としてのみ使用され、出力ポート及び
マスク・レジスタの如きユニットは宛先としてのみ使用
される。更に、サブシステムCはサブシステムBの宛先
である。入力ポート、RAM、補助レジスタの如き源の
ユニットは、サブシステムCのためにアドレス・データ
を発生するデータ源又は非アドレス・データ源として使
用される。更にRAM1入力ポート及び出力ポートの如
きユニットは現在実行されている命令のフィールドに応
答する。
源乃至宛先ユニットの外に、サブシステムBは、BRA
NCHON BIT命令やBRANCHON C0
NDITION命令の如き命令がマイクロ制御装置のレ
パートリ−に含まれる場合に、そのような条件付ブラン
チ命令のための決定ユニットである2つの他のユニット
t−含む。第1のユニットはバス15へ接続されerB
RANcaON BITJユニット104である。R
2のユニットはバス75へ接続され九条件デコーダ81
である。
NCHON BIT命令やBRANCHON C0
NDITION命令の如き命令がマイクロ制御装置のレ
パートリ−に含まれる場合に、そのような条件付ブラン
チ命令のための決定ユニットである2つの他のユニット
t−含む。第1のユニットはバス15へ接続されerB
RANcaON BITJユニット104である。R
2のユニットはバス75へ接続され九条件デコーダ81
である。
非ブランチ形命令の入力位相におけるサブシステムBの
動作音これから説明する。入力位相中、成る命令では、
1つの源からのデータが不変のまtALU’に介してA
LUレジスタ71へ転送され、他の命令では1つの源か
らのデータ及び他の源からのデータがALUt−介する
論理動作によって結合され、次いでその結果がALUレ
ジスタ71に置かれる。
動作音これから説明する。入力位相中、成る命令では、
1つの源からのデータが不変のまtALU’に介してA
LUレジスタ71へ転送され、他の命令では1つの源か
らのデータ及び他の源からのデータがALUt−介する
論理動作によって結合され、次いでその結果がALUレ
ジスタ71に置かれる。
次の表mは、源からのデータが単にALU’i介してA
LUレジスタ71に転送される非ブランチ形命令を掲げ
たものである。
LUレジスタ71に転送される非ブランチ形命令を掲げ
たものである。
浅凹
命令 源 ファネル データ通路FIM
RAM 77CISIM RAM
77C1 入力ポート 77B 2 RRRAM 77C1 入力ポート 77B 2 LRI lR8−1579G 3FID
RAM 77Cl5ID R
AM 77C1入力ポート 77B
2 STM RAM 77C3入力ポート
77B 2 表四特にその最後の列を分析すると、源からALUレジ
スタ71へ至る3種の可能なデータ通路が示される。第
9図及び第10図全参照すると、これらのデータ通路は
、成るブランチ形命令の入力位相中、部分アドレス全使
用するために使用されることが分る。例えば、表■のデ
ータ通路3は第10図に示される部分アドレス発生器″
″3”K等しく、データ通路1及び2は部分アドレス発
生器16#釦等しい。
RAM 77CISIM RAM
77C1 入力ポート 77B 2 RRRAM 77C1 入力ポート 77B 2 LRI lR8−1579G 3FID
RAM 77Cl5ID R
AM 77C1入力ポート 77B
2 STM RAM 77C3入力ポート
77B 2 表四特にその最後の列を分析すると、源からALUレジ
スタ71へ至る3種の可能なデータ通路が示される。第
9図及び第10図全参照すると、これらのデータ通路は
、成るブランチ形命令の入力位相中、部分アドレス全使
用するために使用されることが分る。例えば、表■のデ
ータ通路3は第10図に示される部分アドレス発生器″
″3”K等しく、データ通路1及び2は部分アドレス発
生器16#釦等しい。
次の表■は、2つの源からのデータがALUで結合され
、その結果がT1時間にALUレジスタ71に置かれる
非ブランチ形命令を掲げている。
、その結果がT1時間にALUレジスタ71に置かれる
非ブランチ形命令を掲げている。
鴎 ’ONO鴎
’Ol l 力 気第10図に
示されるように、RAM、入力ポート及び補助レジスタ
からの通路は、成るブランチ命令の入力位相中に使用さ
れる。しかし、デー1図のデータ源IR3〜6X及びI
RX3〜6は、ハーフバイトALU動作であるR11i
:GISTERIMMEDIATE形命令のために排他
命令使用される。
示されるように、RAM、入力ポート及び補助レジスタ
からの通路は、成るブランチ命令の入力位相中に使用さ
れる。しかし、デー1図のデータ源IR3〜6X及びI
RX3〜6は、ハーフバイトALU動作であるR11i
:GISTERIMMEDIATE形命令のために排他
命令使用される。
今から第11図特にその点線よ〕上の部分上参照して、
非ブランチ形命令のtめのマシン出力位相上説明する。
非ブランチ形命令のtめのマシン出力位相上説明する。
マシン・サブシステムの出力位相はT1の終シで始まシ
、データ・バイトt−ALUレジスタ71から選択され
几宛先へ転送するように機能する。この宛先は、ゲーテ
ッド駆動器111及び110によって、バス73又はバ
ス15のいずれかへ接続される。出力位相中、2つのサ
ブシステムの相互作用に関連していくつかの他の小さな
機能が生じてよいが、これについては別の機会に説明す
る。サブシステムBの出力位相中、サブシステムCHR
O8からアドレスされ之命令を読出しつつあシ、この命
令は77時間にIRデコーダ55へ入れられる。
、データ・バイトt−ALUレジスタ71から選択され
几宛先へ転送するように機能する。この宛先は、ゲーテ
ッド駆動器111及び110によって、バス73又はバ
ス15のいずれかへ接続される。出力位相中、2つのサ
ブシステムの相互作用に関連していくつかの他の小さな
機能が生じてよいが、これについては別の機会に説明す
る。サブシステムBの出力位相中、サブシステムCHR
O8からアドレスされ之命令を読出しつつあシ、この命
令は77時間にIRデコーダ55へ入れられる。
第11図に示されるように、出力ポート9は出力位相中
ゲーテッド駆動器110t−介してALUレジスタ71
へ接続される唯一の宛先である。ゲーテッド駆動器11
0が選択されていれは、バス15上のデータは14時間
に外部レジスタ・ロード信号によって選択され次しジス
タヘロードされる。
ゲーテッド駆動器110t−介してALUレジスタ71
へ接続される唯一の宛先である。ゲーテッド駆動器11
0が選択されていれは、バス15上のデータは14時間
に外部レジスタ・ロード信号によって選択され次しジス
タヘロードされる。
他の宛先はゲーテッド駆動器111.112.114に
よって選択的に駆動されるバス73へ接続される。1つ
の時点では、ゲーテッド駆動器111.112.114
の1つがゲートされる。バス75へ接続されかつゲーテ
ッド駆動器111が選択された時にロードすることがで
きる宛先は、RA M 3a 、補助レジスタ66、マ
スク・レジスタ88、サブシステムC全会む。マスク・
レジスタは、STM命令の実行中ではで4時間に、SM
L命令の実行中では75時間にロードされる。
よって選択的に駆動されるバス73へ接続される。1つ
の時点では、ゲーテッド駆動器111.112.114
の1つがゲートされる。バス75へ接続されかつゲーテ
ッド駆動器111が選択された時にロードすることがで
きる宛先は、RA M 3a 、補助レジスタ66、マ
スク・レジスタ88、サブシステムC全会む。マスク・
レジスタは、STM命令の実行中ではで4時間に、SM
L命令の実行中では75時間にロードされる。
補助レジスタ66は、FID又はSID命令の実行中で
は16時間に、SML命令の実行中では77時間に、間
接形命令であるKXECUTEINDIR]13CT命
令又はBRANCH0NREGIST]il:RIND
IRECT命令の実行中では14時間にロードされる。
は16時間に、SML命令の実行中では77時間に、間
接形命令であるKXECUTEINDIR]13CT命
令又はBRANCH0NREGIST]il:RIND
IRECT命令の実行中では14時間にロードされる。
レベル・レジスタは、SML命令の実行中では16時間
にIRデコーダ56から直接にロードされ、トラップ・
サイクルの16時間では優先屓位エンコーダからロード
される。
にIRデコーダ56から直接にロードされ、トラップ・
サイクルの16時間では優先屓位エンコーダからロード
される。
RAM38は出力位相のいくつかの異った時間に書込ま
れてよい。しかし大部分の命令の実行中、ALUレジス
タ71からのデータ転送は72時間に始まる。
れてよい。しかし大部分の命令の実行中、ALUレジス
タ71からのデータ転送は72時間に始まる。
次の表Vは、非ブランチ形命令の源、宛先、バス、及び
レジスタ・ロード信号又はRAM書込み動作の時間を要
約し友ものである。
レジスタ・ロード信号又はRAM書込み動作の時間を要
約し友ものである。
堵 ロ Σ ロ 鍼1++
1+1−一 氏 −閃 −閃 −閃 1氏 −一 〃 −ω −氏 − 一 哄 φ ω −削 の 茜 口cD
℃ 1’% rN6
rNE 00 シ一一
一 ■ << ■ 今から第2A図及び第2B図全参照して、BRANCH
AND LINK命令又はBRANCHON RE
GISTERAND LINK命令が実行されている
時、出力位相中でのみ生じるリンク機能について説明す
る。
1+1−一 氏 −閃 −閃 −閃 1氏 −一 〃 −ω −氏 − 一 哄 φ ω −削 の 茜 口cD
℃ 1’% rN6
rNE 00 シ一一
一 ■ << ■ 今から第2A図及び第2B図全参照して、BRANCH
AND LINK命令又はBRANCHON RE
GISTERAND LINK命令が実行されている
時、出力位相中でのみ生じるリンク機能について説明す
る。
リンク動作の機能は、前述し九如く、プログラム・カウ
ンタ51が次の命令のアドレスを含む時、時間T2〜T
6にプログラム・カウンタ51の内容を現在レベルのプ
ログラム・スタックにある1対のリンク・レジスタへ転
送することである。状況レジスタ100のスタック・ポ
インタは、2段RALカウンタによってアドレスされる
べき1対のレジスタを選択する。転送通路はPCH及び
PCLからゲーテッド駆動器112及びファネル56を
介してバス73へ至る。ゲーテッド駆動器112はリン
ク命令の72時間にオンになる。ゲーテッド駆動器11
1は72時間にリンク・デコードによってオフにされる
。駆動器112は17時間にオフにされる。ファネル5
6Aは、72時間にオンにされ、T4時間にオフに式れ
る。7アネル56Bは、リンク形命令では、T4時間に
オンにされ17時間にオフにされる。PCBは76時間
にプログラム・スタックへ読出され、PCLはで4時間
に読出される。スタック・カウンタ89BはT3+時間
にレジスタ対の第2アドレスを選択するtめに1だけ増
進される。
ンタ51が次の命令のアドレスを含む時、時間T2〜T
6にプログラム・カウンタ51の内容を現在レベルのプ
ログラム・スタックにある1対のリンク・レジスタへ転
送することである。状況レジスタ100のスタック・ポ
インタは、2段RALカウンタによってアドレスされる
べき1対のレジスタを選択する。転送通路はPCH及び
PCLからゲーテッド駆動器112及びファネル56を
介してバス73へ至る。ゲーテッド駆動器112はリン
ク命令の72時間にオンになる。ゲーテッド駆動器11
1は72時間にリンク・デコードによってオフにされる
。駆動器112は17時間にオフにされる。ファネル5
6Aは、72時間にオンにされ、T4時間にオフに式れ
る。7アネル56Bは、リンク形命令では、T4時間に
オンにされ17時間にオフにされる。PCBは76時間
にプログラム・スタックへ読出され、PCLはで4時間
に読出される。スタック・カウンタ89BはT3+時間
にレジスタ対の第2アドレスを選択するtめに1だけ増
進される。
SML命令の出力位相中、状況レジスタ100、マスク
・レジスタ88、レベル・レジスタ87が更新されねば
ならない。何故ならは、入力位相中、ARH及び人RL
は次の命令のアドレスによって更新ぢれるからである。
・レジスタ88、レベル・レジスタ87が更新されねば
ならない。何故ならは、入力位相中、ARH及び人RL
は次の命令のアドレスによって更新ぢれるからである。
動作はRAMからの5つの連続的な読出し動作金倉み、
これらの読出し動作は入力位相及び出力位相で生じる。
これらの読出し動作は入力位相及び出力位相で生じる。
5つのアドレスはスタック・カウンタのセット及び増加
によって制御される。最初の2つの読出し動作は入力位
相中に起、9T2の終シに完了される。続く3つの読出
し動作はT2の終シに始ま勺、IRデコーダ53から状
況レジスタ100、マスク・レジスタ88、レベル・レ
ジスタ87ヘロート# 、tL ル。
によって制御される。最初の2つの読出し動作は入力位
相中に起、9T2の終シに完了される。続く3つの読出
し動作はT2の終シに始ま勺、IRデコーダ53から状
況レジスタ100、マスク・レジスタ88、レベル・レ
ジスタ87ヘロート# 、tL ル。
ALUレジスタ71はこの転送に関係しないc、SML
命令の出力位相中に生じる上記3つの転送は第5C図の
タイミング・チャートに示される通りであシ、前にSM
L命令の動作及びLSRSLMR及びLAUXロード信
号の発生に関連して説明し友。今から出力位相における
FID及びSID命令のための補助レジスタ増加機能に
ついて説明する。
命令の出力位相中に生じる上記3つの転送は第5C図の
タイミング・チャートに示される通りであシ、前にSM
L命令の動作及びLSRSLMR及びLAUXロード信
号の発生に関連して説明し友。今から出力位相における
FID及びSID命令のための補助レジスタ増加機能に
ついて説明する。
FID又はSID命令を実行している時の出力位相中に
1補助レジスタの内容はALUへ転送てれ、そこで1t
−加算されることくよって選択的に増加され、次いでそ
の結果は補助レジスタへ戻でれかつメモリのロケーショ
ンOOへ新しい値として入れられる。補助レジスタ66
の内容は7アネル79A、7sBt−介してALUへ転
送され、75時間にALUレジスタ71ヘロードされる
。補助レジスタは76時間にバス73からロードされ、
RAMは76時間を開始時としてバス73によシ更新さ
れる。IRデコーダから来るビット4によって決定され
る制御信号80Cは、補助レジスタの現在値へ1を加算
すべきかどうか全決定する。
1補助レジスタの内容はALUへ転送てれ、そこで1t
−加算されることくよって選択的に増加され、次いでそ
の結果は補助レジスタへ戻でれかつメモリのロケーショ
ンOOへ新しい値として入れられる。補助レジスタ66
の内容は7アネル79A、7sBt−介してALUへ転
送され、75時間にALUレジスタ71ヘロードされる
。補助レジスタは76時間にバス73からロードされ、
RAMは76時間を開始時としてバス73によシ更新さ
れる。IRデコーダから来るビット4によって決定され
る制御信号80Cは、補助レジスタの現在値へ1を加算
すべきかどうか全決定する。
出力位相の説明すべき最後の機能は、トラップ・サイク
ルに関連し友ものである。トラップ・サイクルの入力中
、プログラム・カウンタの内容は現在レベルのプログ2
ム・スタック・レジスタ対0へ転送てれる。出力位相中
、状況レジスタ及びマスク・レジスタはプログラム・ス
タックへ転送される。トラップ・サイクルはメモリへの
4つの連続的書込み動作を含む。これらの書込み動作は
、正しい時間層性で3個の別個の駆動器をゲートするこ
とによってデータをバス73に置く。
ルに関連し友ものである。トラップ・サイクルの入力中
、プログラム・カウンタの内容は現在レベルのプログ2
ム・スタック・レジスタ対0へ転送てれる。出力位相中
、状況レジスタ及びマスク・レジスタはプログラム・ス
タックへ転送される。トラップ・サイクルはメモリへの
4つの連続的書込み動作を含む。これらの書込み動作は
、正しい時間層性で3個の別個の駆動器をゲートするこ
とによってデータをバス73に置く。
入力位相中、駆動器112はTOから位相1の終りまで
付勢される。駆動器114は、状況レジスタの内容全プ
ログラム・スタックに転送するために、位相2の始めか
らT4の始めまで付勢される。ゲーテッド駆動器111
は、マスク・レジスタの内容全プログラム・スタックへ
転送するために、T4からT7の終シまで付勢される。
付勢される。駆動器114は、状況レジスタの内容全プ
ログラム・スタックに転送するために、位相2の始めか
らT4の始めまで付勢される。ゲーテッド駆動器111
は、マスク・レジスタの内容全プログラム・スタックへ
転送するために、T4からT7の終シまで付勢される。
要するに、サブシステムBが命令全実行している時の出
力位相は、入力位相中にALUレジスタ71へ入れられ
7t、1バイトのデータ全選択された宛先へ転送する主
たる機能を含む。宛先の1つはサブシステムCである。
力位相は、入力位相中にALUレジスタ71へ入れられ
7t、1バイトのデータ全選択された宛先へ転送する主
たる機能を含む。宛先の1つはサブシステムCである。
サブシステムCは成るブランチ形命令のために選択され
る。この場合、可能な部分アドレスはサブシステムBの
入力位相中に選択てれたデータ源からALUレジスタへ
転送でれる。サブシステムBの入力位相が、非ブランチ
形命令の実行時のように、非アドレス・データ’1iA
LUレジスタへ転送することを含む場合には、データは
出力位相の74時間に選択された宛先レジスタに記憶で
れ、出力位相の残りの時間では補助レジスタの増進、E
XECUTE形命令に関するプログラム・カウンタの更
新禁止、状況レジスタの更新等のハウスキーピング機能
が行われる。
る。この場合、可能な部分アドレスはサブシステムBの
入力位相中に選択てれたデータ源からALUレジスタへ
転送でれる。サブシステムBの入力位相が、非ブランチ
形命令の実行時のように、非アドレス・データ’1iA
LUレジスタへ転送することを含む場合には、データは
出力位相の74時間に選択された宛先レジスタに記憶で
れ、出力位相の残りの時間では補助レジスタの増進、E
XECUTE形命令に関するプログラム・カウンタの更
新禁止、状況レジスタの更新等のハウスキーピング機能
が行われる。
トラップから割込みへの変換
これから第12図及び表■及びVII6照して、トラッ
プ要求信号によって生じ次側込み地点へプログラムを戻
せるようトラップ要求全完全な割込みへ変換する方法に
ついて説明する。前述し九如く、トラップ・ハードウェ
ア・サイクルは5つの主几る機能vi−実行する。第1
の機能はトラップ信号の優先順位レベルへ直接に関連し
かつマシン・レベルへ関連し九ARLへアドレスを与え
ることである。第2の機能はマシン・アドレス及びマシ
ン状況全限定する4個のレジスタの内容全プログラム・
スタック中の所定レジスタへ転送することである。最後
の機能はマシンが新しいレベルで動作するようレベル・
レジスタを更新することである。
プ要求信号によって生じ次側込み地点へプログラムを戻
せるようトラップ要求全完全な割込みへ変換する方法に
ついて説明する。前述し九如く、トラップ・ハードウェ
ア・サイクルは5つの主几る機能vi−実行する。第1
の機能はトラップ信号の優先順位レベルへ直接に関連し
かつマシン・レベルへ関連し九ARLへアドレスを与え
ることである。第2の機能はマシン・アドレス及びマシ
ン状況全限定する4個のレジスタの内容全プログラム・
スタック中の所定レジスタへ転送することである。最後
の機能はマシンが新しいレベルで動作するようレベル・
レジスタを更新することである。
もしトラップ・システムがプログラム化され几戻シ中断
モードで動作すべき場合、戻シ動作で使用でれる命令の
数を簡略化する之め、RAMのいくつかの領域が最後の
段階で設定てれる。メモリの成る領域(例えは、バッフ
ァ・アドレス00)はレベル・ポインタ・レジスタLP
Rとして指定サレる。更に、前のレベルのアドレス金保
持するため、各レベルの友めのレジスタx−F#が使用
される。このレジスタはラスト・レベル・レジスタLL
R−Nと呼ばれる。ここでNは現在レベル全表わす。前
述し友如<、トラップ・ノ飄−ドウェア・サイクルの後
に実行されるべき次の命令のROSアドレスは前もって
限定されている。前もって限定され次アドレスは少なく
とも4つのアドレスだけ離れており、従ってブランチ命
令が実行される前に、3個の項次の命令が実行される。
モードで動作すべき場合、戻シ動作で使用でれる命令の
数を簡略化する之め、RAMのいくつかの領域が最後の
段階で設定てれる。メモリの成る領域(例えは、バッフ
ァ・アドレス00)はレベル・ポインタ・レジスタLP
Rとして指定サレる。更に、前のレベルのアドレス金保
持するため、各レベルの友めのレジスタx−F#が使用
される。このレジスタはラスト・レベル・レジスタLL
R−Nと呼ばれる。ここでNは現在レベル全表わす。前
述し友如<、トラップ・ノ飄−ドウェア・サイクルの後
に実行されるべき次の命令のROSアドレスは前もって
限定されている。前もって限定され次アドレスは少なく
とも4つのアドレスだけ離れており、従ってブランチ命
令が実行される前に、3個の項次の命令が実行される。
次の表■は前もって限定されたROSアドレスとトラッ
プ信号とを示す。
プ信号とを示す。
表■
oooo 。
000A 400B
00C
00D
000E 500F
もしトラップ信号が完全な割込みへ変換てれるべきであ
れば、トラップ割込みメカニズムを再整備する前に、監
査証跡(AUDIT TRAIL)を実行しなければ
ならない。最初の命令はFETCHIMMEDIATE
命令である。この命令り新すいレベルのレベル・ポイン
タ・レジスタしPRの内容全レジスタLLRへ転送する
。第2の命令ULOAD REGISTERIMME
DIATE命令である。この命令は補助レジスタへ新し
いレベル全表わす16進値七ロードする。第3の命令は
5TORE IMMEDIATE命令である。この命
令は補助レジスタの内容をレベル・ポインタ・レジスタ
LPRへ転送する。今やLPRは新しい現在のレベルを
指示する。第4の命令はトラップ要求のレベルへサービ
スTh与、する主たるサブルーチンへのブランチ命令で
ある。勿論、トラップ・システムがSTM命令によって
再整備されなければ、迅速なトンツブ命令を実行した後
に1監査証跡の几めの6個の命令を開始することが可能
である。ゼロ・レベルを除く全レベルの九めの上次るサ
ブルーチンは、最後のレベルへのレベル変更全可能とす
るマイナー・テブル−チンで終了しなければならない。
れば、トラップ割込みメカニズムを再整備する前に、監
査証跡(AUDIT TRAIL)を実行しなければ
ならない。最初の命令はFETCHIMMEDIATE
命令である。この命令り新すいレベルのレベル・ポイン
タ・レジスタしPRの内容全レジスタLLRへ転送する
。第2の命令ULOAD REGISTERIMME
DIATE命令である。この命令は補助レジスタへ新し
いレベル全表わす16進値七ロードする。第3の命令は
5TORE IMMEDIATE命令である。この命
令は補助レジスタの内容をレベル・ポインタ・レジスタ
LPRへ転送する。今やLPRは新しい現在のレベルを
指示する。第4の命令はトラップ要求のレベルへサービ
スTh与、する主たるサブルーチンへのブランチ命令で
ある。勿論、トラップ・システムがSTM命令によって
再整備されなければ、迅速なトンツブ命令を実行した後
に1監査証跡の几めの6個の命令を開始することが可能
である。ゼロ・レベルを除く全レベルの九めの上次るサ
ブルーチンは、最後のレベルへのレベル変更全可能とす
るマイナー・テブル−チンで終了しなければならない。
ゼロ・レベルのための主たるサブルーチンは、待ちルー
プと共に終了することができる。マイナー・サブルーチ
ンはX″′001のSET MARK命令と共に開始
する。
プと共に終了することができる。マイナー・サブルーチ
ンはX″′001のSET MARK命令と共に開始
する。
この命令は如何なるトラップ要求信号も承諾てれないよ
うにする。次の命令はFIM命令である。
うにする。次の命令はFIM命令である。
この命令は前のレベルを含んでいる現在レベルのレジス
タx″′Fjlの内容全レベル・ポインタ・レジスタへ
転送する。BRANCHON REGISTER命令
は現在レベルにおけるX″″F ”((使用してSML
表の友めのアドレスを発生する。
タx″′Fjlの内容全レベル・ポインタ・レジスタへ
転送する。BRANCHON REGISTER命令
は現在レベルにおけるX″″F ”((使用してSML
表の友めのアドレスを発生する。
この表はレジスタX″″F′の交めに指定されたレベル
に対するSML命令を選択する。SML表は下記に示さ
れ、ROSアドレスとそのアドレスに記憶され次命令と
を示す。
に対するSML命令を選択する。SML表は下記に示さ
れ、ROSアドレスとそのアドレスに記憶され次命令と
を示す。
表Vll
ROSア、ドレス 命令OF OOS
MLOR,P、00 0FOI SMLtR,P、000F
O2SML2R,P、00 0 F O3SML3R,P、00 0FO4SML4R,P、00 0FO5SML5R,P、00 0FO6SML6R,P、00 0FO7SML7R,P、OO 8ML命令の実行は、マシンが中断された新しいレベル
の地点へマシン’tMf。
MLOR,P、00 0FOI SMLtR,P、000F
O2SML2R,P、00 0 F O3SML3R,P、00 0FO4SML4R,P、00 0FO5SML5R,P、00 0FO6SML6R,P、00 0FO7SML7R,P、OO 8ML命令の実行は、マシンが中断された新しいレベル
の地点へマシン’tMf。
上記のステップは、レベル0への戻シがなされトラップ
要求が係属しなくなるまで、各々の主たるサブルーチン
の終)で反復される。
要求が係属しなくなるまで、各々の主たるサブルーチン
の終)で反復される。
第12図の流れ図は自明であシ、詳細な説明を要しない
であろう。
であろう。
データ転送制御
今から、制御ユニット11とディスク駆動装置13との
間の双方向性データ転送全制御するマイクロ制御装置の
動作を説明する。3種の動作が起る。即ち、選択動作は
制御ユニット11″に、指定された制御装置(cont
rollsr)及び装置(device)へ接続し、I
MMEDIATE動作は単一の制御命令を制御装置へ転
送すると共に1バイトの情報全制御装置へ(又はそこか
ら)転送し、EXTENDED動作は制御装置中で一連
の事象全開始するが、これらの事象は制御インターフェ
イス及びファイル制御インターフェイスの間で多くの転
送が生じること全必要とする。
間の双方向性データ転送全制御するマイクロ制御装置の
動作を説明する。3種の動作が起る。即ち、選択動作は
制御ユニット11″に、指定された制御装置(cont
rollsr)及び装置(device)へ接続し、I
MMEDIATE動作は単一の制御命令を制御装置へ転
送すると共に1バイトの情報全制御装置へ(又はそこか
ら)転送し、EXTENDED動作は制御装置中で一連
の事象全開始するが、これらの事象は制御インターフェ
イス及びファイル制御インターフェイスの間で多くの転
送が生じること全必要とする。
選択動作
ディスク駆動装置の選択動作は制御ユニットが制御装置
又は装置アドレスを含む1バイトのデータ全バス・アウ
トによ)制御装置へ送シ、選択タグ83#全タグ・バス
によシ送ることを含む(第4図)。選択保持及びタグ・
ゲートはアクチブになる。選択が完了し九時、制御装置
はタグ有効選択アクチブ、「通常の終了」信号に応答す
る。
又は装置アドレスを含む1バイトのデータ全バス・アウ
トによ)制御装置へ送シ、選択タグ83#全タグ・バス
によシ送ることを含む(第4図)。選択保持及びタグ・
ゲートはアクチブになる。選択が完了し九時、制御装置
はタグ有効選択アクチブ、「通常の終了」信号に応答す
る。
これらの信号が受取られた時、制御ユニットはタグ・ゲ
ートを脱勢する。バス・インは選択され比制御装置のア
ドレスを戻す。選択アクチブは、選択保持が降下するま
でアクチブのままでおる。第4図は上記の選択動作金示
すチャートである。
ートを脱勢する。バス・インは選択され比制御装置のア
ドレスを戻す。選択アクチブは、選択保持が降下するま
でアクチブのままでおる。第4図は上記の選択動作金示
すチャートである。
第1A図及び第1B図を参照する。CTLバス・アウト
は7アネル0へ接続され、CTLタグ・バスは7アネル
1へ接続され、高順位タグ・ビット8は7アネ/I/1
の低屓位段へ接続される。CTL選択保持は77ネル2
の段1へ接続され、CTLタグ・ゲートは7アネル2の
段0へ接続される。
は7アネル0へ接続され、CTLタグ・バスは7アネル
1へ接続され、高順位タグ・ビット8は7アネ/I/1
の低屓位段へ接続される。CTL選択保持は77ネル2
の段1へ接続され、CTLタグ・ゲートは7アネル2の
段0へ接続される。
CTLタグ有効はレジスタの段1へ接続される。
CTLバス・インはレジスタ7へ接続され、選択アクチ
ブ及び「通常の終了」はレジスタ20段0及び2へ接続
される。装置選択バスは外部レジスタ9へ接続され、装
置タグ・バスは外部レジスタ11の段4〜7へ接続され
、装置バス・アウトはレジスタ0へ接続される。装置タ
グ・ゲートは外部レジスタ6の段Oへ接続され、装置選
択保持はレジスタ6の段1へ接続される。注意/選択応
答バスは7アネル10へ接続され、装置バス・インは7
アネル7へ接続され、装置タグ有効は7アネル12の段
5へ接続される。
ブ及び「通常の終了」はレジスタ20段0及び2へ接続
される。装置選択バスは外部レジスタ9へ接続され、装
置タグ・バスは外部レジスタ11の段4〜7へ接続され
、装置バス・アウトはレジスタ0へ接続される。装置タ
グ・ゲートは外部レジスタ6の段Oへ接続され、装置選
択保持はレジスタ6の段1へ接続される。注意/選択応
答バスは7アネル10へ接続され、装置バス・インは7
アネル7へ接続され、装置タグ有効は7アネル12の段
5へ接続される。
選択動作は制御ユニットが選択てれた制御装置及び駆動
装置のアドレス1cTLバス・アウト上に置キ、@83
J′のタグ’1cTLタダ・バス上に置き、CTLタグ
・ゲートを発生することKよって開始でれる。CTLタ
グ・ゲートが上昇すると、トラップ0要求信号が生じる
。この信号はトラップ・サイクルを強制してアドレス・
レジスタをアドレスx03ヘセットする。
装置のアドレス1cTLバス・アウト上に置キ、@83
J′のタグ’1cTLタダ・バス上に置き、CTLタグ
・ゲートを発生することKよって開始でれる。CTLタ
グ・ゲートが上昇すると、トラップ0要求信号が生じる
。この信号はトラップ・サイクルを強制してアドレス・
レジスタをアドレスx03ヘセットする。
アドレス003に記憶され次命令はR−R形加算命令で
あシ、16進値9Q61t−有する。この命令線7アネ
ル1の内容を内部レジスタ0へ転送する、このレジスタ
は補助レジスタである。補助レジスタの内容は、タグ・
バスと77ネル1との接続の几めに、@83 ”ではな
く@13”として記憶される。この命令の実行中、プロ
グラム・カウンタは1だけ増進されて004となシ、そ
れがアドレス・レジスタヘロードされる。
あシ、16進値9Q61t−有する。この命令線7アネ
ル1の内容を内部レジスタ0へ転送する、このレジスタ
は補助レジスタである。補助レジスタの内容は、タグ・
バスと77ネル1との接続の几めに、@83 ”ではな
く@13”として記憶される。この命令の実行中、プロ
グラム・カウンタは1だけ増進されて004となシ、そ
れがアドレス・レジスタヘロードされる。
アドレス004に記憶された命令はBOR命令であシ、
16進コードC890t−有する。この命令の機能は、
内部レジスタ0の内容13全ページ・アドレス8へ加算
することによって次の命令のアドレスを発生することで
ある。その結果、アドレス813t−生じる。
16進コードC890t−有する。この命令の機能は、
内部レジスタ0の内容13全ページ・アドレス8へ加算
することによって次の命令のアドレスを発生することで
ある。その結果、アドレス813t−生じる。
アドレス813に記憶でれた命令はBR命令であり、1
6進値026Ff有する。従って、ブランチ・アドレス
は026Fである。
6進値026Ff有する。従って、ブランチ・アドレス
は026Fである。
アドレス026FK記憶てれた命令はBOB命令であ)
、16進値2262i有する。この命令の機能は7アネ
ル2のビット3の値をテストしてそれが1であるかどう
かを調べることであシ、それが1であれば2の増分値全
現在のアドレスへ加える。ファネル2のビット3は配線
された制御装置アドレスと、CTLバス・アウト上の制
御装置アドレスと全ハードウェア的に比較することKよ
って生じる。現在のアドレス026Fは2だけ増進され
、次のアドレスは0271となる。
、16進値2262i有する。この命令の機能は7アネ
ル2のビット3の値をテストしてそれが1であるかどう
かを調べることであシ、それが1であれば2の増分値全
現在のアドレスへ加える。ファネル2のビット3は配線
された制御装置アドレスと、CTLバス・アウト上の制
御装置アドレスと全ハードウェア的に比較することKよ
って生じる。現在のアドレス026Fは2だけ増進され
、次のアドレスは0271となる。
アドレス0271に記憶された命令はSIM命令であシ
、16進値40A8i有する。この命令の機能は、7ア
ネル0(CTLバス・アウト)の値をローカル記憶機構
のアドレス28に記憶することである。プログラム・カ
ウンタは1だけ増進され、次のアドレスは0272とな
る、0272に記憶された命令はBOB命令であシ、1
6進値2DAFt−有する。この命令の機能はファネル
15のビット5の値(エラー警報信号)t−調べること
である。もしビット5が1であればエラーが存在し、テ
ストは真である。仁の場合、5の増分値が現在のアドレ
スへ加えられ、新しいアドレス0277が形成される。
、16進値40A8i有する。この命令の機能は、7ア
ネル0(CTLバス・アウト)の値をローカル記憶機構
のアドレス28に記憶することである。プログラム・カ
ウンタは1だけ増進され、次のアドレスは0272とな
る、0272に記憶された命令はBOB命令であシ、1
6進値2DAFt−有する。この命令の機能はファネル
15のビット5の値(エラー警報信号)t−調べること
である。もしビット5が1であればエラーが存在し、テ
ストは真である。仁の場合、5の増分値が現在のアドレ
スへ加えられ、新しいアドレス0277が形成される。
0277に記憶され次命令はLRI命令であシ、16進
値B 1 j 7Th有する。この命令の機能は定数1
7を内部レジスタ1ヘロードし、CTLバス・アウト上
の制御装置アドレス・ビット金マスク・アウトすること
である。レジスタ1は値17t−含む、プログラム・カ
ウンタが増進されて、次のアドレスは0278となる。
値B 1 j 7Th有する。この命令の機能は定数1
7を内部レジスタ1ヘロードし、CTLバス・アウト上
の制御装置アドレス・ビット金マスク・アウトすること
である。レジスタ1は値17t−含む、プログラム・カ
ウンタが増進されて、次のアドレスは0278となる。
アドレス0278に記憶された命令はR−R形AND命
令であ多、16進値9100全有する。
令であ多、16進値9100全有する。
これはファネル0及び内部レジスタ1に関連している。
値17と42とt−AND結合した結果は02となる。
これは仮定され次装置アドレスであシ、内部レジスタ1
に記憶される。プログ2ム・カウンタが増進され、次の
アドレスは0279となる。
に記憶される。プログ2ム・カウンタが増進され、次の
アドレスは0279となる。
アドレス0279に記憶でれ次命令はBOR命令であシ
、16進値C991を有する。これは命令ビット4〜8
及び内部レジスタ1の内容(o2)によって指定される
ベージ09ヘアドレスする無条件ブランチ命令である。
、16進値C991を有する。これは命令ビット4〜8
及び内部レジスタ1の内容(o2)によって指定される
ベージ09ヘアドレスする無条件ブランチ命令である。
ブランチは装置アドレス02をビット有意アドレスへ変
換する表(TABLE)に対してなされる。新しいアド
レスは0902であシ、プログラム・カウンタは027
Aへ増進される。
換する表(TABLE)に対してなされる。新しいアド
レスは0902であシ、プログラム・カウンタは027
Aへ増進される。
アドレス0902に記憶された命令はLRI命令であ)
、16進値B120’i有する。この命令は定数値20
を内部レジスタ1へ転送する。プログラム・カウンタ0
27Aはアドレス・レジスタへ転送される。次の命令は
0279に記憶され之BOR命令の自動リンク機能によ
ってアドレス027Aに置かれている。
、16進値B120’i有する。この命令は定数値20
を内部レジスタ1へ転送する。プログラム・カウンタ0
27Aはアドレス・レジスタへ転送される。次の命令は
0279に記憶され之BOR命令の自動リンク機能によ
ってアドレス027Aに置かれている。
027人に記憶され次命令はR−R形MOvE命令であ
シ、16進値89D1i有する。この命令は内部レジス
タ1の内容(zo)k外部レジスタ9へ転送する。プロ
グラム・カウンタは1だけ増進式れ、従って次のアドレ
スは027Bとなる。
シ、16進値89D1i有する。この命令は内部レジス
タ1の内容(zo)k外部レジスタ9へ転送する。プロ
グラム・カウンタは1だけ増進式れ、従って次のアドレ
スは027Bとなる。
027Bに記憶された命令F!LRI命令であシ、16
進値A640’を有する。この命令の機能は定数(40
)’に外部レジスタ6ヘロードすることである。これは
装置選択保持金オンにする。選択保持がオンであシ、外
部レジスタ9の装置アドレスは20であるから、装置2
が選択される。プログラム・カウンタが増進でれ、従っ
て次のアドレスは027Cとなる。
進値A640’を有する。この命令の機能は定数(40
)’に外部レジスタ6ヘロードすることである。これは
装置選択保持金オンにする。選択保持がオンであシ、外
部レジスタ9の装置アドレスは20であるから、装置2
が選択される。プログラム・カウンタが増進でれ、従っ
て次のアドレスは027Cとなる。
027Cに記憶され次命令はR−R形MOVE命令であ
シ、16進値87CA’を有する。この命令の機能は、
条件テスト論理ユニットによって全ての8ビツトが0で
あるかどうか全検査するため、外部ファネル10へ接続
された装置選択パス上のデータをマイクロ・データ・パ
スを介して外部レジスタ7へ転送することである。もし
全てのビットが0であれば、如何なる装置も応答せず、
CC1は1ヘセツトされる。もし応答する装置があれば
、CC1は0ヘセツトされる。プログラム・カウンタは
アドレス027Dへ増進される。
シ、16進値87CA’を有する。この命令の機能は、
条件テスト論理ユニットによって全ての8ビツトが0で
あるかどうか全検査するため、外部ファネル10へ接続
された装置選択パス上のデータをマイクロ・データ・パ
スを介して外部レジスタ7へ転送することである。もし
全てのビットが0であれば、如何なる装置も応答せず、
CC1は1ヘセツトされる。もし応答する装置があれば
、CC1は0ヘセツトされる。プログラム・カウンタは
アドレス027Dへ増進される。
027Dに記憶された命令はBOC命令であシ、16進
値3490金有する。もし如何なる装置も選択てれなけ
れば、プログラムはそのような状況を処理するために適
轟なサブルーチンへブランチする。しかし、装置2が応
答したので、テストは虚であシブランチは生じない。従
って、次の命令は027Eに記憶されている。
値3490金有する。もし如何なる装置も選択てれなけ
れば、プログラムはそのような状況を処理するために適
轟なサブルーチンへブランチする。しかし、装置2が応
答したので、テストは虚であシブランチは生じない。従
って、次の命令は027Eに記憶されている。
027Eに記憶された命令はFETCHIMMEDIA
TE命令であシ、16進値4730’t−有する。この
命令の機能は、内部記憶位置30に記憶された制御装置
アドレスを取って、それ1CTL/<ス・インへ接続さ
れた外部レジスタ7へ置くことである。プログラム・カ
ウンタは1だけ増加され、従って次の命令は027Fに
ある。
TE命令であシ、16進値4730’t−有する。この
命令の機能は、内部記憶位置30に記憶された制御装置
アドレスを取って、それ1CTL/<ス・インへ接続さ
れた外部レジスタ7へ置くことである。プログラム・カ
ウンタは1だけ増加され、従って次の命令は027Fに
ある。
027Fに記憶された命令はLOAD REGIST
ERIMMEDI人TE命令であシ、16進値、197
′ff:有する。この命令の機能は定数(97)’t−
外部レジスタ1ヘロードすることである。外部レジスタ
IViCTL制御線へ接続されている。従って、外部レ
ジスタ7がCTLバス・インヘゲートされ、CTLタグ
有効がオフにてれ定時、CTLタグ有効がゲートされ「
通常の終了」がオフにされる。プログラム・カウンタは
028Gへ増進される。
ERIMMEDI人TE命令であシ、16進値、197
′ff:有する。この命令の機能は定数(97)’t−
外部レジスタ1ヘロードすることである。外部レジスタ
IViCTL制御線へ接続されている。従って、外部レ
ジスタ7がCTLバス・インヘゲートされ、CTLタグ
有効がオフにてれ定時、CTLタグ有効がゲートされ「
通常の終了」がオフにされる。プログラム・カウンタは
028Gへ増進される。
0280に記憶された命令はLOAD REGIST
ERIMMEDIATE命令であ)、16進値A2EO
’i有する。この命令の機能は定数(EO)k外部レジ
スタ2ヘロードすることである。これはCTL選択アク
チブ、CTLタグ有効、CTLr通常の終了」七オンに
する。プログラム・カウンタは次の命令のために028
1へ増進される。
ERIMMEDIATE命令であ)、16進値A2EO
’i有する。この命令の機能は定数(EO)k外部レジ
スタ2ヘロードすることである。これはCTL選択アク
チブ、CTLタグ有効、CTLr通常の終了」七オンに
する。プログラム・カウンタは次の命令のために028
1へ増進される。
0281に記憶された命令はLOAD REGIST
E−RIMMEDIATE命令であシ、16進値BF4
0全有する、この命令の機能は40の新しいシーケンス
・バイト全内部レジスタ15ヘロードすることである。
E−RIMMEDIATE命令であシ、16進値BF4
0全有する、この命令の機能は40の新しいシーケンス
・バイト全内部レジスタ15ヘロードすることである。
新しいシーケンス・バイト全限定する定数40はマイク
ロプログラム中の基準地点「選択てれた状況」全恣意的
に限定する定数である。プログラム・カウンタは1だけ
増進されて0282となる。
ロプログラム中の基準地点「選択てれた状況」全恣意的
に限定する定数である。プログラム・カウンタは1だけ
増進されて0282となる。
アドレス0282に記憶され次命令はR−R形排他的O
R命令であシ、16進値914At−有する。この命令
の機能は、選択でれた駆動装置のビット有意アドレスを
与えられた7アネル10の出力と、902に置かれ次命
令によってCTLバス・アウトから発生されたビット有
意装置アドレスを含む内部レジスタ1の内容と金、排他
的OR結合することである。双方の値は等しい筈である
から、結果はオール・ゼロとなシ、CC1がセットされ
る。プログラム・カウンタは0283へ増進される。
R命令であシ、16進値914At−有する。この命令
の機能は、選択でれた駆動装置のビット有意アドレスを
与えられた7アネル10の出力と、902に置かれ次命
令によってCTLバス・アウトから発生されたビット有
意装置アドレスを含む内部レジスタ1の内容と金、排他
的OR結合することである。双方の値は等しい筈である
から、結果はオール・ゼロとなシ、CC1がセットされ
る。プログラム・カウンタは0283へ増進される。
アドレス0283に記憶された命令はB RANCHO
N −CONDITION命令であシ、16進値34
A1に有する。テストされる条件はCC1である。もし
CC1がオフであれば、適轟なサブルーチンへブランチ
がなされる。何故ならば、前の命令はCC1t−オンに
しないことによってエラーを示し次からである。CC1
はオンであるから、テスト位真であシブランチは取られ
ない、次の命令は0284に置かれている。
N −CONDITION命令であシ、16進値34
A1に有する。テストされる条件はCC1である。もし
CC1がオフであれば、適轟なサブルーチンへブランチ
がなされる。何故ならば、前の命令はCC1t−オンに
しないことによってエラーを示し次からである。CC1
はオンであるから、テスト位真であシブランチは取られ
ない、次の命令は0284に置かれている。
アドレス0284に記憶された命令はBOB命令であシ
、16進値2506t−有する。この命令の機能は7ア
ネル6のビット0がオンであるかどうかを検査すること
である。7アネル60ビツト0はサービス・テストが行
われていることを示す。
、16進値2506t−有する。この命令の機能は7ア
ネル6のビット0がオンであるかどうかを検査すること
である。7アネル60ビツト0はサービス・テストが行
われていることを示す。
従って、ビット0は0であシ、5の増分値が現在のプロ
グラム・カウンタ値へ加えられる。従って、次のアドレ
スは0289となる。
グラム・カウンタ値へ加えられる。従って、次のアドレ
スは0289となる。
アドレス0289に記憶され次命令はLRI命令である
。この命令の機能はトラップ・システム全回整調し、装
置タグ・ゲートを下降せしめることである。プログラム
・カウンタは027Cへ増進される。
。この命令の機能はトラップ・システム全回整調し、装
置タグ・ゲートを下降せしめることである。プログラム
・カウンタは027Cへ増進される。
0289iC記憶畜れた命令11−R形MOVE命令で
あシ、16進値90DF’i有する。この命令の機能は
内部レジスタ15の内容を内部レジスタ0又は補助レジ
スタへ転送することである。レジスタ15は40を含み
、従ってアドレス003に記憶てれ友BRANCHON
RE(、l5TER命令の友めに補助レジスタが使
用てれる。アドレス006は次のトラップに応答してア
ドレスされる。プログラム・カウンタは028Aへ増進
される。
あシ、16進値90DF’i有する。この命令の機能は
内部レジスタ15の内容を内部レジスタ0又は補助レジ
スタへ転送することである。レジスタ15は40を含み
、従ってアドレス003に記憶てれ友BRANCHON
RE(、l5TER命令の友めに補助レジスタが使
用てれる。アドレス006は次のトラップに応答してア
ドレスされる。プログラム・カウンタは028Aへ増進
される。
028Aに記憶され次命令はSET MASK命令で
あ、9、ClA2の16進値を有する。この命令の機能
は内部レジスタ2の定数FFをマスク・レジスタ88へ
転送することである。定数FFは全てのトラップ全許し
トラップ・レジスタ85を再調整する。プログラム・カ
ウンタは027Bへ増進される。
あ、9、ClA2の16進値を有する。この命令の機能
は内部レジスタ2の定数FFをマスク・レジスタ88へ
転送することである。定数FFは全てのトラップ全許し
トラップ・レジスタ85を再調整する。プログラム・カ
ウンタは027Bへ増進される。
027BK記憶された命令はBRANCH命令であシ、
16進値02B 1t−有する。次のアドレスは02B
1である。
16進値02B 1t−有する。次のアドレスは02B
1である。
02B1に記憶され次命令はBOB命令であシ、16進
値2046?有する。この命令の機能は7アネル6のビ
ット1が0かどうかをテストし、もしテストが真であれ
ば0の増分値を加えることである。7アネJL/6のビ
ット1はサービス・テストが実行されている時にのみ1
である。従ってマイクロ制御装置は、CTLタグ・ゲー
トによってトラップが制御装置全アドレス006へ強制
するまで、アドレス02B1で待機する。これは実際上
マイクロ制御装置のための遊休ループである。
値2046?有する。この命令の機能は7アネル6のビ
ット1が0かどうかをテストし、もしテストが真であれ
ば0の増分値を加えることである。7アネJL/6のビ
ット1はサービス・テストが実行されている時にのみ1
である。従ってマイクロ制御装置は、CTLタグ・ゲー
トによってトラップが制御装置全アドレス006へ強制
するまで、アドレス02B1で待機する。これは実際上
マイクロ制御装置のための遊休ループである。
TRANSMIT ID(@別情報転送)TRANS
MIT ID指令は、各々の読出し又は書込み指令の
前に、制御ユニットによシ制御装置へ向けて発生される
。TRANSMIT ID指令U、EXTENDED
動作の例である。この場合、5バイトのデータが制御ユ
ニットから制御装置へ転送される。続く読出し又は書込
み動作では、選択されたし・コード金実際に読出し又は
書込む前に、TRANSMIT ID指令により記憶
された識別情報とディスク上のレコードのアドレスとが
、制御装置によって比較される。TRANSMIT
ID指令は制御ユニツ)f制御装置へ接続するケーブル
についてビット及びバイト信号伝播時間を較正するため
に使用できる。これは続く書込み動作で記録されるデー
タの最初のバイトが正しい時間に要求され、レコード・
セグメントが磁気変換器の下を通過している時、最初の
バイトが正しい時間に制御装置へ到着するようにする。
MIT ID指令は、各々の読出し又は書込み指令の
前に、制御ユニットによシ制御装置へ向けて発生される
。TRANSMIT ID指令U、EXTENDED
動作の例である。この場合、5バイトのデータが制御ユ
ニットから制御装置へ転送される。続く読出し又は書込
み動作では、選択されたし・コード金実際に読出し又は
書込む前に、TRANSMIT ID指令により記憶
された識別情報とディスク上のレコードのアドレスとが
、制御装置によって比較される。TRANSMIT
ID指令は制御ユニツ)f制御装置へ接続するケーブル
についてビット及びバイト信号伝播時間を較正するため
に使用できる。これは続く書込み動作で記録されるデー
タの最初のバイトが正しい時間に要求され、レコード・
セグメントが磁気変換器の下を通過している時、最初の
バイトが正しい時間に制御装置へ到着するようにする。
この較正方法は各種のマシンで異った長でのケーブルが
タイミング・工2−を起すのを防止する。TRASMI
T ID指令に関する以下の説明では、同期イン経過
時間はローカル記憶機構アドレス65及び内部レジスタ
4に記憶されている。
タイミング・工2−を起すのを防止する。TRASMI
T ID指令に関する以下の説明では、同期イン経過
時間はローカル記憶機構アドレス65及び内部レジスタ
4に記憶されている。
制御ユニットとディスク駆動装置との間のデータ転送は
、2つの大きなデータ通路を介して起る。
、2つの大きなデータ通路を介して起る。
これまで、マイクロ制御装置から第2の装置へ至るビッ
ト並列データ通路に関して説明し几。第2のデータ通路
は制御ユニットからディスク駆動装置の記録回路へ至る
直列読出し書込みチャネルである。このチャネルの機能
は制御ユニットからのデータ・バイトにディスク駆動装
置の友めの符号化され次ビット直列データへ変換するこ
とである。
ト並列データ通路に関して説明し几。第2のデータ通路
は制御ユニットからディスク駆動装置の記録回路へ至る
直列読出し書込みチャネルである。このチャネルの機能
は制御ユニットからのデータ・バイトにディスク駆動装
置の友めの符号化され次ビット直列データへ変換するこ
とである。
ディスク駆動装置の記録回路はこのビット直列データを
トラックに沿って記録することができる。
トラックに沿って記録することができる。
記録されるトラックはマイクロ制御装置の出力ホートラ
介して駆動装置へ与えられ九ビット並列データによって
選択てれる。
介して駆動装置へ与えられ九ビット並列データによって
選択てれる。
更に1直列読出し書込みチャネル妊、ファイルから読出
され九符号化ビット直列データを制御ユニットの几めの
ビット並列データへ変換するために、読出し転送モード
で動作する。上記2つの主たるデータ通路は、制御ユニ
ットの制御下で独立して動作することが可能である。読
出し又は書込み動作中、制御ユニットの共通インターフ
ェイスに対する直列チャネル接続を制御する之め、ディ
スク駆動装置の制御装置全使用することができる。
され九符号化ビット直列データを制御ユニットの几めの
ビット並列データへ変換するために、読出し転送モード
で動作する。上記2つの主たるデータ通路は、制御ユニ
ットの制御下で独立して動作することが可能である。読
出し又は書込み動作中、制御ユニットの共通インターフ
ェイスに対する直列チャネル接続を制御する之め、ディ
スク駆動装置の制御装置全使用することができる。
しかしこれらの構成では、制御装置と直列チャネルとの
間でデータ金転送することはできない。
間でデータ金転送することはできない。
直列チャネルが望ましい理由は、記録でれるデータ・バ
イトのフォーマット化が制御ユニット、又はディスク駆
動制御装置、又は制御ユニットへ組込まれた成る雅の特
別なハードウェア・システムではなくディスク駆動制御
装置の直接の制御の下で達成できるからである。本発明
のマイクロ制御装置を使用して、ディスク駆動装置の几
めの直列読出し書込みチャネルを制御するシステムは、
関連出願に説明されている。そのシステムにおいて、制
御ユニットからのデータは直接に1イクロプロセツサへ
、又は直列チャネルを介してマイクロプロセッサへ選択
的に送ることができる。マイクロプロセッサ中のデータ
は直接に出力ポートへ送るか、又は直列チャネルを介し
て出方ポートへ送ることができる。マイクロ制御装置と
直列読出し書込みチャネルとの間のインターフェイスは
、直列読出し書込みチャネルのデータ・レジスタとマイ
クロ制御装置の入力又は出力ポートとを含む、説明され
るべきTRANSMIT ID動作の間に、直列読出
し書込みチャネルのデータ・レジスタ及び7アネル3′
t−介して、5個のデータ・バイトがマイクロ制御装置
の内部レジスタへ転送される。
イトのフォーマット化が制御ユニット、又はディスク駆
動制御装置、又は制御ユニットへ組込まれた成る雅の特
別なハードウェア・システムではなくディスク駆動制御
装置の直接の制御の下で達成できるからである。本発明
のマイクロ制御装置を使用して、ディスク駆動装置の几
めの直列読出し書込みチャネルを制御するシステムは、
関連出願に説明されている。そのシステムにおいて、制
御ユニットからのデータは直接に1イクロプロセツサへ
、又は直列チャネルを介してマイクロプロセッサへ選択
的に送ることができる。マイクロプロセッサ中のデータ
は直接に出力ポートへ送るか、又は直列チャネルを介し
て出方ポートへ送ることができる。マイクロ制御装置と
直列読出し書込みチャネルとの間のインターフェイスは
、直列読出し書込みチャネルのデータ・レジスタとマイ
クロ制御装置の入力又は出力ポートとを含む、説明され
るべきTRANSMIT ID動作の間に、直列読出
し書込みチャネルのデータ・レジスタ及び7アネル3′
t−介して、5個のデータ・バイトがマイクロ制御装置
の内部レジスタへ転送される。
1ブロツクのデータがマイクロ制御装置へ送られている
時、マイクロプロセッサへのエントリイとして、直列読
出し書込みチャネルが使用式れる。
時、マイクロプロセッサへのエントリイとして、直列読
出し書込みチャネルが使用式れる。
TRANSMIT IDタグがデコードされる時に分
かるように、それはCTLアウト・バスのためにデータ
・レジスタへの接続全選択し、同期イン同期アウト・パ
ルス同期化システムの制御の下で、データ・ブロックを
送らせる。
かるように、それはCTLアウト・バスのためにデータ
・レジスタへの接続全選択し、同期イン同期アウト・パ
ルス同期化システムの制御の下で、データ・ブロックを
送らせる。
TRANSMIT ID動作が実行されている時のマ
イクロ制御装置の動作は、TRANSMIT IDタ
グがデコードされタグ有効信号が制御ユニットへ戻され
る時点で開始でれる。アドレス0489に記憶された最
初の命令はLOAD REGISTERIMλ[D
I ATE (LRI )命令であυ、これは16進値
A240t−有する4この命令の機能は定数(40)k
外部レジスタ2ヘロードすることである。これは制御ユ
ニットへタグ有効信号を与える。プログラム・カウンタ
は1だけ増進てれてアドレス0499となる。
イクロ制御装置の動作は、TRANSMIT IDタ
グがデコードされタグ有効信号が制御ユニットへ戻され
る時点で開始でれる。アドレス0489に記憶された最
初の命令はLOAD REGISTERIMλ[D
I ATE (LRI )命令であυ、これは16進値
A240t−有する4この命令の機能は定数(40)k
外部レジスタ2ヘロードすることである。これは制御ユ
ニットへタグ有効信号を与える。プログラム・カウンタ
は1だけ増進てれてアドレス0499となる。
アドレス0499に記憶され几命令はFETCHIMM
EDIATE(FIN)命令であシ、これ#i16進値
5135’t−有する。この命令の機能はローカル貯蔵
機構アドレス35の内容全レジスタ1へ 転送すること
である。ローカル貯蔵機構アドレス35は前の動作で記
憶され九同期イン経過時間バイトを含む。プログラム・
カウンタは049Aへ増進される。
EDIATE(FIN)命令であシ、これ#i16進値
5135’t−有する。この命令の機能はローカル貯蔵
機構アドレス35の内容全レジスタ1へ 転送すること
である。ローカル貯蔵機構アドレス35は前の動作で記
憶され九同期イン経過時間バイトを含む。プログラム・
カウンタは049Aへ増進される。
049人に記憶された命令はBRANCHON BI
T命令(BOBンであり、16進1?1i233Dを有
する。この命令の機能は内部レジスタ13中のビットを
テストすることである。このビットは前もって記憶され
ておシ、前のエラー条件上爪す。ビットはオフであると
仮定されるから、プログラム・カウンタは049Dへ増
進され、次いで049Dへのブランチが行われる。
T命令(BOBンであり、16進1?1i233Dを有
する。この命令の機能は内部レジスタ13中のビットを
テストすることである。このビットは前もって記憶され
ておシ、前のエラー条件上爪す。ビットはオフであると
仮定されるから、プログラム・カウンタは049Dへ増
進され、次いで049Dへのブランチが行われる。
049Dに記憶された命令はLRI命令であシAFFO
の16進値全有する。この命令の機能はFCCハードウ
ェア金制御することである。プログラム・カウンタは0
49Eへ増進される。
の16進値全有する。この命令の機能はFCCハードウ
ェア金制御することである。プログラム・カウンタは0
49Eへ増進される。
049EK記憶された命令はLRI命令であり、A40
2の16進値を有する。この命令の機能は同期イン信号
の制御に関連している。プログラム・カウンタは049
Fへ増進される。
2の16進値を有する。この命令の機能は同期イン信号
の制御に関連している。プログラム・カウンタは049
Fへ増進される。
049FK記憶され次命令はR−R形MOVE!命令で
あシ、FDlの16進値全有する。この命令の機能は同
期イン信号を制御ユニットへ向けて発生することである
。プログラム・カウンタは04人1へ増進される。
あシ、FDlの16進値全有する。この命令の機能は同
期イン信号を制御ユニットへ向けて発生することである
。プログラム・カウンタは04人1へ増進される。
04Alに記憶された命令f−JLRI命令であ)A3
80の16進値を有する。この命令の機能は定数(80
)i外部レジスタ3ヘロードすることである。この定数
はECCアドレシング・ハードウェアを制御する。プロ
グラム・カウンタは04A2へ増進される、 04A2に記憶された命令はLRI命令であってA34
3の16進値を有する。この命令の機能は定数(43)
t−外部レジスタ3ヘロードすることである。レジスタ
3の出力はデータ・バッファをデータ・レジスタヘゲー
トさせ、制御ユニットから同期アウト信号全受取ること
全予期して同期アウト・タイiング・エラー論理回路全
設定しかつECCハードウェアを能動化する。プログラ
ム・カウンタは次のアドレス04A3へ進められる。
80の16進値を有する。この命令の機能は定数(80
)i外部レジスタ3ヘロードすることである。この定数
はECCアドレシング・ハードウェアを制御する。プロ
グラム・カウンタは04A2へ増進される、 04A2に記憶された命令はLRI命令であってA34
3の16進値を有する。この命令の機能は定数(43)
t−外部レジスタ3ヘロードすることである。レジスタ
3の出力はデータ・バッファをデータ・レジスタヘゲー
トさせ、制御ユニットから同期アウト信号全受取ること
全予期して同期アウト・タイiング・エラー論理回路全
設定しかつECCハードウェアを能動化する。プログラ
ム・カウンタは次のアドレス04A3へ進められる。
04A3に記憶でれた命令はLRI命令であシ16進値
A808金有する。この命令は定数(08)全外部レジ
スタ8へ転送する。これは正しい数の同期イン信号がT
RANSMIT IDタグ上に発生された後、同期イ
ン発生回路全オフにすることによってデータ転送全制御
するカウンタヘロードてれる。発生される同期イン信号
は、そのサイクルのビット時間に従って5個又は6個で
ある。もし同期イン信号が0.1.2.30ビット時間
に発生されるならば、データ制御終了信号は6個の同期
イン信号の後に発生されより。何故ならば、同期イン信
号はその発生ハードウェア全オンにする命令サイクルと
同じサイクルに発生することができないからである。こ
の場合、カウンタは1だけ増加される。もし同期イン信
号がビット時間5〜7で発生されるならば、最初の同期
イン信号は同期イン発生器全オンにした命令サイクルと
同じサイクルで発生することができる。従って、カウン
タは8のままである。プログラム・カウンタは04A4
へ増進される。
A808金有する。この命令は定数(08)全外部レジ
スタ8へ転送する。これは正しい数の同期イン信号がT
RANSMIT IDタグ上に発生された後、同期イ
ン発生回路全オフにすることによってデータ転送全制御
するカウンタヘロードてれる。発生される同期イン信号
は、そのサイクルのビット時間に従って5個又は6個で
ある。もし同期イン信号が0.1.2.30ビット時間
に発生されるならば、データ制御終了信号は6個の同期
イン信号の後に発生されより。何故ならば、同期イン信
号はその発生ハードウェア全オンにする命令サイクルと
同じサイクルに発生することができないからである。こ
の場合、カウンタは1だけ増加される。もし同期イン信
号がビット時間5〜7で発生されるならば、最初の同期
イン信号は同期イン発生器全オンにした命令サイクルと
同じサイクルで発生することができる。従って、カウン
タは8のままである。プログラム・カウンタは04A4
へ増進される。
04A4に記憶てれた命令はBOB命令であって16進
値2251t−有する。この命令の機能は内部レジスタ
におけるビット2の値が0であるかどうかテストするこ
とである。内部レジスタ1は同期イン経過時間バイトラ
含み、0は4つのビット時間よシも少ない同期イン経過
時間上爪す。ビット2は0であると仮定され、従ってブ
ランチは行われないでプログラム・カウンタは次の命令
のためにアドレス04A5へ増進される。
値2251t−有する。この命令の機能は内部レジスタ
におけるビット2の値が0であるかどうかテストするこ
とである。内部レジスタ1は同期イン経過時間バイトラ
含み、0は4つのビット時間よシも少ない同期イン経過
時間上爪す。ビット2は0であると仮定され、従ってブ
ランチは行われないでプログラム・カウンタは次の命令
のためにアドレス04A5へ増進される。
04A5に記憶でfiた命令はLRI命令であ少16進
値A309’i有する。この命令の機能は定数(09)
t−外部ファネル8へ転送することである。外部ファネ
ル8は9を計数した後、データ7制御終了信号全能動化
する之めカウンタをセット・アンプする。プログラム・
カウンタはA406へ増進される。
値A309’i有する。この命令の機能は定数(09)
t−外部ファネル8へ転送することである。外部ファネ
ル8は9を計数した後、データ7制御終了信号全能動化
する之めカウンタをセット・アンプする。プログラム・
カウンタはA406へ増進される。
A406に記憶されt命令tiBOB命令であって16
進値2082’ii有する。この命令は外部7アネル2
のビット4 (CTLタグ有効)がゼロかどうかテスト
する。この命令はゼロ条件が検出されるまで反復でれる
。即ち、マイクロプロセッサはCTLタグ有効信号が降
下するまでその地点で待機する。次のサイクルでプログ
ラム・カウンタはアドレスA407にある次の命令へ進
められる。
進値2082’ii有する。この命令は外部7アネル2
のビット4 (CTLタグ有効)がゼロかどうかテスト
する。この命令はゼロ条件が検出されるまで反復でれる
。即ち、マイクロプロセッサはCTLタグ有効信号が降
下するまでその地点で待機する。次のサイクルでプログ
ラム・カウンタはアドレスA407にある次の命令へ進
められる。
A407に記憶でれ次命令はLRI命令であシ16進値
A6COt−有する。この命令は定数(CO)全外部レ
ジスタ6へ記憶する。それによって装置選択保持信号及
び装置タグ・ゲート信号が上昇でれる。プログラム・カ
ウンタはA408へ増進される。
A6COt−有する。この命令は定数(CO)全外部レ
ジスタ6へ記憶する。それによって装置選択保持信号及
び装置タグ・ゲート信号が上昇でれる。プログラム・カ
ウンタはA408へ増進される。
A408に記憶された命令はLRI命令であシ16進値
A、 820 ’!i有する。この命令は定数20t−
外部レジスタ8ヘロードする。又、04A5に記憶され
次命令によって7アネル8へ与エラれt9の計数値がカ
ウンタヘロードされる。更に1それはデータ制御終了論
理及びカウンタ桁上げトラップを能動化する。プログラ
ム・カウンタは04A9へ増進される。
A、 820 ’!i有する。この命令は定数20t−
外部レジスタ8ヘロードする。又、04A5に記憶され
次命令によって7アネル8へ与エラれt9の計数値がカ
ウンタヘロードされる。更に1それはデータ制御終了論
理及びカウンタ桁上げトラップを能動化する。プログラ
ム・カウンタは04A9へ増進される。
04A9に記憶され次命令はBOB命令であって16進
値2CD4t−有する。この命令の機能は内部レジスタ
4におけるビット3が1かどうか全テストすることであ
る。内部レジスタ4はバイト、時間との関係で同期イン
経過時間バイトt−含む。
値2CD4t−有する。この命令の機能は内部レジスタ
4におけるビット3が1かどうか全テストすることであ
る。内部レジスタ4はバイト、時間との関係で同期イン
経過時間バイトt−含む。
もし同期イン経過時間バイトが2バイトであれば、プロ
グラム・カウンタは4だけ増進されてアビレフ04人D
yk:指す。
グラム・カウンタは4だけ増進されてアビレフ04人D
yk:指す。
04ADK記憶され次命令はBOC命令であって16進
値3800t−有する。この命令は何の動作も行わずタ
イミング目的にのみ使用される。プログラム・カウンタ
d04AEへ増進される。
値3800t−有する。この命令は何の動作も行わずタ
イミング目的にのみ使用される。プログラム・カウンタ
d04AEへ増進される。
04AEに記憶され次命令はLRI命令であって16進
値A401を有する。この命令は定数(01)を外部レ
ジスタ4ヘロードし、それによって最初の同期イン信号
が制御装置から制御ユニットへ発生される。プログラム
・カウンタは04AFへ増進される。
値A401を有する。この命令は定数(01)を外部レ
ジスタ4ヘロードし、それによって最初の同期イン信号
が制御装置から制御ユニットへ発生される。プログラム
・カウンタは04AFへ増進される。
04AFに記憶された命令はLRI命令であ)16進値
A421を有する。この命令は定数21をレジスタ4ヘ
ロードし、それによって第2同期イン信号が発生てれる
。プログラム・カウンタは04BOへ増進される。
A421を有する。この命令は定数21をレジスタ4ヘ
ロードし、それによって第2同期イン信号が発生てれる
。プログラム・カウンタは04BOへ増進される。
04BOに記憶され次命令はLRI命令であり16進値
A461i有する。この命令は定数61に外部レジスタ
4ヘロードし、それKよって第3同期イン信号が発生さ
れ、かつ同期アウト予期信号がオンにされる。この命令
の実行中に第1同期アウト信号が到着し、第1IDバイ
トがデータ・バッファ・レジスタからデータ・レジスタ
ヘゲートされる。プログラム・カウンタは04B1へ進
む。
A461i有する。この命令は定数61に外部レジスタ
4ヘロードし、それKよって第3同期イン信号が発生さ
れ、かつ同期アウト予期信号がオンにされる。この命令
の実行中に第1同期アウト信号が到着し、第1IDバイ
トがデータ・バッファ・レジスタからデータ・レジスタ
ヘゲートされる。プログラム・カウンタは04B1へ進
む。
04BIK記憶された命令はR−R形命令であって、デ
ータ・レジスタの出力全与えられ友外部ファネル3から
内部レジスタ6ヘデータを転送する。従って、第11D
バイトは内部レジスタ乙に記憶され、プログラム・カウ
ンタはアドレス04B2へ進められる。
ータ・レジスタの出力全与えられ友外部ファネル3から
内部レジスタ6ヘデータを転送する。従って、第11D
バイトは内部レジスタ乙に記憶され、プログラム・カウ
ンタはアドレス04B2へ進められる。
04B2に記憶てれた命令はR−R形命令であって、こ
れは前述した如くIDバイト2を内部レジスタ7へ記憶
させる。次のアドレスは04B3である。
れは前述した如くIDバイト2を内部レジスタ7へ記憶
させる。次のアドレスは04B3である。
04B3に記憶てれた命令はR−R形命令であッテ、こ
れはIDバイト3全内部レジスタ8へ記憶させる。次の
命令は04B4にある。
れはIDバイト3全内部レジスタ8へ記憶させる。次の
命令は04B4にある。
04B4に記憶された命令は5TORE IMMED
IATE命令であって16進値43AEを有する。この
命令はIDバイト4をローカル記憶機構アドレス2Eに
記憶する。プログラム・カウンタは04B5へ進められ
る。
IATE命令であって16進値43AEを有する。この
命令はIDバイト4をローカル記憶機構アドレス2Eに
記憶する。プログラム・カウンタは04B5へ進められ
る。
04B5に記憶てれた命令はLRI命令であって16進
値A302i有する。この命令は定数(02)全外部レ
ジスタ6へ置き、それによってECCハードウェアが停
止てれ、外部レジスタ15かラテータ・レジスタへ最後
のIDバイトがゲートされる。
値A302i有する。この命令は定数(02)全外部レ
ジスタ6へ置き、それによってECCハードウェアが停
止てれ、外部レジスタ15かラテータ・レジスタへ最後
のIDバイトがゲートされる。
TRANSMIT ID動作は一般的なハウスキーピ
ング機能金倉む若干の他の命令によって完了される。
ング機能金倉む若干の他の命令によって完了される。
第」図は本発明に従うマイクロ制御装置の全体的機能上
水すデータ処理システムのブロック図、第1A図は第1
図の制御(CT4;)インターフェイスの詳細上水す図
、第1B図は第1図のファイル制御(PCI)インター
フェイスの詳細を示す図、第2A図及び第2B図は本発
明に従うマイクロ制御装置の全体的データ・70−を示
すブロック図、第2C図社第2A図のトラップ・システ
ム全詳細に示す図、第2D図は第2A図及び第2B図の
相互関連を示す図、第2E図は第2A図の入力ポートを
詳細に示す図、第3図は第2A図及び第2B図のマイク
ロ制御装置全6つの機能的に関連し之サブシステムとし
て示す図、第4図は選択され次動作に関してインターフ
ェイス線のタイミングを示す図、第5A図乃至、第5C
図はマイクロ制御装置によって使用される各種の信号の
タイミング図、第6A図乃至第6HH図はファイル制御
信号を発生する論理回路を示す図、第7A図は各種のゲ
ーテッド駆動器及びバスに対するそれらの接続を示す図
、第7B図乃至第7E図はゲーテッド駆動器の制御信号
を発生する論理回路を示す図、第8A図乃至第8に図は
各種のレジスタ・ロード信号全発生する論理回路を示す
図、第9図はマシン入力位相における1つのサブシステ
ムの詳細図、第10図はマシン入力位相における他のサ
ブシステムの詳細図、第11図は出力位相におけるマシ
ンの詳細図、第12図は選択された命令全使用すること
Kよシマイクロ制御装置がどのようにして割込み地点へ
戻されるかを示すフローチャートである。 8・・・・入力ポート、?・・・・出力ポート、10・
・・・マイクロ制御装置、11・・・・記憶制御ユニッ
ト、12・・・・ストリング、13・・・・ディスク駆
動装置、16・・・・制御(CTL)インターフェイス
、17・・・・ファイル制御(PCI)インターフェイ
ス、26・・・・外部アドレス・デコーダ、38・・・
・RAM150・・・・命令アドレス・レジスタ、51
・・・・プログラム・カウンタ、52・・・・RO8,
53・・・・命令レジスタ(IR)デコーダ、54.5
5.56.64.65・・・・ファネル、66・・・・
補助レジスタ、70・・・・ALU、71・・・・AL
Uレジスタ、77.78.79・・・・ファネル、85
・・・・トラップ・レジスタ、86・・・・優先順位エ
ンコーダ、87・・・・レベル・レジスタ、88・・・
・マスク・レジスタ、89A・・・・位相ンツテ、89
B・・・・RALスタック・カウンタ、90・・・・ト
ラップ・サイクル制御ユニット、92・・・・トラップ
論理ユニット、100・・・・状況レジスタ、101・
・・・スタック・ポインタ論理ユニット、102・・・
・条件デコーダ、103・・・・条件テスト論理ユニッ
ト、104・・・・BOB論理ユニット、105.10
6・・・・ファネル、110.111.112.114
・・・・ゲーテッド駆動器、130・・・・可変周波数
発振器クロック、161・・・・6/4クロツク、11
”、“2′、″3″、″4”、“5′、′6”、“7
”、′8”、′9”・・・・部分アドレス発生器、A・
・・・記憶装置(RO8)、B・・・・命令実行サブシ
ステム、C・・・・順次命令フェッチ・サブシステム、
D・・・・制御サブシステム。 出願人 インターf”yrfル・ビジネス・7万うズ・
コナカン復代理人 弁理士 篠 1) 文
雄川面の浄書(内容に変更なし) r −−−−−コ 才 1 回 オIB回 オ6Y図 骨6CC田 76EE欝 オ6FF回 手続補正書彷幻 昭和61年 7月23日 特許庁長官 宇 賀 道 部 殿 1、事件の表示 昭和61年 特許願 第57166号 2、発明の名称 マイクロ制御装置 3、補正をする者 事件との関係 特許出願人 4、復代理人 6、補正の対象 (])明細書の図面の簡単な説明の欄 (2)図 面 7、補正の内容 (1)明、細帯の第229頁2行の「第6A図乃至第6
HH図」を「第6A図乃至第6Z図及び第6AA図〜第
6FF図」に訂正する。 (2)図面の全回を別紙のとおり訂正する(ただし。 願書に最初に添付した図面のうち低−一曇=経j轟→L
第6z図および第6AA図〜第6HH図については図番
の変更を行い、他の図については浄書を行っただけで内
容に変更がない)。
水すデータ処理システムのブロック図、第1A図は第1
図の制御(CT4;)インターフェイスの詳細上水す図
、第1B図は第1図のファイル制御(PCI)インター
フェイスの詳細を示す図、第2A図及び第2B図は本発
明に従うマイクロ制御装置の全体的データ・70−を示
すブロック図、第2C図社第2A図のトラップ・システ
ム全詳細に示す図、第2D図は第2A図及び第2B図の
相互関連を示す図、第2E図は第2A図の入力ポートを
詳細に示す図、第3図は第2A図及び第2B図のマイク
ロ制御装置全6つの機能的に関連し之サブシステムとし
て示す図、第4図は選択され次動作に関してインターフ
ェイス線のタイミングを示す図、第5A図乃至、第5C
図はマイクロ制御装置によって使用される各種の信号の
タイミング図、第6A図乃至第6HH図はファイル制御
信号を発生する論理回路を示す図、第7A図は各種のゲ
ーテッド駆動器及びバスに対するそれらの接続を示す図
、第7B図乃至第7E図はゲーテッド駆動器の制御信号
を発生する論理回路を示す図、第8A図乃至第8に図は
各種のレジスタ・ロード信号全発生する論理回路を示す
図、第9図はマシン入力位相における1つのサブシステ
ムの詳細図、第10図はマシン入力位相における他のサ
ブシステムの詳細図、第11図は出力位相におけるマシ
ンの詳細図、第12図は選択された命令全使用すること
Kよシマイクロ制御装置がどのようにして割込み地点へ
戻されるかを示すフローチャートである。 8・・・・入力ポート、?・・・・出力ポート、10・
・・・マイクロ制御装置、11・・・・記憶制御ユニッ
ト、12・・・・ストリング、13・・・・ディスク駆
動装置、16・・・・制御(CTL)インターフェイス
、17・・・・ファイル制御(PCI)インターフェイ
ス、26・・・・外部アドレス・デコーダ、38・・・
・RAM150・・・・命令アドレス・レジスタ、51
・・・・プログラム・カウンタ、52・・・・RO8,
53・・・・命令レジスタ(IR)デコーダ、54.5
5.56.64.65・・・・ファネル、66・・・・
補助レジスタ、70・・・・ALU、71・・・・AL
Uレジスタ、77.78.79・・・・ファネル、85
・・・・トラップ・レジスタ、86・・・・優先順位エ
ンコーダ、87・・・・レベル・レジスタ、88・・・
・マスク・レジスタ、89A・・・・位相ンツテ、89
B・・・・RALスタック・カウンタ、90・・・・ト
ラップ・サイクル制御ユニット、92・・・・トラップ
論理ユニット、100・・・・状況レジスタ、101・
・・・スタック・ポインタ論理ユニット、102・・・
・条件デコーダ、103・・・・条件テスト論理ユニッ
ト、104・・・・BOB論理ユニット、105.10
6・・・・ファネル、110.111.112.114
・・・・ゲーテッド駆動器、130・・・・可変周波数
発振器クロック、161・・・・6/4クロツク、11
”、“2′、″3″、″4”、“5′、′6”、“7
”、′8”、′9”・・・・部分アドレス発生器、A・
・・・記憶装置(RO8)、B・・・・命令実行サブシ
ステム、C・・・・順次命令フェッチ・サブシステム、
D・・・・制御サブシステム。 出願人 インターf”yrfル・ビジネス・7万うズ・
コナカン復代理人 弁理士 篠 1) 文
雄川面の浄書(内容に変更なし) r −−−−−コ 才 1 回 オIB回 オ6Y図 骨6CC田 76EE欝 オ6FF回 手続補正書彷幻 昭和61年 7月23日 特許庁長官 宇 賀 道 部 殿 1、事件の表示 昭和61年 特許願 第57166号 2、発明の名称 マイクロ制御装置 3、補正をする者 事件との関係 特許出願人 4、復代理人 6、補正の対象 (])明細書の図面の簡単な説明の欄 (2)図 面 7、補正の内容 (1)明、細帯の第229頁2行の「第6A図乃至第6
HH図」を「第6A図乃至第6Z図及び第6AA図〜第
6FF図」に訂正する。 (2)図面の全回を別紙のとおり訂正する(ただし。 願書に最初に添付した図面のうち低−一曇=経j轟→L
第6z図および第6AA図〜第6HH図については図番
の変更を行い、他の図については浄書を行っただけで内
容に変更がない)。
Claims (1)
- 【特許請求の範囲】 2つの外部ユニットの各々から複数の入力バスを介しデ
ータを受け取ることができ、これら2つの外部ユニット
の各々へ複数の出力バスを介してデータを供給すること
ができ、これら2つの外部ユニットの間の双方向データ
伝送を制御するマイクロ制御装置において、 1マシンサイクルで実行される命令を、個々にアドレス
可能な記憶位置に記憶する記憶手段と、第1入力、第2
入力および出力を有し、さらに第1入力および第2入力
を選択的に出力に接続する手段を有するALU(算術演
算)ユニットと、上記ALUユニットの出力を受け取る
ALUレジスタと、 上記記憶手段の出力に接続されて、アドレスされた命令
を受け取る命令レジスタ・デコーダと、上記ALUレジ
スタからゲートを介して上記ALUの入力の1つに伸び
る第1バスと、 上記第1バスおよび上記入力バスの各々にそれぞれ選択
的に接続可能であり、しかもゲート入力およびアドレス
入力を有する複数の入力ファンネルからなる入力ポート
と、 上記ALUレジスタの出力および上記出力バスの各々に
それぞれ選択的に接続可能であり、しかもゲート入力お
よびアドレス入力を有する複数の外部出力レジスタから
なる出力ポートと、 上記命令レジスタ・デコーダを上記入力ファンネルおよ
び外部出力レジスタに接続し、上記入力ファンネルの1
つおよび外部出力レジスタの1つを選択的に同時にアド
レスする接続手段と、上記ゲート入力、ゲート、命令レ
ジスタ・デコーダ、ALUおよびALUレジスタに接続
された制御手段であって、上記記憶手段から1マシンサ
イクルごとに命令が読み出されるたびに、上記1マシン
サイクルの第1の期間に、アドレスされた上記入力ファ
ンネルから上記ALUを介してバイトデータを上記AL
Uレジスタに転送し、上記1マシンサイクルの第2の期
間に、上記ALUレジスタからアドレスされた上記外部
出力レジスタにバイトデータを転送するようにするもの
とを有することを特徴とするマイクロ制御装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US921147 | 1978-06-30 | ||
US05/921,147 US4276595A (en) | 1978-06-30 | 1978-06-30 | Microinstruction storage units employing partial address generators |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS621028A true JPS621028A (ja) | 1987-01-07 |
JPS6349241B2 JPS6349241B2 (ja) | 1988-10-04 |
Family
ID=25444989
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7577079A Granted JPS5528195A (en) | 1978-06-30 | 1979-06-18 | Microcontroller |
JP61057166A Granted JPS621028A (ja) | 1978-06-30 | 1986-03-17 | マイクロ制御装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7577079A Granted JPS5528195A (en) | 1978-06-30 | 1979-06-18 | Microcontroller |
Country Status (8)
Country | Link |
---|---|
US (1) | US4276595A (ja) |
EP (1) | EP0006472B1 (ja) |
JP (2) | JPS5528195A (ja) |
AU (1) | AU521818B2 (ja) |
BR (1) | BR7903492A (ja) |
CA (1) | CA1121068A (ja) |
DE (1) | DE2964257D1 (ja) |
ES (1) | ES482048A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05278649A (ja) * | 1992-02-07 | 1993-10-26 | Toshihito Okamoto | 作業台車 |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4481571A (en) * | 1981-09-11 | 1984-11-06 | Data General Corp. | Digital data processing system with accumulation instructions |
FR2523746B1 (fr) * | 1982-03-17 | 1987-07-10 | Inst Francais Du Petrole | Dispositif associe a un calculateur pour commander des transferts de donnees entre un systeme d'acquisition de donnees et un ensemble comportant un appareil d'enregistrement et de lecture |
US4575793A (en) * | 1983-08-19 | 1986-03-11 | Cxi, Inc. | Personal-computer to 3270 system interfacing apparatus |
US4635193A (en) * | 1984-06-27 | 1987-01-06 | Motorola, Inc. | Data processor having selective breakpoint capability with minimal overhead |
EP0199009A3 (en) * | 1985-02-28 | 1989-05-31 | Kabushiki Kaisha Toshiba | Path coverage measuring system in a programme |
US4805090A (en) * | 1985-09-27 | 1989-02-14 | Unisys Corporation | Peripheral-controller for multiple disk drive modules having different protocols and operating conditions |
US4835729A (en) * | 1985-12-12 | 1989-05-30 | Alcatel Usa, Corp. | Single instruction multiple data (SIMD) cellular array processing apparatus with on-board RAM and address generator apparatus |
JPH021144U (ja) * | 1988-06-16 | 1990-01-08 | ||
US5142670A (en) * | 1988-07-26 | 1992-08-25 | International Business Machines Corporation | Method and apparatus for calculating disk-access footprints for use in selecting a storage management method |
US5249279A (en) * | 1989-11-03 | 1993-09-28 | Compaq Computer Corporation | Method for controlling disk array operations by receiving logical disk requests and translating the requests to multiple physical disk specific commands |
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EP0428021B1 (en) * | 1989-11-03 | 1998-09-02 | Compaq Computer Corporation | Method for data distribution in a disk array |
US5206943A (en) * | 1989-11-03 | 1993-04-27 | Compaq Computer Corporation | Disk array controller with parity capabilities |
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US6658526B2 (en) | 1997-03-12 | 2003-12-02 | Storage Technology Corporation | Network attached virtual data storage subsystem |
WO1998040810A2 (en) | 1997-03-12 | 1998-09-17 | Storage Technology Corporation | Network attached virtual tape data storage subsystem |
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CN107844321B (zh) * | 2016-09-21 | 2021-09-07 | 上海芯旺微电子技术有限公司 | 一种mcu处理*** |
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1978
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-
1979
- 1979-05-02 AU AU46606/79A patent/AU521818B2/en not_active Ceased
- 1979-06-01 EP EP79101705A patent/EP0006472B1/en not_active Expired
- 1979-06-01 DE DE7979101705T patent/DE2964257D1/de not_active Expired
- 1979-06-04 BR BR7903492A patent/BR7903492A/pt not_active IP Right Cessation
- 1979-06-18 JP JP7577079A patent/JPS5528195A/ja active Granted
- 1979-06-25 CA CA000330521A patent/CA1121068A/en not_active Expired
- 1979-06-29 ES ES482048A patent/ES482048A1/es not_active Expired
-
1986
- 1986-03-17 JP JP61057166A patent/JPS621028A/ja active Granted
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Title |
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US4276595A (en) | 1981-06-30 |
BR7903492A (pt) | 1980-02-05 |
ES482048A1 (es) | 1980-02-16 |
DE2964257D1 (en) | 1983-01-20 |
EP0006472A1 (en) | 1980-01-09 |
JPS5528195A (en) | 1980-02-28 |
JPS6148736B2 (ja) | 1986-10-25 |
CA1121068A (en) | 1982-03-30 |
AU521818B2 (en) | 1982-04-29 |
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