JPS62102277A - Color display unit - Google Patents
Color display unitInfo
- Publication number
- JPS62102277A JPS62102277A JP60241410A JP24141085A JPS62102277A JP S62102277 A JPS62102277 A JP S62102277A JP 60241410 A JP60241410 A JP 60241410A JP 24141085 A JP24141085 A JP 24141085A JP S62102277 A JPS62102277 A JP S62102277A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- gate
- color
- electrode
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Optical Filters (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は画質の良いカラー表示ができるカラー表示装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a color display device capable of providing color display with good image quality.
従来は、文字９図形あるいはテレビ画像を表示する装置
として、陰極線管が広く用いられてきたが、近年、表示
装置の奥行きを薄くできるという利点があるために液晶
やＥＬなどを利用したドツトマトリックス形表示装置が
注目されるようになった。 しかし、このドツトマトリ
ックス形表示装置の場合、陰極線管と同等の解像度を得
ようとしてドツト（画素）数を増すと、特に時分割型液
晶表示装置の場合、クロストークが生じて画像のコント
ラストが著しく悪化する。これを防止するために各画素
１個１個に薄膜トランジスタ（以後ＴＰＴと略称）、薄
膜ダイオード等のスイッチング素子を付設した所謂アク
ティブマトリクス方式の表示装置が提案され、開発が進
められている。Conventionally, cathode ray tubes have been widely used as devices for displaying characters or television images, but in recent years, dot matrix tubes using liquid crystals, EL, etc. have been used because they have the advantage of being able to reduce the depth of the display device. Display devices have started to attract attention. However, in the case of this dot matrix type display device, when the number of dots (pixels) is increased in an attempt to obtain a resolution equivalent to that of a cathode ray tube, crosstalk occurs and the contrast of the image becomes significant, especially in the case of a time division type liquid crystal display device. Getting worse. In order to prevent this, a so-called active matrix type display device in which each pixel is provided with a switching element such as a thin film transistor (hereinafter abbreviated as TPT) or a thin film diode has been proposed and is being developed.
この種の表示装置の具体的に関連する先行技術としては
、日経エレクトロニクス１９８４年９月１０日号、 ｎ
ｏ、３５１． ｐｐ、２１１−２４０．が知られており
、これには液晶カラーパネル内にスイッチング用薄膜ト
ランジスタ（ＴＰＴ）を搭載したフラットカラーディス
プレイ装置の技術が紹介されている。Prior art specifically related to this type of display device is Nikkei Electronics, September 10, 1984 issue, n.
o, 351. pp, 211-240. is known, and introduces the technology of a flat color display device in which a switching thin film transistor (TPT) is mounted within a liquid crystal color panel.
すなわち、第８図に平面図で示すようにゲート線１とド
レイン線２との交差の近傍にスイッチング用トランジス
タ３を配設し、このゲート線１とドレイン線２とで囲ま
れた画素４を駆動している。That is, as shown in a plan view in FIG. 8, a switching transistor 3 is arranged near the intersection of the gate line 1 and the drain line 2, and the pixel 4 surrounded by the gate line 1 and the drain line 2 is It's driving.
このため、各画素４相互間の間隔が一様でなく、トラン
ジスタ３の無い辺では距離が短く、トランジスタ３の有
る辺では距離が長い、このため、各画素４を３色の赤（
Ｒ）、緑（Ｇ）および青（Ｂ）のカラーフィルタに振り
分けたとき、トランジスタ３の有る辺と無い辺とで混色
が異なるという問題があった。またカラーフィルタＲ，
ＧおよびＢの配置をストライブ状配置とすると、同一色
が縦方向に並ぶので、縦線が目立つという問題があった
。For this reason, the distance between each pixel 4 is not uniform, the distance is short on the side without the transistor 3, and the distance is long on the side with the transistor 3. For this reason, each pixel 4 is divided into three colors of red (
R), green (G), and blue (B) color filters, there was a problem in that the color mixture was different between the side with the transistor 3 and the side without it. Also, color filter R,
When G and B are arranged in a striped pattern, the same colors are lined up in the vertical direction, so there is a problem that the vertical lines stand out.
さらに同様にカラーフィルタＲ，ＧおよびＢをモザイク
状配置とすると、同一色が斜め方向に並ぶので、斜線が
目立つという問題があった。Furthermore, when the color filters R, G, and B are similarly arranged in a mosaic pattern, the same colors are arranged diagonally, so there is a problem that diagonal lines become noticeable.
本発明の目的は、３色のカラーフィルタＲ，ＧおよびＢ
の配置による混色を一様化したカラー表示装置を提供す
ることにある。The object of the present invention is to provide three color filters R, G and B.
It is an object of the present invention to provide a color display device in which color mixture due to the arrangement of colors is made uniform.
本発明の他の目的は、３色のカラーフィルタＲ２Ｇおよ
びＢの配置による画質の良いカラー画像が得られるカラ
ー表示装置を提供することにある。Another object of the present invention is to provide a color display device that can obtain color images of good quality by arranging three color filters R2G and B.
（発明の概要〕
本発明の一実施例によれば、ゲート線とドレイン線との
交点を中心として画素領域を規定することにより、混色
が一様化され、また画質の良好なカラー表示装置が提供
される。(Summary of the Invention) According to an embodiment of the present invention, by defining a pixel region centered on the intersection of a gate line and a drain line, color mixture is made uniform and a color display device with good image quality is provided. provided.
次に図面を用いて本発明の実施例を詳細に説明する。 Next, embodiments of the present invention will be described in detail using the drawings.
第１図は本発明によるカラー表示装置の一実施例を説明
するための図であり、同図Ａは平面図、同図Ｂは同図Ａ
におけるＩＢ−ＩＢラインを切断面にした場合の断面図
である。FIG. 1 is a diagram for explaining one embodiment of a color display device according to the present invention, in which figure A is a plan view and figure B is a plan view.
FIG. 3 is a cross-sectional view taken along the IB-IB line in FIG.
同図において、５ＵＢＩは１．ＩＣｍ１程の厚さを有す
ガラス基板であり、ＧＡＴＥはＣｒ等から成るゲート電
極である。ＡＳは非晶質のＳｉであり、ゲートＧＡＴＥ
の間には電界効果トランジスタ（ＦＥ’Ｔ）のゲート絶
縁膜として作用する膜Ｇ工が形成されている。ＳＤＩ及
びＳＤ２は一対のソース・ドレイン電極であり、シリコ
ン膜ＡＳ上に間隔をあけて、またゲート電極ＧＡＴＥが
それらをまたぐように形成されている。一対のソース・
ドレイン電極ＳＤは、回路のバイアス極性が変わると動
作上のソース・ドレインが入れ替るので。In the same figure, 5UBI is 1. It is a glass substrate having a thickness of about ICm1, and GATE is a gate electrode made of Cr or the like. AS is amorphous Si, and the gate GATE
A film G which acts as a gate insulating film of a field effect transistor (FE'T) is formed between them. SDI and SD2 are a pair of source/drain electrodes, which are formed on the silicon film AS with a gap between them, and the gate electrode GATE straddles them. A pair of sauces
For the drain electrode SD, the operational source and drain switch when the bias polarity of the circuit changes.
つまり通常のＦＥＴと同様に双方向性であるので。In other words, it is bidirectional like a normal FET.
両方共ソース・トレイン電極と名づける。このソース・
ドレイン電極ＳＤは下からＮ“（ドナー不純物濃度の高
い）非晶質Ｓｉ、Ｃｒ及びＡＱの３層構造とされている
８ Ｎ” Ｓｘ電極層は非晶質Ｓｉとの接触抵抗を下
げ、Ｃｒ電極層はＡｎ電極層がＳｉ層と反応するのを防
ぐために用いられる。ＰＳｖは保護膜であり、ＦＥＴを
湿気等から保護し。Both are called source and train electrodes. This source
The drain electrode SD has a three-layer structure consisting of N" (high donor impurity concentration) amorphous Si, Cr, and AQ from the bottom. The 8 N" Sx electrode layer lowers the contact resistance with the amorphous Si, and The electrode layer is used to prevent the An electrode layer from reacting with the Si layer. PSv is a protective film that protects the FET from moisture, etc.
透明性が高く耐湿性の良いＳｉｎ、膜やＳｉ□Ｎ。Highly transparent and moisture resistant Sin, film and Si□N.
膜で形成される。ＩＴＯはソース・ドレイン電極ＳＤの
一方（Ｓ Ｄ ２）に接続された透明導電膜であり、液
晶表示装置の一方の電極として作用する。Formed by a membrane. ITO is a transparent conductive film connected to one of the source/drain electrodes SD (S D 2), and acts as one electrode of the liquid crystal display device.
他方のソース・ドレイン電極ＳＱＬはＹ方向に走る配線
としても兼用されている。また、Ｘ方向にはゲート電極
ＧＡＴＥが配線層も兼ねて走っている。ＬＳは外部光が
ＦＥＴの心臓部であるゲート領域に入り込まないように
するための遮光膜であり、Ｃｒ材等で形成される。この
ＦＥＴはソース電極に対してゲート電極を正のバイアス
にすればソースとドレイン間の抵抗が小さくなり、ゲー
トバイアスを零に近くすれば大きな抵抗を示す。The other source/drain electrode SQL also serves as a wiring running in the Y direction. Furthermore, a gate electrode GATE runs in the X direction and also serves as a wiring layer. LS is a light shielding film for preventing external light from entering the gate region, which is the heart of the FET, and is made of Cr material or the like. In this FET, if the gate electrode is biased positively with respect to the source electrode, the resistance between the source and the drain becomes small, and if the gate bias is made close to zero, the resistance becomes large.
第２図にこのＴＰＴの製造方法を示す。FIG. 2 shows a method for manufacturing this TPT.
゛ まずガラス基板ＳＵＢを洗浄した後、Ｃｒをスパッ
タリング等により約１ 、０００人の厚さに形成する０
次に、写真処理技術によりＣｒ膜を選択的にエツチング
し、第２図Ａに示すようにゲート電極・配線をパターニ
ングする。゛ First, after cleaning the glass substrate SUB, Cr is formed to a thickness of about 1,000 by sputtering etc.
Next, the Cr film is selectively etched using a photoprocessing technique, and gate electrodes and wiring are patterned as shown in FIG. 2A.
プラズマ気相化学反応（ＣＶ Ｄ ：Ｃｈｅｍｉｃａｌ
ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、Ｓｉ３
Ｎ、膜を約１，０００〜４，０００人の厚さに形成する
（第２図Ｂ）、続いて、非晶質Ｓｉをプラス７ＣＶＤ技
術により約１，０００〜４，０００人の厚さにデポジシ
ョンする。続いてリンをドープした非晶質Ｓｉを４００
〜２，０００人の厚さにデポジションする。この非晶質
Ｓｉ層とリンをドープした非晶質シリコンはドライ・エ
ツチング技術等により、第２図Ｃに示すようし；パター
ニングされる。Plasma vapor phase chemical reaction (CVD: Chemical
Si3
N, a film is formed to a thickness of approximately 1,000 to 4,000 nm (Fig. 2B), and then amorphous Si is deposited to a thickness of approximately 1,000 to 4,000 nm using a plus 7 CVD technique. Deposit on. Next, 400% of phosphorus-doped amorphous Si was deposited.
Deposit to a thickness of ~2,000 people. This amorphous Si layer and the phosphorus-doped amorphous silicon are patterned as shown in FIG. 2C by dry etching or the like.
Ｃｒ膜及びＡ１層が、それぞれ６００．２，４００人の
厚さで続いて形成され、これらの膜は異なるエツチング
液に浸され、連続的にパターニングされる（第２図Ｄ）
、この時リンをドープした非晶質シリコンも続いて同じ
マスクでエツチングする。A Cr film and an A1 layer are subsequently formed, each with a thickness of 600.2,400 nm, and these films are immersed in different etching solutions and successively patterned (Fig. 2D).
At this time, the phosphorus-doped amorphous silicon is also subsequently etched using the same mask.
透明導電膜ＩＴＯはスパッタリング法等で約６００〜２
．０００人の厚さに被着され、フォトリソグラフィ技術
でパターニングされる（第２図Ｅ）。Transparent conductive film ITO is made by sputtering method etc. to about 600~2
．． It is deposited to a thickness of 0.000 mm and patterned using photolithographic techniques (FIG. 2E).
保護膜ｐｓｖはＳｉ３Ｎ、膜をプラズマＣＶＤ法により
デポジットすることにより約０．５〜２μｍの厚さに形
成される。The protective film psv is formed to have a thickness of about 0.5 to 2 μm by depositing a Si3N film by plasma CVD.
遮光１１ＡＬｓは前述したゲート電極ＧＡＴＥと同様な
方法により約ｔ、ｏｏｏ人 の厚さに被着、バターニン
グされる（第２図Ｆ）。The light shielding layer 11ALs is deposited and patterned to a thickness of approximately t,ooo thick by the same method as for the gate electrode GATE described above (FIG. 2F).
なお、本出願で、１つの画素および１つのドツトとは画
面の最小単位を指しており、例えば、赤。Note that in this application, one pixel and one dot refer to the smallest unit of the screen, for example, red.
緑および青の３つの色成分を使用したカラー表示装置で
は、各色の最小表示要素をピクセル（ｐｉｅ −ｔｕｒ
ｅ ｃｅｌｌの造語： Ｐｉｘａｌｌ）と称する。In a color display device using three color components, green and blue, the smallest display element of each color is called a pixel (pie-tur
A coined word for e cell: Pixall).
第１図Ａに示す１つのビクセル平面パターンＰＩＸＩは
透明導電膜ＩＴＯＩとＩｒＯ２とからなるピクセル電極
ＰＩＸの領域内でゲートＧＡＴＥとドレイン電極ＳＤＩ
とが交差され、この交差部分に薄膜トランジスタＴＰＴ
が形成されており、この薄膜トランジスタＴＰＴはピク
セル電極ＰＩＸの領域内に囲まれて形成されるとともに
、縦。One pixel plane pattern PIXI shown in FIG.
are crossed, and a thin film transistor TPT is installed at this intersection.
This thin film transistor TPT is formed surrounded by the region of the pixel electrode PIX, and is formed vertically.
横の配列ピッチがほぼ同じとなるように設計されており
、ドツトの大きさが縦、横同じである単色表示の場合は
そのままのパターンで行１列方向に配列すれば良い。The dots are designed so that the horizontal arrangement pitch is almost the same, and in the case of monochromatic display where the dots are of the same size both vertically and horizontally, it is sufficient to arrange them in the same pattern in one row and one column direction.
第３図Ａはピクセル平面パターンＰＩＸＩをＸおよびＹ
方向に配列したパターンを示している。Figure 3A shows the pixel plane pattern PIXI in X and Y
It shows patterns arranged in the direction.
同図Ｂは赤、緑および青の横ストライプフィルタＲ，Ｇ
およびＢを配列したときの平面図を示しており、図中左
下がりの実線ハツチング部分、右下がりの点線ハツチン
グ部分および二点鎖線クロスハツチング部分はそれぞれ
ピクセル電極ＩＴＯ上で赤、緑および青色に光って見え
る部分を示している。この場合、１つのビクセル平面パ
ターンＰＩＸＩで１つのｉ１１／４（ドツト）を構成し
ている。Figure B shows red, green, and blue horizontal stripe filters R and G.
and B are arranged, and the solid line hatching part on the lower left, the dotted line hatching part on the lower right, and the cross hatching part with two-dot chain lines in the figure are red, green, and blue on the pixel electrode ITO, respectively. It shows the part that looks shiny. In this case, one pixel plane pattern PIXI constitutes one i11/4 (dot).
第３図Ｃは同図Ｂにおける３Ｇ−３Ｃラインを切断面と
したときの断面図を示している。同図において、液晶Ｌ
Ｃは上下のガラス基板５ＵＢＩ及び５ＵＢ２間に封入さ
れ、液晶分子の向きは上下の配向膜０ＲＩ２及び０ＲＩ
Ｉで決められる。ＰＳＶ２はアクリル系の樹脂で形成さ
れた保護膜である。ＦＩＬはカラーフィルターである。FIG. 3C shows a sectional view taken along line 3G-3C in FIG. 3B. In the same figure, the liquid crystal L
C is sealed between the upper and lower glass substrates 5UBI and 5UB2, and the orientation of the liquid crystal molecules is determined by the upper and lower alignment films 0RI2 and 0RI.
It can be determined by I. PSV2 is a protective film made of acrylic resin. FIL is a color filter.
ＩｒＯ２は配列された複数のピクセル電極ＩＴＯＩに対
向する共通透明電極である。IrO2 is a common transparent electrode facing the plurality of arranged pixel electrodes ITOI.
このような表示体は、基板５ＵＢｌ側と５ＵＢ２側の積
層を別個に行い、その後液晶を封入することによって組
み立てられる。Such a display body is assembled by separately laminating the substrates 5UBl side and 5UB2 side, and then sealing the liquid crystal.
まず基板５ＵＢＩ （下板）側の積層は次のようにして
行われる。第２図のプロセスで作られたＴＰＴ実装基板
上に高分子樹脂がスピンナー等で塗布されその後ラビン
グ等によって配向膜０ＲＩＩが形成される。First, the lamination on the substrate 5UBI (lower plate) side is performed as follows. A polymer resin is coated with a spinner or the like on the TPT mounting substrate produced by the process shown in FIG. 2, and then an alignment film 0RII is formed by rubbing or the like.
一方、基板５ＵＢ２ （上板）側では、ガラス基板５Ｕ
ＢＺ上にカラーフィルターが形成され、更に保護膜ＰＳ
Ｖ２がその上に形成される。保護膜ＰＳＶ２上には共通
電極ＩＴＯ２がスパッタリング等によりデポジットされ
、最後に配向膜０ＲＩ２が配向膜０ＲＩＩと同様な方法
で形成される。On the other hand, on the substrate 5UB2 (upper plate) side, the glass substrate 5U
A color filter is formed on the BZ, and a protective film PS is further formed on the BZ.
V2 is formed thereon. A common electrode ITO2 is deposited on the protective film PSV2 by sputtering or the like, and finally an alignment film 0RI2 is formed in the same manner as the alignment film 0RII.
液晶ＬＣはこのようにして作られた上側及び下側積層基
板間に封入され、基板５ＵＢ１及び５ＵＢ２の外側には
それぞれ偏光板ＰＯＬＩ及びＰＯＬ２が実装される。The liquid crystal LC is sealed between the upper and lower laminated substrates thus produced, and polarizing plates POLI and POL2 are mounted on the outside of the substrates 5UB1 and 5UB2, respectively.
第４図Ａ、Ｂおよび第５図はこのようにして形成された
液晶表示装置（ＬＣ：Ｄ）パネル（ＰＮＬ）の等価回路
と、その周辺駆動回路を示すものである。ＬＶＳはＬＣ
Ｄ垂直走査回路であり、ＴＰＴのゲート電極に走査スイ
ッチング信号を印加する。FIGS. 4A and 4B and FIG. 5 show an equivalent circuit of a liquid crystal display device (LC:D) panel (PNL) formed in this way and its peripheral drive circuit. LVS is LC
D is a vertical scanning circuit that applies a scanning switching signal to the gate electrode of the TPT.
ＬＨ８はＬＣＤ水平走査回路であり、ＴＰＴのソース・
ドレイン電極ＳＤＩに順次選択的にビデオ信号を印加す
る。LH8 is an LCD horizontal scanning circuit, and the TPT source/
Video signals are sequentially and selectively applied to the drain electrodes SDI.
このような構成によれば、ゲート電極ＧＡＴＥとドレイ
ン電極ＳＤＩとの交点に薄膜トランジスタＴＰＴが形成
され、このトランジスタＴＰＴを囲むようにピクセル電
極ＰＩＸが形成される。したがって、互いに隣接するピ
クセル電極ＰＩＸ相互間の距離は四辺で相等しくなり、
混色が一様となる。According to such a configuration, the thin film transistor TPT is formed at the intersection of the gate electrode GATE and the drain electrode SDI, and the pixel electrode PIX is formed so as to surround this transistor TPT. Therefore, the distances between adjacent pixel electrodes PIX are equal on all four sides,
The color mixture becomes uniform.
第６図は本発明によるカラー表示装置の他の実施例を示
す平面構成図であり、前述の図と同一部分は同一符号を
付しである。同図において、同一のゲート電極ＧＡＴＥ
と同一のドレイン電極ＳＤ１で規定される薄膜トランジ
スタＴＦＴおよびピクセル電極ＰＩＸがそれぞれ２組の
薄膜トランジスタ’ｉ”ＰＴＡ、ＴＦＴＢとピクセル電
極Ｐ Ｉ ＸＡ。FIG. 6 is a plan view showing another embodiment of the color display device according to the present invention, and the same parts as in the previous figures are given the same reference numerals. In the same figure, the same gate electrode GATE
The thin film transistor TFT and the pixel electrode PIX defined by the same drain electrode SD1 are respectively two sets of thin film transistor 'i'PTA, TFTB and the pixel electrode PIXA.
ＰＩＸＢとから構成され、それぞれ千鳥状に配設されて
いる。すなわち、ゲート電極ＧＡＴＥとドレイン電極Ｓ
ＤＩの交点を中心として対角上に。PIXB, and are arranged in a staggered manner. That is, the gate electrode GATE and the drain electrode S
diagonally centered on the intersection of DI.
１ｆｆｌの薄膜トランジスタＴＦＴＡおよびピクセル電
極ＰＩＸＡからなる第１のピクセル平面パターンＰＩＸ
Ｉと、他の１１１１の薄膜トランジスタＴＦＴＢおよび
ピクセル電極ＰＩＸＢからなる第２のピクセル平面パタ
ーンＰＩＸ２とがゲート電極ＧＡＴＥを共通としてそれ
ぞれ配置されて１つのピクセル平面パターンＰＩＸ３か
らなる画素（ドツト）が構成されている。第７図はその
パターン図を示したものである。そして、各ピクセル平
面パターンＰＩＸ３には赤、緑および青の横ストライプ
フィルタＲ，ＧおよびＢが配列されている。この場合、
各フィルタＲ，Ｇ、Ｂの配列は、同図に示すように千鳥
状に配設される第１．第２のピクセル平面パターンＰＩ
ＸＩ、ＰＩＸ２には同一色の赤横ストライプフィルタＲ
が配列される構成でそれぞれ周期的に配置される。また
、各ドレイン電極５ＤＩＲ，５ＤＩＧおよび５ＤＩＢに
はそれぞれ赤、緑および青の信号が入力される。A first pixel plane pattern PIX consisting of a 1ffl thin film transistor TFTA and a pixel electrode PIXA
I and a second pixel plane pattern PIX2 consisting of another 1111 thin film transistors TFTB and pixel electrode PIXB are arranged with the gate electrode GATE in common, forming a pixel (dot) consisting of one pixel plane pattern PIX3. There is. FIG. 7 shows the pattern diagram. Red, green, and blue horizontal stripe filters R, G, and B are arranged in each pixel plane pattern PIX3. in this case,
The filters R, G, and B are arranged in a staggered manner as shown in the figure. Second pixel plane pattern PI
Red horizontal stripe filter R of the same color for XI and PIX2
are arranged periodically. Furthermore, red, green, and blue signals are input to each drain electrode 5DIR, 5DIG, and 5DIB, respectively.
このような構成によれば、１つのピクセル平面パターン
ＰＩＸ３が対角上にゲート電極ＧＡＴＥを共通として第
１のピクセル平面パターンＰＩＸ１と第２のピクセル平
面パターンＰＩＸ２として千鳥状に配置されるので、フ
ィルタＲ，Ｇ、Ｂのストライプ配置における縦線あるい
はモザイク配置における斜線等の見難さが全くなくなる
。またドレイン電極ＳＤＩは赤、緑および青毎に設けて
いるので、駆動が簡単となる。さらには１つのピクセル
平面パターンＰＩＸ３に２個の薄膜トランジスタＴＦＴ
Ａ、ＴＦＴＢおよびピクセル電極ＰＩＸＡ、ＰＩＸＢが
あるので、薄膜トランジスタの故障に起因する画素欠陥
の程度も低減される。According to such a configuration, one pixel plane pattern PIX3 is diagonally arranged as the first pixel plane pattern PIX1 and the second pixel plane pattern PIX2 with the gate electrode GATE in common, so that the filter Vertical lines in the R, G, and B stripe arrangement or diagonal lines in the mosaic arrangement are no longer difficult to see. Furthermore, since the drain electrodes SDI are provided for each of red, green, and blue, driving becomes easy. Furthermore, two thin film transistors TFT are included in one pixel plane pattern PIX3.
Since there are A, TFTB and pixel electrodes PIXA, PIXB, the extent of pixel defects due to thin film transistor failure is also reduced.
以上説明したように本発明によれば、ゲート線とドレイ
ン線との交点を中心として画素領域を規定したことによ
り、混色の一様性が良好となるとともに、同一色の配列
が直線状に偏らなくなるので見易いカラー画像が提供さ
れる等の極めて優れた効果が得られる。As explained above, according to the present invention, by defining the pixel area around the intersection of the gate line and the drain line, the uniformity of color mixture is improved, and the arrangement of the same color is not biased linearly. This provides extremely excellent effects such as providing an easy-to-see color image.
第１図ないし第５図は本発明によるカラー表示装置の一
実施例を説明するための図、第６図および第７図は本発
明の他の実施例を説明するための図、第８図は従来例を
示す図である。
ＳＵＢ、５ＵＢＩ、５ＵＢ２・・・ガラス基板、ＧＡＴ
Ｅ・・・ゲート電極、ＦＥＴ・・・電界効果トランジス
タ、ＧＩ・・・ゲート絶縁膜、ＳＤ・・・ソース・ドレ
イン電極、ＳＤＩ・・・ドレイン電極、ＳＤ２・・・ソ
ース電極、ＩＴ○、ＩｒＯ２，ＩｒＯ２・・・透明導電
膜、ＬＳ・・・遮光膜、ＡＳ−−−非晶質Ｓｉ層、ＰＳ
ＶＩ、ＰＳｖ２・・・保護膜、○ＲＩＩ、０ＲＩ２・・
・配向膜、ＬＣ・・・液晶、ＦＩＬ・・・フィルタ、Ｐ
ＯＬＩ、ＰＯＬ２−−−偏光板、ＬＣＤ−−一液晶表示
装置、ＰＮＬ・・・パネル、ＴＦＴ、ＴＦＴＡ、ＴＦＴ
Ｂ・・・薄膜トランジスタ、ｐｒＸ、ＰＩＸＡ、ＰＩＸ
Ｂ・・・ピクセル電極、ＰＩＸＩ、ＰＩＸ２．ＰＩＸ３
・・・ピクセル平面パターン、ＬＨ５・・・ＬＣＤ水平
走査回路、ＬＶＳ・・・ＬＣＤ垂直走査回路。
代理人 弁理士 小 川 勝 男
第２図Ａ
ＧＡＴＥ
ＬＣＬ］ ＰＮＬ ＳＤＩ第６図1 to 5 are diagrams for explaining one embodiment of a color display device according to the present invention, FIGS. 6 and 7 are diagrams for explaining another embodiment of the present invention, and FIG. 1 is a diagram showing a conventional example. SUB, 5UBI, 5UB2...Glass substrate, GAT
E...Gate electrode, FET...Field effect transistor, GI...Gate insulating film, SD...Source/drain electrode, SDI...Drain electrode, SD2...Source electrode, IT○, IrO2 , IrO2...transparent conductive film, LS...light shielding film, AS---amorphous Si layer, PS
VI, PSv2...protective film, ○RII, 0RI2...
・Alignment film, LC...liquid crystal, FIL...filter, P
OLI, POL2 --- polarizing plate, LCD --- liquid crystal display device, PNL... panel, TFT, TFTA, TFT
B...Thin film transistor, prX, PIXA, PIX
B...Pixel electrode, PIXI, PIX2. PIX3
...Pixel plane pattern, LH5...LCD horizontal scanning circuit, LVS...LCD vertical scanning circuit. Agent Patent Attorney Katsuo Ogawa Figure 2 A GATE LCL] PNL SDI Figure 6
Claims (1)
複数色について有し、これらの各単色画素を走査線と信
号線とにマトリックス状に接続してなるカラー表示装置
において、前記単色画素の同色のものを前記走査線と信
号線との交差点を中心として配置したことを特徴とする
カラー表示装置。In a color display device having monochromatic pixels provided with switching elements for display selection for a plurality of colors, and each monochromatic pixel being connected to a scanning line and a signal line in a matrix, the monochromatic pixels have the same color. A color display device characterized in that: is arranged centered at the intersection of the scanning line and the signal line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24141085A JPH071357B2 (en) | 1985-10-30 | 1985-10-30 | Color display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24141085A JPH071357B2 (en) | 1985-10-30 | 1985-10-30 | Color display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102277A true JPS62102277A (en) | 1987-05-12 |
| JPH071357B2 JPH071357B2 (en) | 1995-01-11 |
Family
ID=17073873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24141085A Expired - Fee Related JPH071357B2 (en) | 1985-10-30 | 1985-10-30 | Color display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071357B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184963B1 (en) | 1987-06-10 | 2001-02-06 | Hitachi, Ltd. | TFT active matrix LCD devices employing two superposed conductive films having different dimensions for the scanning signal lines |
| WO2006085529A1 (en) * | 2005-02-09 | 2006-08-17 | Sharp Kabushiki Kaisha | Display device and display device manufacturing method |
-
1985
- 1985-10-30 JP JP24141085A patent/JPH071357B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184963B1 (en) | 1987-06-10 | 2001-02-06 | Hitachi, Ltd. | TFT active matrix LCD devices employing two superposed conductive films having different dimensions for the scanning signal lines |
| US6384879B2 (en) | 1987-06-10 | 2002-05-07 | Hitachi, Ltd. | Liquid crystal display device including thin film transistors having gate electrodes completely covering the semiconductor |
| US6839098B2 (en) | 1987-06-10 | 2005-01-04 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US6992744B2 (en) | 1987-06-10 | 2006-01-31 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US7196762B2 (en) | 1987-06-10 | 2007-03-27 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US7450210B2 (en) | 1987-06-10 | 2008-11-11 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| WO2006085529A1 (en) * | 2005-02-09 | 2006-08-17 | Sharp Kabushiki Kaisha | Display device and display device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH071357B2 (en) | 1995-01-11 |
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