JPS62101125A - Input circuit for addition/subtraction counter - Google Patents
Input circuit for addition/subtraction counterInfo
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- JPS62101125A JPS62101125A JP23953285A JP23953285A JPS62101125A JP S62101125 A JPS62101125 A JP S62101125A JP 23953285 A JP23953285 A JP 23953285A JP 23953285 A JP23953285 A JP 23953285A JP S62101125 A JPS62101125 A JP S62101125A
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Abstract
Description
〔産業上の利用分野〕
本発明は、加減算カウンタの入力回路に関する。
〔従来の技術〕
従来この種の入力回路には第４図に示すものがある。図
において、２１はオア回路、２２はオンディレー回路、
２３は方向判別回路で、２４は加減算カウンタである。
加減算カウンタ２４はクロック入力端子ＣＫ、加算・減
算等指令入力端子（以下入力端子という）Ｕ／Ｄを有し
、入力端子Ｕ／ＤがＨ（高）レベルの信号が与えられて
いるときにクロック入力端子ＣＫにクロック入力が入る
と「１」だけ加算計数し、入力端子Ｕ／ＤにＬ（低）レ
ベルの信号が与えられているときにクロック入力が入る
と「１」だけ減算計数する。
方向判別回路２３はＲ−３式メモリ回路等から構成され
、加算入力Ａが入力されるとこの信号を記憶して入力端
子Ｕ／ＤへＨレベル信号を送出し、減算人力Ｂが入力さ
れると入力端子Ｕ／ＤへＬレベル信号を送出する。オン
ディレー回＄２２は加算人力Ａ及び減算入力Ｂを遅延さ
せるためのもので、先の方向判別回路２３から入力端子
Ｕ／Ｄに与えられろ信号が反転した後一定時間ｔ、たっ
てからクロック入力端子ＣＫに信号を送出し、正確な加
減算カウント動作を行わせる。
第５図は第４図の入力回路のタイムチャー１・である。
この入力回路の場合、加算入力Ａと減算人力Ｂとが重複
して入力されないことが必要である。
クロック入力端子ＯＫに入力されるパルスは、オア回路
２１及びオンディレー回路２２を介して与丸られるので
、（ａ）、’ （ｂ）に示す各人力Ａ。
Ｂから時間ｔａだけ遅延された信号となる。（同図（Ｃ
）参照）。また、入力端子Ｕ／Ｄに入力される信号は同
図（ｄ）に示すように、方向判別回路２３により減算人
力Ｂの立上りがとらえられてＬレベル信号となる。そし
て、加減算カウンタ２４は入力端子Ｕ／ＤにＨレベル信
号が与えられている間にクロック入力端子ＣＫにクロッ
クパルスが２９入力されるので、その計数値はｎ−＋
ｎ＋２となり、次に入力端子Ｕ／ＤにＬレベル信号が与
えられた時にクロックパルスが１個入力されるのでて入
力しなかった場合であるが、これらの入力ＡｐＢが重複
した場合には第６図のタイムチャー１・に示すように動
作する。すなわち、加算入力Ａが入力している時に減算
入力Ｂも入力されてしまうと、クロック入力端子ＣＫに
は減算入力Ｂに対応した信号が伝えられない（同図（Ｃ
）参照）。更に、方向判別回路２３には再入力が同時に
与えられることになり、加減算カウンタ２４の入力端子
Ｕ／Ｄに入力される信号は不安定になり、正確に信号が
伝えられなくなる（同図（ｄ）参照）。乙のため計数値
は、本来ｎ −ｏ ｎ ＋１→ｎ ＋ ２とならなけれ
ばならないところが、ｎ→ｎ ＋ １となったままで、
正確なカウント動作ができない（同図（ｅ）参照）。
以上のように従来のこの種の入力回路においては、加算
人力Ａと減算入力Ｂとを個別に重複しないように入力し
なければならないという制限があった。
本発明は以上の問題点を解決するためになされたもので
、加算入力と減算入力とが重複して同時に入力しても正
確に計数できるようにした加減算カウンタの入力回路を
得ることを目的とする。
〔問題点を解決するための手段〕
本発明に係る加減算カウンタの入力回路は、加算入力に
基づいてオン出力を送出し、リセット信号に基づいてリ
セットする第１の記憶手段；減算入力に基づいてオン出
力を送出し、リセット信号に基づいてリセットする第を
記憶手段；前記第１の記憶手段及び第２の記憶手段に接
続され、一方の記憶手段の出力のみを送出するゲート回
路；該ゲート回路を介して得られた第１の記憶手段の出
力を所定時間遅延した段歩なくとも第１の記憶手段にリ
セット信号を送出する第１の遅延回路；前記ゲート回路
を介して得られた第２の記憶手段の出力を所定時間遅延
した段歩なくとも第２の記憶手段にリセッ）・信号を送
出する第２の遅延回路；前記第１の遅延回路及び第２の
遅延回路の出力がそれぞれ与えられ、加減算カウンタの
加算・減算指令入力端子に加算又は減算指令信号を印加
する方向判別回路；及び前記第１の遅延回路及び＠２の
遅延回路の出力をそれぞれ所定時間遅延したのち加減算
カウンタのクロック入力端子に印加する第３の遅延回路
；を備えている。
〔作用〕
本発明においては、加算入力と減算入力とが同時に入力
した場合、双方向とも一時それぞれ記憶手段に記憶され
、先に入力した一方のみがゲート回路を経由して遅延回
路に入力する。そして、遅延回路の出力はの記憶手段に
リセット信号として与久らねると共に、方向判別回路及
び第３の遅延回路に与左られる。そして、方向判別回路
及び第３の遅延回路の出力により所望の加算又は減算計
数がなさｆｌろ。一方の記憶手段がリセットすると、次
に他方の記憶手段の出力がゲート回路を介して送出され
、前述の場合と同様な動作をすることにより、所望の減
算又は加算計数がなされる。
〔実施例〕
以下本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例に係る加減算カウンタの入力
回路のブロック図である。
図において、１，２はリセット入力端子付きのＤ型フリ
ップ７０ツブ回に；１（以下単にフリップ回路という）
である。このフリッププロップ回＃！１゜２（より端子
（ＤＩ、Ｄ２）がＨレベルに保持されており、入力端子
Ｃ（Ｃ１，Ｃ２）に与えられる信号の立上がりにより出
力端子Ｑ （Ｑｌ、Ｑ２）の出力がオンし、その状態が
保持されろ。３，４はナンド回路、５，６はインバータ
回路、７，８はオンディレー回路である。このオンディ
レー回路７，８（よオン入力があった役所定時間ｔ６１
１後にオン出力を送出する。９，１０はオフディレー回
路で、オフ入力があった後所定時間も。１１後にオフ出
力を送出する。１１はオア回路、１２は方向判別回路で
ある。１３はオンディレー回路で、オン入力があった役
所定時間ｔ□後にオン出力を送出する。１４は加減算カ
ウンタである。
ここで、オンディレー回路７，８、オフディレー回ＭＩ
！ｔ９及びオンディレー回路１４の各遅延時間には次の
関係があるものとする。
ｔｏ、ｌ＞む。ｆ＃＞ｔ＋
次に上述の回路の動作を第２図及び第３図のフローチャ
ー１・に基づいて説明する。
第２図のフローチャー１・は加算人力Ａが入力されてい
るとき、減算人力Ｂが入力してきた場合の例である。
加算人力Ａ（同図（ａ）参照）がフリップフロップ＠Ｗ
！１の入力端子Ｃ１に入力すると、その出力Ｑ１はＨレ
ベルとなる（同図（Ｃ）参照）。このとき、フリップフ
ロップ２の出力はＬレベルであるから、その出力がナン
ド回′Ｉ８４を介してナンド回路３に与えられている。
このため、ナンド回路３にはフリッププロップ回＃Ｊ１
の出力Ｑ１とナンド回路４の出力とが与えられ、その出
力はＬレベルとなる （同図（ｅ）参照）。ナンド回路
３の出力はインバータ回＃ＩＩ５で反転され（同図（ｇ
）参照）、その後オンディレー回路７に入力する。
インディレー回路７はオン入力があった後時間ｔｏｎ後
にパルスを送出する（同図（[Industrial Application Field] The present invention relates to an input circuit for an addition/subtraction counter. [Prior Art] A conventional input circuit of this type is shown in FIG. In the figure, 21 is an OR circuit, 22 is an on-delay circuit,
23 is a direction determining circuit, and 24 is an addition/subtraction counter. The addition/subtraction counter 24 has a clock input terminal CK and an addition/subtraction command input terminal (hereinafter referred to as input terminal) U/D. When a clock input is input to the input terminal CK, the count is added by "1", and when the clock input is input while an L (low) level signal is applied to the input terminal U/D, the count is subtracted by "1". The direction determination circuit 23 is composed of an R-3 type memory circuit, etc., and when the addition input A is input, it stores this signal and sends an H level signal to the input terminal U/D, and the subtraction input B is input. and sends an L level signal to input terminal U/D. The on-delay circuit $22 is for delaying the addition input A and the subtraction input B, and the clock is input after a certain period of time t has passed after the signal applied to the input terminal U/D from the direction discrimination circuit 23 is inverted. A signal is sent to the terminal CK to perform accurate addition/subtraction counting operations. FIG. 5 is a time chart 1 of the input circuit of FIG. In the case of this input circuit, it is necessary that the addition input A and the subtraction input B are not input redundantly. The pulses input to the clock input terminal OK are passed through the OR circuit 21 and the on-delay circuit 22, so that each input A shown in (a) and (b). The signal is delayed from B by the time ta. (Same figure (C
)reference). Further, the signal input to the input terminal U/D becomes an L level signal when the rising edge of the subtraction human power B is detected by the direction determining circuit 23, as shown in FIG. 2(d). Since 29 clock pulses are input to the clock input terminal CK of the addition/subtraction counter 24 while the H level signal is applied to the input terminal U/D, the count value is n-+
n+2, and when the next L level signal is given to the input terminal U/D, one clock pulse is input, so this is the case where no clock pulse is input, but if these inputs ApB overlap, the 6th pulse It operates as shown in time chart 1 in the figure. In other words, if subtraction input B is also input while addition input A is being input, the signal corresponding to subtraction input B will not be transmitted to the clock input terminal CK (see (C) in the same figure).
)reference). Furthermore, the re-input is given to the direction discrimination circuit 23 at the same time, and the signal input to the input terminal U/D of the addition/subtraction counter 24 becomes unstable and cannot be accurately transmitted (see (d) in the same figure). )reference). Because of B, the count value should originally be n - o n + 1 → n + 2, but it remains n → n + 1,
Accurate counting operation cannot be performed (see figure (e)). As described above, in this type of conventional input circuit, there is a limitation in that the addition manual input A and the subtraction input B must be input individually so as not to overlap. The present invention has been made in order to solve the above problems, and an object of the present invention is to provide an input circuit for an addition/subtraction counter that allows accurate counting even if addition input and subtraction input overlap and are input at the same time. do. [Means for Solving the Problem] The input circuit of the addition/subtraction counter according to the present invention has a first storage means that sends out an on-output based on the addition input and reset based on the reset signal; a first storage means that sends out an ON output and resets based on a reset signal; a gate circuit that is connected to the first storage means and the second storage means and sends out only the output of one of the storage means; the gate circuit a first delay circuit that delays the output of the first storage means obtained through the gate circuit by a predetermined time and sends out at least a reset signal to the first storage means; a second delay circuit obtained through the gate circuit; a second delay circuit that sends out a signal; the outputs of the first delay circuit and the second delay circuit are respectively applied; and a direction determining circuit that applies an addition or subtraction command signal to the addition/subtraction command input terminal of the addition/subtraction counter; and a clock of the addition/subtraction counter after delaying the outputs of the first delay circuit and @2 delay circuit by a predetermined time, respectively. A third delay circuit for applying voltage to the input terminal is provided. [Operation] In the present invention, when an addition input and a subtraction input are input at the same time, both inputs are temporarily stored in the storage means, and only the input input first is input to the delay circuit via the gate circuit. The output of the delay circuit is applied to the storage means as a reset signal, and is applied to the direction determining circuit and the third delay circuit. Then, the desired addition or subtraction count is determined by the outputs of the direction determining circuit and the third delay circuit. When one of the storage means is reset, the output of the other storage means is then sent through the gate circuit, and the desired subtraction or addition count is performed by performing the same operation as in the previous case. [Example] Hereinafter, an example of the present invention will be described based on the drawings. FIG. 1 is a block diagram of an input circuit of an addition/subtraction counter according to an embodiment of the present invention. In the figure, 1 and 2 are D-type flip 70 circuits with a reset input terminal; 1 (hereinafter simply referred to as a flip circuit)
It is. This flip flop times #! 1゜2 (the terminals (DI, D2) are held at H level, and the rising edge of the signal applied to the input terminal C (C1, C2) turns on the output of the output terminal Q (Ql, Q2). The state should be maintained. 3 and 4 are NAND circuits, 5 and 6 are inverter circuits, and 7 and 8 are on-delay circuits.
After 1, it sends an on output. 9 and 10 are off-delay circuits for a predetermined period of time after there is an off-input. After 11, the off output is sent. 11 is an OR circuit, and 12 is a direction determining circuit. 13 is an on-delay circuit that sends out an on-output after a predetermined time t□ when there is an on-input. 14 is an addition/subtraction counter. Here, the on-delay circuits 7 and 8, the off-delay circuit MI
! It is assumed that the following relationship exists between t9 and each delay time of the on-delay circuit 14. to, l>mu. f#>t+ Next, the operation of the above-mentioned circuit will be explained based on flowchart 1 in FIGS. 2 and 3. Flowchart 1 in FIG. 2 is an example in which subtractive human power B is input when addition human power A is input. Addition human power A (see figure (a)) is a flip-flop @W
! 1, its output Q1 becomes H level (see (C) in the figure). At this time, since the output of the flip-flop 2 is at L level, the output is applied to the NAND circuit 3 via the NAND circuit 'I84. Therefore, the NAND circuit 3 has a flip-flop circuit #J1.
The output Q1 of the NAND circuit 4 and the output of the NAND circuit 4 are given, and the output becomes L level (see (e) in the same figure). The output of the NAND circuit 3 is inverted at the inverter #II5 (see figure (g)
), and then input to the on-delay circuit 7. The indy relay circuit 7 sends out a pulse after a time ton after the ON input (as shown in the same figure).
【）参照）。
このパルス信号はオフディレー回路９に入力される。オ
フディレー回路９の出力Ｑｌ（同図（ｋ）参照）はフリ
ップフロップ回路１のリセット端子Ｒ】に入力し、その
出力％Ｌレベルにする（同図（ｃ）参照）。これにより
、ナンド回路３の出力はトＩレベルになり、インバータ
回路５の出力ζよＬレベルになる（同図（ｅ）ｐ （
ｇ）参照）。そして、オンディし・−回路７の出力はＬ
レベルとなる。
そして、オフディレー回路９の出力は方向判別回路１２
に与えられ、その出力は■ルベルとなって加減算カウン
タ１４の入力端子Ｕ／Ｄに入力され（同図（ｎ）参照）
、加算計数指令信号となる。
また、オンディレー回路９の出力はオア回路１１を介Ｉ
７てオンディレー回＃５１３に入力し、所定時間１．後
にオン信号が加減算カウンタ１４のクロック入力端子Ｇ
Ｋに与えられ（同図（ｍ）参照）、ここで、計数値がｎ
→ｎ＋１となる（同図（０）参照）。なお、オンディレ
ー回路７の出力がＬレベルになってからオフディレー回
路９の出力は同図（ｋ）に示すように時間ｔ６１．後に
Ｌレベルになる。同様にオンディレー回路１３の出力、
即ちクロック入力端子ＣＫの入力もＬレベルとなる。減
算入力についてみろと減算入力Ｂがフリップフロップ回
路２に入力しく同図（ｂ）参照）、その出力（同図（ｄ
）参照）はナンド回路４に入力する。
これにより、ナンド回路４の入力は「ＨＪ・ｒｌｌ、と
なるので、その出力はＨレベルからＬレベルに変わる（
同図（ｆ）参照）。ナンド回路４の出力はインバータ回
路６に入力し、反転した信号が得られる（同図（ｈ）参
照）。インバータ回路６の出力はインディレー回路８に
入力し、所定時間（。。
後にオン信号をオフディレー回路１０に送出する（同図
Ｎ）参照）。オフディレー回路 １０はオンディレー回
＃！！８からのＬレベル信号が与えられた後所定時ｌＩ
ｉ ｔａｃｔ後に信号（Ｌレベル信号）を送出する（同
図（１）参照）。
ところで、オフディレー回路１０の出力はフリップフロ
ップ回路２のリセット端子Ｒ２に入力し、その出力Ｑ２
をＬレベルする（同図（ｄ）参照）。
これにより、ナンド回路４の出力はＨレベルになり、イ
ンバータ回ｇ８６の出力はＬレベルになる（同図（ｆ
）、 （ｈ ）参照）。
同時にオフディレー回路１０の出力は方向判別回路１２
に与えられ、その出力はＬレベルとなって加減算カウン
タ１４のＬＪ／Ｄ端子に入力され（同図（ｎ）参照）、
減算計数指令信号となる。また、オンディレー回路１０
の出力はオア回路１１を介してオンディレー回＃！！１
３に入力し、所定時間ｔ８後にオン信号が加減算カウン
タ１４のクロック入力端子ＧＫに与えられ（同図（、ｎ
）参照）、ここで減算されて計数値がｎ＋１−ｎ（同図
（０）参照）となる。なお、オンディレー回路１３の出
力、即ちクロック入力端子ＣＫの信号状態はオフディレ
ー回路９の出力がＬレベルになった時に同じくＬレベル
となる。
次に、第３図のフローチャー１〜について説明する。こ
れは加算入力Ａが入力した直後（ｔ２゜１２＜ １゜、
）に減算入力Ｂが入力した場合の例である。
加算人力Ａによる動作は第２図のフローチャートとほぼ
同一であるから、その点の説明は省略する。すなわち第
３図の（ａ）、（ｃ）、（ｅＬ （ｇ）。
（ｉ）、（ｋ）、（ｍ）、（ｎ）、（ｏ）についての加
算人力Ａによる動作は、第２図のそれとほぼ同一である
。
減算入力Ｂが加算人力Ａの後ｔ２時間（ｔｚ＜ｔ。。）
に続いてフリップフロップ回路２に入力すると（同図（
ｂ）参照）、その出力Ｑ２はＩ］レベルとなる（同図（
ｄ）参照）。ナンド回路４にはフリップフロップ回＃１
２の出力とナンド回路３の出力とが与えられており、こ
のときの入力は「Ｈ」・「Ｌ」であるからその出力は１
ルベルのままとなっティる（同ＩＢ（ｆ）参照）。次に
、フリップフロップ回路１の出力Ｑ１がＬレベルとなり
（同図（Ｃ）参照）、ナンド回路３の出力がＨレベルと
なると（同図（ｅ）参照）、ナンド回路４の出力はＬレ
ベルＺこなる（同図（ｆ）参照）。ナンド回路４の出力
はインパーク回路６に入力し、反転した信号が得られる
（同図（ｈ）参照）。インバータ回路６の出力はオンデ
ィレー回路８に入力され、所定時間ｔ６１１後に■）レ
ベルの信号を送出する（同図（ｊ）参照）。このＨレベ
ルの信号はオフディレー回路１０に入力される。オフデ
ィレー回路１０の出力（同図（ｌ＞参照）はフリップフ
ロップ回路２のリセット端子Ｒ２に入力し、その出力Ｑ
２をリセット端子てＬレベルにする（同図（ｄ）参照）
。これによりナンド回路４の出力はＨレベルになり、イ
ンバータ回路６の出力はＬレベルになる（同図（ｆ）、
（ｈ）参照）。
一方、オンディレー回路１０の出力は方向判別口＃５１
２にも与えられ、その出力はＬレベルとなって加減算カ
ウンタ１４の入力端子Ｕ／Ｄに入力され（同図（、）参
照）、減算計数指令信号となる。また、オンディレー回
路１０の出力はオア回路１１をかいしてオンディレー回
路１３に入力し、所定時間ｔ、後にオン信号が加減算カ
ウンタ１４のクロック入力端子ＣＫに与えられ（同図（
ｎｌ）参照）、ここで減算されて計数値がｎ ＋１→ｎ
となる（同図（０）参照）。
以上のように加算人力Ａと減算入力Ｂとが微少時間差で
入力された場合でも、後に入力された信号は一方のフリ
ップフロップ回路１，２に記憶され、先に入力された方
の信号で計数を行ない、終了後に記憶されている他方の
入力信号により計数する。このため、加算入力Ａと減算
人力Ｂとが同時に入力した場合（ｔ２−０１でも、フリ
ップフロップ回路１，２及びナンド回路３，４の特性の
バラツキや配線（プリント板）の差異等により、いずれ
か一方の入力がナンド回路３，４の一方の出力に現れる
と、次の瞬間に他方の入力は待機させられるので、上記
の経時的な動作で正確な計数処理が行なえる。すなわち
、ナンド回路３，４の応答が非常（こ早いので、適切な
処理ができる。
また、上述の実施例では加算人力Ａが入力された後に減
算入力Ｂが入力された場合について説明したが、その逆
の場合でも全く同様に正確な計数処理がか行なえる。
当然、通常の加算人力Ａが入力されて加算計数した後、
次に減算人力Ｂが入力される場合（第５図の場合）また
、加算信号、減算信号がそれぞれ連続して入力する場合
等についても同様に正確な係数処理を行なうことができ
ることはいうまでもない。
〔発明の効果〕
本発明ｔよ以上説明したとおり、加算入力と減算入力と
が同時に入力しても先に入力した一方信号に基づいて計
数をした後に他方の信号に基づいて計数をするようにし
たので、本発明に係る入力回路を付加した加減算カウン
タは加算入力と減算入力とが同時に入力するような状態
下での計数も可能となり、その適用範囲は著しく広いも
のとなっている。【)reference). This pulse signal is input to the off-delay circuit 9. The output Ql of the off-delay circuit 9 (see (k) in the same figure) is inputted to the reset terminal R of the flip-flop circuit 1, and the output is set at the %L level (see (c) in the same figure). As a result, the output of the NAND circuit 3 becomes the I level, and the output ζ of the inverter circuit 5 becomes the L level (Fig.
(see g)). Then, the output of circuit 7 is L
level. The output of the off-delay circuit 9 is output from the direction determining circuit 12.
The output is given to the input terminal U/D of the addition/subtraction counter 14 as a rubel (see (n) in the same figure).
, becomes an addition counting command signal. In addition, the output of the on-delay circuit 9 is passed through the OR circuit 11 to I
7, enter the on-delay time #513, and set the predetermined time 1. Later, the ON signal is applied to the clock input terminal G of the addition/subtraction counter 14.
K (see figure (m)), where the count value is n
→n+1 (see (0) in the same figure). Note that after the output of the on-delay circuit 7 becomes L level, the output of the off-delay circuit 9 changes at time t61. as shown in FIG. Later it becomes L level. Similarly, the output of the on-delay circuit 13,
That is, the input of the clock input terminal CK also becomes L level. Regarding the subtraction input, the subtraction input B is input to the flip-flop circuit 2 (see figure (b)), and its output (see figure (d)
) is input to the NAND circuit 4. As a result, the input of the NAND circuit 4 becomes "HJ・rll," so its output changes from H level to L level (
(See figure (f)). The output of the NAND circuit 4 is input to the inverter circuit 6, and an inverted signal is obtained (see (h) in the figure). The output of the inverter circuit 6 is input to the indy delay circuit 8, and after a predetermined period of time, an on signal is sent to the off delay circuit 10 (see N in the figure). Off-delay circuit 10 is on-delay time #! ! lI at a predetermined time after the L level signal from 8 is given.
After i tact, a signal (L level signal) is sent out (see (1) in the figure). By the way, the output of the off-delay circuit 10 is input to the reset terminal R2 of the flip-flop circuit 2, and its output Q2
is set to L level (see (d) in the same figure). As a result, the output of the NAND circuit 4 becomes H level, and the output of the inverter circuit g86 becomes L level ((f)
), (see (h)). At the same time, the output of the off-delay circuit 10 is transmitted to the direction determining circuit 12.
The output becomes L level and is input to the LJ/D terminal of the addition/subtraction counter 14 (see (n) in the same figure).
This becomes a subtraction count command signal. In addition, the on-delay circuit 10
The output of #! is on-delayed through the OR circuit 11. ! 1
3, and after a predetermined time t8, an on signal is given to the clock input terminal GK of the addition/subtraction counter 14 (see Figure 1).
) is subtracted here, and the count value becomes n+1-n (see (0) in the figure). Note that the output of the on-delay circuit 13, that is, the signal state of the clock input terminal CK becomes L level when the output of the off-delay circuit 9 becomes L level. Next, flowchart 1 to FIG. 3 will be explained. This occurs immediately after addition input A is input (t2゜12<1゜,
) is an example in which subtraction input B is input. Since the operation by the addition human power A is almost the same as that in the flowchart of FIG. 2, the explanation thereof will be omitted. That is, the operations by the addition human power A for (a), (c), (eL (g)) in Fig. 3. (i), (k), (m), (n), (o) are as shown in Fig. 2. The subtraction input B is almost the same as that of the addition input A at t2 hours (tz<t..)
Then, when it is input to the flip-flop circuit 2 (the same figure (
b)), its output Q2 becomes I] level (see figure (
d)). NAND circuit 4 has flip-flop circuit #1
The output of 2 and the output of NAND circuit 3 are given, and since the inputs at this time are "H" and "L", the output is 1.
It remains as a rubel (see IB(f)). Next, when the output Q1 of the flip-flop circuit 1 becomes an L level (see (C) in the same figure) and the output of the NAND circuit 3 becomes an H level (see (e) in the same figure), the output of the NAND circuit 4 becomes an L level. Z comes (see figure (f)). The output of the NAND circuit 4 is input to the impark circuit 6, and an inverted signal is obtained (see (h) in the figure). The output of the inverter circuit 6 is input to the on-delay circuit 8, and after a predetermined time t611, a signal at level (■) is sent out (see (j) in the figure). This H level signal is input to the off-delay circuit 10. The output of the off-delay circuit 10 (see figure (l)) is input to the reset terminal R2 of the flip-flop circuit 2, and its output Q
2 to the reset terminal and set it to L level (see figure (d))
. As a result, the output of the NAND circuit 4 becomes H level, and the output of the inverter circuit 6 becomes L level ((f) in the same figure,
(see (h)). On the other hand, the output of the on-delay circuit 10 is
2, and its output becomes L level and is input to the input terminal U/D of the addition/subtraction counter 14 (see (,) in the same figure), and becomes a subtraction count command signal. Further, the output of the on-delay circuit 10 is inputted to the on-delay circuit 13 through the OR circuit 11, and after a predetermined time t, an on-signal is given to the clock input terminal CK of the addition/subtraction counter 14 (see FIG.
nl)), the count value is subtracted here from n + 1 → n
(See (0) in the same figure). As described above, even if the addition input A and the subtraction input B are input with a slight time difference, the signal input later is stored in one of the flip-flop circuits 1 and 2, and the signal input earlier is used for counting. After completing the calculation, count is performed using the other stored input signal. Therefore, if addition input A and subtraction input B are input at the same time (even at t2-01, due to variations in the characteristics of flip-flop circuits 1 and 2 and NAND circuits 3 and 4, differences in wiring (printed board), etc.), When one of the inputs appears at the output of one of the NAND circuits 3 and 4, the other input is put on standby at the next instant, so accurate counting can be performed by the above-mentioned operation over time.In other words, the NAND circuit The responses of 3 and 4 are very fast (so that appropriate processing can be performed).Also, in the above embodiment, the case where the subtraction input B was input after the addition input A was input was explained, but the reverse case However, accurate counting processing can be performed in exactly the same way.Of course, after the normal addition human power A is input and addition counting is performed,
It goes without saying that accurate coefficient processing can be performed in the same way when the subtractive human power B is input (as shown in Figure 5), or when the addition signal and the subtraction signal are each input consecutively. do not have. [Effects of the Invention] As explained above, the present invention enables counting to be performed based on one signal inputted first and then based on the other signal even if addition input and subtraction input are input at the same time. Therefore, the addition/subtraction counter to which the input circuit according to the present invention is added is capable of counting under conditions where addition input and subtraction input are input at the same time, and its range of application is extremely wide.
第１図は本発明の一実施例に係る加減算カウンタの入力
回路のブロック図、第２図及び第３図はそれぞれ第１図
の入力回路の動作を示すタイムチャー１・、第４図は従
来の加減算カウンタの入力回路のブロック図、第５図及
び第６図はそれぞれ第４図の入力回路の動作を示すタイ
ムチャートである。
１：第１の記憶手段、２：第２の記憶手段、３゜４．５
，６：ゲート回路、７，９：第１の遅延回路、８，１０
：第２の遅延回路、１２二方向判別回路、１３：第３の
遅延回路。
代理人 弁理士 佐 藤 正 年
第４図
妙
會↑数世力
第５図
第６図FIG. 1 is a block diagram of an input circuit of an addition/subtraction counter according to an embodiment of the present invention, FIGS. 2 and 3 are time charts 1 and 3 respectively showing the operation of the input circuit of FIG. 1, and FIG. 4 is a conventional one. 5 and 6 are time charts showing the operation of the input circuit of FIG. 4, respectively. 1: First storage means, 2: Second storage means, 3°4.5
, 6: gate circuit, 7, 9: first delay circuit, 8, 10
: second delay circuit, 12 two-way discrimination circuit, 13: third delay circuit. Agent: Patent Attorney Tadashi Sato Year 4, Myokai ↑ Suiseiriki, Figure 5, Figure 6
Claims (1)
基づいてリセットする第１の記憶手段；減算入力に基づ
いてオン出力を送出し、リセット信号に基づいてリセッ
トする第２の記憶手段；前記第１の記憶手段及び第２の
記憶手段に接続され、一方の記憶手段の出力のみを送出
するゲート回路； 該ゲート回路を介して得られた第１の記憶手段の出力を
所定時間遅延した後少なくとも第１の記憶手段にリセッ
ト信号を送出する第１の遅延回路；前記ゲート回路を介
して得られた第２の記憶手段の出力を所定時間遅延した
後少なくとも第２の記憶手段にリセット信号を送出する
第２の遅延回路； 前記第１の遅延回路及び第２の遅延回路の出力をそれぞ
れ与えられ、加減算カウンタの加算・減算指令入力端子
に加算又は減算指令信号を印加する方向判別回路；及び 前記第一の遅延回路及び第２の遅延回路の出力をそれぞ
れ所定時間遅延した後加減算カウンタのクロック入力端
子に印加する第３の遅延回路；を備えたことを特徴とす
る加減算カウンタの入力回路。[Claims] A first storage means that sends an ON output based on an addition input and resets based on a reset signal; A second storage means that sends an ON output based on a subtraction input and resets based on a reset signal. storage means; a gate circuit that is connected to the first storage means and the second storage means and sends out only the output of one of the storage means; an output of the first storage means obtained through the gate circuit; a first delay circuit that sends a reset signal to at least the first storage means after a predetermined time delay; a first delay circuit that sends a reset signal to at least the first storage means after delaying the output of the second storage means obtained through the gate circuit for a predetermined time; a second delay circuit that sends a reset signal to the means; is supplied with the outputs of the first delay circuit and the second delay circuit, respectively, and applies an addition or subtraction command signal to the addition/subtraction command input terminal of the addition/subtraction counter; An addition/subtraction circuit comprising: a direction determination circuit; and a third delay circuit that delays the outputs of the first delay circuit and the second delay circuit by a predetermined time and then applies the signals to the clock input terminal of an addition/subtraction counter. Counter input circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239532A JPH0787358B2 (en) | 1985-10-28 | 1985-10-28 | Input circuit of add / subtract counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239532A JPH0787358B2 (en) | 1985-10-28 | 1985-10-28 | Input circuit of add / subtract counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62101125A true JPS62101125A (en) | 1987-05-11 |
| JPH0787358B2 JPH0787358B2 (en) | 1995-09-20 |
Family
ID=17046206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239532A Expired - Lifetime JPH0787358B2 (en) | 1985-10-28 | 1985-10-28 | Input circuit of add / subtract counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787358B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789329A (en) * | 1980-11-25 | 1982-06-03 | Toshiba Corp | Counting circuit |
-
1985
- 1985-10-28 JP JP60239532A patent/JPH0787358B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789329A (en) * | 1980-11-25 | 1982-06-03 | Toshiba Corp | Counting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787358B2 (en) | 1995-09-20 |
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