JPS62100804A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS62100804A JPS62100804A JP24117685A JP24117685A JPS62100804A JP S62100804 A JPS62100804 A JP S62100804A JP 24117685 A JP24117685 A JP 24117685A JP 24117685 A JP24117685 A JP 24117685A JP S62100804 A JPS62100804 A JP S62100804A
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- JP
- Japan
- Prior art keywords
- power
- output
- user program
- power supply
- failure detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の分野)
この発明は、再起動時の処理において、過去に電断がお
ったか否かの情報を、ユーザプログラムで利用できるよ
うにしたプログラマブル・コントローラに関する。
ったか否かの情報を、ユーザプログラムで利用できるよ
うにしたプログラマブル・コントローラに関する。
(発明の概要)
この発明では、バッテリ電源で動作し、かつAC電源が
一定時間以上断たれた時に限り電断検知出力を発する電
断検知回路と、バッテリ電源で動作し、かつ前記電断検
知出力を保持する記憶回路と、ユーザプログラムで使用
可能な入力番号が割当てられ、かつ前記記憶回路の内容
を読出可能な入力ポートとを設け、再起動時の処理にお
いて電断検知出力を一個の入力接点と同様に扱い、これ
を条件として特定ユーザプログラムの実行、非実行等を
制御可能としたものである。
一定時間以上断たれた時に限り電断検知出力を発する電
断検知回路と、バッテリ電源で動作し、かつ前記電断検
知出力を保持する記憶回路と、ユーザプログラムで使用
可能な入力番号が割当てられ、かつ前記記憶回路の内容
を読出可能な入力ポートとを設け、再起動時の処理にお
いて電断検知出力を一個の入力接点と同様に扱い、これ
を条件として特定ユーザプログラムの実行、非実行等を
制御可能としたものである。
(従来技術とその問題点)
従来、プログラマブル・コントローラにおいて、長時間
停電あるいは瞬時停電が生じた場合、電断検知回路の出
力によって、コントローラに対し強制的にリセットを掛
け、動作を停止させるような対策がとられており、また
電源が復帰した場合には、自動的にあるいは手動により
コントローラに対し再起動が掛けられるのが通例である
。
停電あるいは瞬時停電が生じた場合、電断検知回路の出
力によって、コントローラに対し強制的にリセットを掛
け、動作を停止させるような対策がとられており、また
電源が復帰した場合には、自動的にあるいは手動により
コントローラに対し再起動が掛けられるのが通例である
。
しかし、プログラマブル・コントローラの制御対象がプ
ロセス制御装置などの場合、瞬時停電の場合は比較的に
問題ないが、停電時間が一定時間を越えると、最早被制
御対象プロセスが変更されてしまい、そのまま再起動を
掛けたのでは試料をだめにしてしまう等の問題がある。
ロセス制御装置などの場合、瞬時停電の場合は比較的に
問題ないが、停電時間が一定時間を越えると、最早被制
御対象プロセスが変更されてしまい、そのまま再起動を
掛けたのでは試料をだめにしてしまう等の問題がある。
(発明の目的)
この発明の目的は、一定時間以上の停電が生じた後の再
起動時にあっては、通常のあるいは瞬時後の再起動時と
は異なる制御を自動的に選択させることができるプログ
ラマブル・コントローラを提供することにある。
起動時にあっては、通常のあるいは瞬時後の再起動時と
は異なる制御を自動的に選択させることができるプログ
ラマブル・コントローラを提供することにある。
(発明の構成及び効果)
この発明は上記の目的を達成するために、バッテリ電源
で動作し、かつAC電源が一定時間以上断たれたときに
限り電断検知出力を発する電断検知回路と、 バッテリ電源で動作し、かつ前記電断検知出力を保持す
る記憶回路と、 ユーザプログラムで使用可能な入力番号が割当てられ、
かつ前記記憶回路の内容を続出可能な入力ボートと、を
特徴とするものである。
で動作し、かつAC電源が一定時間以上断たれたときに
限り電断検知出力を発する電断検知回路と、 バッテリ電源で動作し、かつ前記電断検知出力を保持す
る記憶回路と、 ユーザプログラムで使用可能な入力番号が割当てられ、
かつ前記記憶回路の内容を続出可能な入力ボートと、を
特徴とするものである。
このような構成によれば、電断検知出力をユーザプログ
ラム上で取扱うようにユーザプログラムを組むことによ
って、一定時間以上の停電が生じた後の再起動時におっ
ては、通常のあるいは瞬時後の再起動時とは異なる制御
を自動的に選択させることが可能なる。
ラム上で取扱うようにユーザプログラムを組むことによ
って、一定時間以上の停電が生じた後の再起動時におっ
ては、通常のあるいは瞬時後の再起動時とは異なる制御
を自動的に選択させることが可能なる。
(実施例の説明)
第1図は、本発明に係るピルティング・ブロックタイプ
のプログラマブル・コントローラのレイアウトを示す説
明図でおる。
のプログラマブル・コントローラのレイアウトを示す説
明図でおる。
同図に示す如く、このプログラマブル・コントローラは
、CPUユニット1.複数のI10ユニット21本発明
に係る電断検知ユニット3及び電源ユとット4とから構
成されている。
、CPUユニット1.複数のI10ユニット21本発明
に係る電断検知ユニット3及び電源ユとット4とから構
成されている。
これらユニット1〜4は、薄型ブックケース状ハウジン
グに収容され、直立設置されたマザ′−ホード(以下、
ラックと称する)に対してそれぞれ水平方向から着脱自
在に構成されている。
グに収容され、直立設置されたマザ′−ホード(以下、
ラックと称する)に対してそれぞれ水平方向から着脱自
在に構成されている。
第2図は、CPUユニット1と電源ユニット4との関係
を示すブロック図である。同図に示す如く、CPUユニ
ット1内にはマイクロプロセッサ10、システムプログ
ラムROM11.入出力状態RAM12.ユーザプログ
ラムRAM13及びワーキングRAM14などが設けら
れている。
を示すブロック図である。同図に示す如く、CPUユニ
ット1内にはマイクロプロセッサ10、システムプログ
ラムROM11.入出力状態RAM12.ユーザプログ
ラムRAM13及びワーキングRAM14などが設けら
れている。
マイクロプロセッサ10はシステムプログラムROMに
記憶された各種のシステムプログラムを実行することに
よって、プログラマブル・コントローラとしての基本的
な機能の他に、各種のサービス機能を実現するようにな
されている。
記憶された各種のシステムプログラムを実行することに
よって、プログラマブル・コントローラとしての基本的
な機能の他に、各種のサービス機能を実現するようにな
されている。
ここで、プログラマブル・コントローラとしての基本的
な機能としては、例えばI10ユニット2から取込んだ
入力データで、入出力状態RAM12の入カニリアを書
換える入力更新機能、入出力状態RAM12内の入出力
データを参照してユーザプログラムRAM13から読み
出したユーザ命令を実行し、その実行結果で入出力状態
RAM12の出力データを書換える命令実行機能及び命
令実行の結果書換えが終了した入出力状態RAM内の出
力データを、I10ユニット2から外部へと送出する出
力更新機能などである。
な機能としては、例えばI10ユニット2から取込んだ
入力データで、入出力状態RAM12の入カニリアを書
換える入力更新機能、入出力状態RAM12内の入出力
データを参照してユーザプログラムRAM13から読み
出したユーザ命令を実行し、その実行結果で入出力状態
RAM12の出力データを書換える命令実行機能及び命
令実行の結果書換えが終了した入出力状態RAM内の出
力データを、I10ユニット2から外部へと送出する出
力更新機能などである。
また、各種のサービス機能としては、一般にはプログラ
ム書込み機能、モニタ機能などを挙げることができる。
ム書込み機能、モニタ機能などを挙げることができる。
一方、電源ユニット4内には、AClooVを降圧する
変圧器、変圧器の二次側出力を整流する整流回路、整流
出力を平滑する平滑回路、平滑後の直流出力を安定化す
る安定化回路などが内蔵されている。
変圧器、変圧器の二次側出力を整流する整流回路、整流
出力を平滑する平滑回路、平滑後の直流出力を安定化す
る安定化回路などが内蔵されている。
また、通常この種の電源ユニットにはAC電源が停電し
た場合、DC出力がダウンする以前に、リセット出力を
発する電断検知回路が設けられている。そして、このR
ESET信号によって、CPUユニット1内のマイクロ
プロセッサ10などに対してリセットか掛けられるよう
になされている。
た場合、DC出力がダウンする以前に、リセット出力を
発する電断検知回路が設けられている。そして、このR
ESET信号によって、CPUユニット1内のマイクロ
プロセッサ10などに対してリセットか掛けられるよう
になされている。
また、電源ユニット4から得られたDC電源うインは前
述した各ユニット1,2.3へとそれぞれ供給されてい
る。
述した各ユニット1,2.3へとそれぞれ供給されてい
る。
尚、この種のプログラマブル・コントローラにおいて、
I10ユニット2の構成については周知であるためここ
では説明は省略する。
I10ユニット2の構成については周知であるためここ
では説明は省略する。
第3図は本発明に係る電断検知ユニットの構成を示すブ
ロック図である。
ロック図である。
同図に示す如く、電断検知ユニット3は、電断検知部3
0.ラッチ部31.バス制御部32とから構成され、こ
れら各部30〜32は、内蔵バッテリ電源33によって
給電されている。
0.ラッチ部31.バス制御部32とから構成され、こ
れら各部30〜32は、内蔵バッテリ電源33によって
給電されている。
電断検知部30は、第4図に示す如く、制御ゲート30
a、タイマ回路30b、検出回路30Cとから構成され
ている。そして、これらの回路は次のような動作を行う
。尚、以下RESET信号はローアクティブとして説明
する。
a、タイマ回路30b、検出回路30Cとから構成され
ている。そして、これらの回路は次のような動作を行う
。尚、以下RESET信号はローアクティブとして説明
する。
RESE下信号が入らない時には、コンデンサCはトラ
ンジスタ丁R2抵抗R2を介してDC電源Vrで充填さ
れ、コンデンサCの端子電圧はVCとなって電圧比較器
GOMPの一側に入力されている。電圧比較器COMP
の+側には抵抗R4゜R5で分圧された基準電圧VRE
Fが印加されている。これは、VCより小ざく設定され
ているので、電断検知出力は′L″となる。
ンジスタ丁R2抵抗R2を介してDC電源Vrで充填さ
れ、コンデンサCの端子電圧はVCとなって電圧比較器
GOMPの一側に入力されている。電圧比較器COMP
の+側には抵抗R4゜R5で分圧された基準電圧VRE
Fが印加されている。これは、VCより小ざく設定され
ているので、電断検知出力は′L″となる。
これに対して、RESET信号が入ってくると、トラン
ジスタ丁Rがカットオフ状態となり、コンデンサCに蓄
えられていた電荷が抵抗R2,R3を介してコンデンサ
C2抵抗R12,R3により定まる時定数で放電が始ま
り、コンデンサの端子電圧VCが低下し抵抗R4,R5
で定まる基準電圧vref以下になると、電断検知出力
はII HITに反転する。
ジスタ丁Rがカットオフ状態となり、コンデンサCに蓄
えられていた電荷が抵抗R2,R3を介してコンデンサ
C2抵抗R12,R3により定まる時定数で放電が始ま
り、コンデンサの端子電圧VCが低下し抵抗R4,R5
で定まる基準電圧vref以下になると、電断検知出力
はII HITに反転する。
尚、この例ではタイマ回路30bの抵抗R3は可変抵抗
器で構成されており、このため後述する電断検知遅れ時
間Tdを調整可能になされている。
器で構成されており、このため後述する電断検知遅れ時
間Tdを調整可能になされている。
このように、電断検知部30は、AC電源に停電が生じ
、これに僅かに遅れてRESET信号が発せられた場合
(第5図参照)、RESET信号の到来時点から一定時
間(電断検知遅れ時間Td)以上AC電源の停電状g(
正確にはRESET信号の“L″状態が続いた場合に限
り、“Hllを出力するように構成されている。
、これに僅かに遅れてRESET信号が発せられた場合
(第5図参照)、RESET信号の到来時点から一定時
間(電断検知遅れ時間Td)以上AC電源の停電状g(
正確にはRESET信号の“L″状態が続いた場合に限
り、“Hllを出力するように構成されている。
−一方、ラッチ部31は、電断検知出力の立上りでトリ
ガされ、11 HI+データを読み込むD型フリップフ
ロップなどで構成され、従って電断検知出力が発せられ
ると同時に、ラッチ部31には“HIUが記′匝される
。そして、この記憶状態はバッテリ電源33によって以
後保持される。
ガされ、11 HI+データを読み込むD型フリップフ
ロップなどで構成され、従って電断検知出力が発せられ
ると同時に、ラッチ部31には“HIUが記′匝される
。そして、この記憶状態はバッテリ電源33によって以
後保持される。
バス制御部32は、ユーザプログラムで使用可能な入力
番号が割当てられ(すなわちアドレスデコーダを内蔵す
る)、かつCPUユニット1からの制御で、ラッチ部3
1の出力状態をデータバス上に読込可能な入力ボート(
バスドライバ等)で構成されている。
番号が割当てられ(すなわちアドレスデコーダを内蔵す
る)、かつCPUユニット1からの制御で、ラッチ部3
1の出力状態をデータバス上に読込可能な入力ボート(
バスドライバ等)で構成されている。
従って、第5図のタイムチャートに示す如く、AC電源
に停電が生じ、これに僅かに遅れてRESET信号が発
せられた場合、RESET信号の到来時点から時間Td
だけ遅れて電断検知出力11 HIIが発せられ、この
状態は以後継続的に保持される。
に停電が生じ、これに僅かに遅れてRESET信号が発
せられた場合、RESET信号の到来時点から時間Td
だけ遅れて電断検知出力11 HIIが発せられ、この
状態は以後継続的に保持される。
以上の構成によれば、例えば第6図に示されるように、
プログラム起動後1スキャンだけオンする入力接点QO
(公知)と本発明に係る電断検知出力接点10とを直列
条件として、プログラム実行禁止リレー30を駆動し、
かつリレー30の補助接点30を介してIL語命令駆動
し、更にIL語命令ILC命令とで挾まれるアドレス空
間に電断有無により実行を禁止したいプログラム部分を
挿入することによって、コン1〜ローラ再起動時におけ
る制御内容を、過去に電断が生じたか否かに応じて自動
的に選択させることが可能となる。
プログラム起動後1スキャンだけオンする入力接点QO
(公知)と本発明に係る電断検知出力接点10とを直列
条件として、プログラム実行禁止リレー30を駆動し、
かつリレー30の補助接点30を介してIL語命令駆動
し、更にIL語命令ILC命令とで挾まれるアドレス空
間に電断有無により実行を禁止したいプログラム部分を
挿入することによって、コン1〜ローラ再起動時におけ
る制御内容を、過去に電断が生じたか否かに応じて自動
的に選択させることが可能となる。
つまり、電断が生じてCPUユニツ)〜1にリセットが
掛かった場合、その時点からほぼ時間下d遅れて電断検
知ユニット3内のラッチ部31には11 HIIが保持
される。
掛かった場合、その時点からほぼ時間下d遅れて電断検
知ユニット3内のラッチ部31には11 HIIが保持
される。
従って、コントローラに再起動を掛けた場合、最初の1
スキャン時点で電断検知部カフ0“’ )−1”が読み
込まれる結果、プログラム実行禁止リレー30が駆動さ
れ、命令IL〜ILCで挾まれた領域のユーザプログラ
ムの実行を禁止できるわけてある。
スキャン時点で電断検知部カフ0“’ )−1”が読み
込まれる結果、プログラム実行禁止リレー30が駆動さ
れ、命令IL〜ILCで挾まれた領域のユーザプログラ
ムの実行を禁止できるわけてある。
従って、この禁止される領域に、停電後には実行しては
ならないプログラムを書込んでおくことにより、プロセ
ス制御などにおいても、最適なプログラム実行再開を可
能ならしめることができる。
ならないプログラムを書込んでおくことにより、プロセ
ス制御などにおいても、最適なプログラム実行再開を可
能ならしめることができる。
また、以上の実施例において、可変抵抗器R3を操作す
ることにより電断検知遅れ時間ldとして様々な値をと
ることができ、被制御対象プロセスがどの程度の長さの
停電に耐えつるかに応じて、最適な電断検知遅れ時間T
dを設定することができる。
ることにより電断検知遅れ時間ldとして様々な値をと
ることができ、被制御対象プロセスがどの程度の長さの
停電に耐えつるかに応じて、最適な電断検知遅れ時間T
dを設定することができる。
他方、電断時間が時間Tdに満たない瞬時等の場合には
、該当プログラム部分を平常通りに実行させることがで
きる。
、該当プログラム部分を平常通りに実行させることがで
きる。
尚、以上の実施例では、電断検知部30内のタイマ回路
30bとしてCR積分回数回路を利用したが、より精度
の高いものが要求される場合には、水晶撮動子を利用し
た電子時計ICなどを利用すればよい。
30bとしてCR積分回数回路を利用したが、より精度
の高いものが要求される場合には、水晶撮動子を利用し
た電子時計ICなどを利用すればよい。
第1図は本発明か適用されるプログラマブル・コントロ
ーラの一例を示すレイアウト図、第2図はCPUユニッ
トと電源ユニットとの関係を示すブロック図、第3図は
電断検知ユニットの詳細を示すブロック図、第4図は電
断検知部の詳細示す回路図、第5図は各部の信号状態を
示すタイムチャート、第6図は本発明が適用されるユー
ザプログラムの一例を示すラダー図である。 1・・・CPUユニット 2・・・■/○ユニット 3・・・電断検知ユニット 4・・・電源ユニット 30・・・電断検知部 3]・・・ラッチ部 32・・・バス制御部 33・・・バッテリ電源 第3図 3(−リ寵iオ啼i矢0エニγト) 第4図 第5図 第6図
ーラの一例を示すレイアウト図、第2図はCPUユニッ
トと電源ユニットとの関係を示すブロック図、第3図は
電断検知ユニットの詳細を示すブロック図、第4図は電
断検知部の詳細示す回路図、第5図は各部の信号状態を
示すタイムチャート、第6図は本発明が適用されるユー
ザプログラムの一例を示すラダー図である。 1・・・CPUユニット 2・・・■/○ユニット 3・・・電断検知ユニット 4・・・電源ユニット 30・・・電断検知部 3]・・・ラッチ部 32・・・バス制御部 33・・・バッテリ電源 第3図 3(−リ寵iオ啼i矢0エニγト) 第4図 第5図 第6図
Claims (2)
- (1)バッテリ電源で動作し、かつAC電源が一定時間
以上断たれたときに限り電断検知出力を発する電断検知
回路と、 バッテリ電源で動作し、かつ前記電断検知出力を保持す
る記憶回路と、 ユーザプログラムで使用可能な入力番号が割当てられ、
かつ前記記憶回路の内容を読出可能な入力ポートと、 を具備することを特徴とするプログラマブル・コントロ
ーラ。 - (2)前記電断検知回路の電断検知遅れ時間を調整可能
としたことを特徴とする特許請求の範囲第1項に記載の
プログラマブル・コントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24117685A JPS62100804A (ja) | 1985-10-28 | 1985-10-28 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24117685A JPS62100804A (ja) | 1985-10-28 | 1985-10-28 | プログラマブル・コントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62100804A true JPS62100804A (ja) | 1987-05-11 |
Family
ID=17070371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24117685A Pending JPS62100804A (ja) | 1985-10-28 | 1985-10-28 | プログラマブル・コントロ−ラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62100804A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010530558A (ja) * | 2007-05-02 | 2010-09-09 | ローズマウント インコーポレイテッド | 改良されたバッテリアセンブリを有する工業的プロセスフィールドデバイス |
-
1985
- 1985-10-28 JP JP24117685A patent/JPS62100804A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010530558A (ja) * | 2007-05-02 | 2010-09-09 | ローズマウント インコーポレイテッド | 改良されたバッテリアセンブリを有する工業的プロセスフィールドデバイス |
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