JPS6197574A - 半導体電流検出装置 - Google Patents
半導体電流検出装置Info
- Publication number
- JPS6197574A JPS6197574A JP59218496A JP21849684A JPS6197574A JP S6197574 A JPS6197574 A JP S6197574A JP 59218496 A JP59218496 A JP 59218496A JP 21849684 A JP21849684 A JP 21849684A JP S6197574 A JPS6197574 A JP S6197574A
- Authority
- JP
- Japan
- Prior art keywords
- current path
- current
- magnetic field
- integrated circuit
- detection element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路中の電流路に流れる電流値を検
出する装置に関し、例えば電流制御型の負荷駆動用集積
回路における負荷電流を検出する装置に関するものであ
る。
出する装置に関し、例えば電流制御型の負荷駆動用集積
回路における負荷電流を検出する装置に関するものであ
る。
従来の電流測定回路としては、例えば「電気計測便覧、
昭和48年オーム社発行」の第1264頁に記載のもの
がある。
昭和48年オーム社発行」の第1264頁に記載のもの
がある。
第2図は従来の電流制御型負荷駆動用集積回路の構成図
である。
である。
第2図において、1は負荷駆動用のパワートランジスタ
、2は負荷、3は電流検出用抵抗、4は制御回路、5は
電源端子である。
、2は負荷、3は電流検出用抵抗、4は制御回路、5は
電源端子である。
上記の回路においては、負荷2を流れる電流を電流検出
用抵抗3で電圧に変換し、その値に基づいて制御回路4
でパワートランジスタ1の制御電圧又はデユーティを調
節することによって、負荷2を流れる電流を制御するよ
うな負帰還をかけるように構成している。
用抵抗3で電圧に変換し、その値に基づいて制御回路4
でパワートランジスタ1の制御電圧又はデユーティを調
節することによって、負荷2を流れる電流を制御するよ
うな負帰還をかけるように構成している。
そして一般に数アンペアクラスの電流検出用抵抗を内蔵
している電力制御用集積回路では、電流検出用抵抗3の
値として0.1Ω程度のエミッタ拡散による抵抗を用い
ている。
している電力制御用集積回路では、電流検出用抵抗3の
値として0.1Ω程度のエミッタ拡散による抵抗を用い
ている。
上記のごとき従来の装置においては、負荷を流れる電流
を検出するために、負荷に直列に抵抗が挿入されるよう
な構成となっているため、大電流制御時にはその抵抗で
電圧降下を生じ、負荷に掛かる電圧が低下してしまうと
いう問題がある。
を検出するために、負荷に直列に抵抗が挿入されるよう
な構成となっているため、大電流制御時にはその抵抗で
電圧降下を生じ、負荷に掛かる電圧が低下してしまうと
いう問題がある。
その問題を解決するために、大容量で低抵抗値の抵抗を
実現しようとすると、大面積が必要となり、集積回路が
大形で高価なものとなってしまう。
実現しようとすると、大面積が必要となり、集積回路が
大形で高価なものとなってしまう。
又、上記の電流検出用抵抗で発熱するため、放熱設計が
難しくなるという問題もある。
難しくなるという問題もある。
本発明は上記のごとき従来技術の問題点を解決すること
を目的とするものである。
を目的とするものである。
〔問題を解決するための手段〕
上記の目的を達成するため本発明においては、半導体集
積回路表面の絶縁膜上に電流路を形成し。
積回路表面の絶縁膜上に電流路を形成し。
その近傍の絶縁膜下に磁気検出素子を形成し、上記電流
路を流れる電流によって生じる磁界の強さを上記磁気検
出素子で検出することによって、電流路に流れる電流値
を検出するように構成している。
路を流れる電流によって生じる磁界の強さを上記磁気検
出素子で検出することによって、電流路に流れる電流値
を検出するように構成している。
又、本発明の他の構成においては、半導体集積回路内に
磁気検出素子を形成し、半導体集積回路チップの上記磁
気検出素子の近傍に溝を設け、該溝の中に電流路を設け
ることにより、磁気検出素子と電流路との間隔を小さく
して、検出感度を向上させるように構成している。
磁気検出素子を形成し、半導体集積回路チップの上記磁
気検出素子の近傍に溝を設け、該溝の中に電流路を設け
ることにより、磁気検出素子と電流路との間隔を小さく
して、検出感度を向上させるように構成している。
第3図は本発明の概念図であり、第2図と同符号は同一
物を示す。
物を示す。
第3図において、6は磁気検出素子、7は磁界発生用の
電流路である。
電流路である。
上記の装置において、電流路7に負荷電流が流れると、
その電流値に対応した磁界が発生する。
その電流値に対応した磁界が発生する。
その磁界の強さ°を磁気検出素子6で検出することによ
って、電流路7を流れる電流の値を検出することが出来
る。
って、電流路7を流れる電流の値を検出することが出来
る。
そして、本発明においては、上記の磁気検出素子6と電
流路7とを他の素子が形成されている半導体集積回路チ
ップに形成するように構成している。
流路7とを他の素子が形成されている半導体集積回路チ
ップに形成するように構成している。
第1図は本発明の一実施例図であり、(A)は平面図、
(B)は(A)のA−A’断面図を示す。
(B)は(A)のA−A’断面図を示す。
第1図において、11は比抵抗が10Ω・印のp型(1
11)面のSi基板、12はn+埋込層、13はplの
素子分離領域、14は比抵抗が10Ω・印で厚さが16
Ωmのn−エピタキシャル層、15はp型のベース拡散
領域、16はエミッタ用n+領域、17、・17′はホ
ール電極相n+領域(A−A’断面図では見えないはず
であるが、説明のため(B)にも表示している)、18
はコレクタ用n+領域、19はAa配線層、20はSi
o2膜、21は厚さ30ΩmのAgメッキ層で形成され
た電流路(21′、21″は電流路の一部)であり、A
ll配線層19上にAg蒸着膜を形成した後、その上に
メッキ法によって形成されたものである。。
11)面のSi基板、12はn+埋込層、13はplの
素子分離領域、14は比抵抗が10Ω・印で厚さが16
Ωmのn−エピタキシャル層、15はp型のベース拡散
領域、16はエミッタ用n+領域、17、・17′はホ
ール電極相n+領域(A−A’断面図では見えないはず
であるが、説明のため(B)にも表示している)、18
はコレクタ用n+領域、19はAa配線層、20はSi
o2膜、21は厚さ30ΩmのAgメッキ層で形成され
た電流路(21′、21″は電流路の一部)であり、A
ll配線層19上にAg蒸着膜を形成した後、その上に
メッキ法によって形成されたものである。。
なお第1図(A)において、破線内が磁気検出、素子の
部分であり、破線外が素子分離領域13の部分である。
部分であり、破線外が素子分離領域13の部分である。
又、上記の磁気検出素子は、n−エピタキシャル層14
、ベース拡散領域15、エミッタ用n′″領域16、ホ
ール電極相n+領域17.17′、コレクタ用 ′n+
領域18で構成されており、これはバイポーラトランジ
スタのベース拡散領域I5とコレクタ用n+領域18と
の間にホール電極相n+領域17.17′を設けたもの
である。
、ベース拡散領域15、エミッタ用n′″領域16、ホ
ール電極相n+領域17.17′、コレクタ用 ′n+
領域18で構成されており、これはバイポーラトランジ
スタのベース拡散領域I5とコレクタ用n+領域18と
の間にホール電極相n+領域17.17′を設けたもの
である。
第1図の装置において、電流路21に負荷電流が流れる
と、電流路21で取り囲まれた内側に形成されている磁
気検出素子上に磁界が生ずる。
と、電流路21で取り囲まれた内側に形成されている磁
気検出素子上に磁界が生ずる。
この磁界の強さを磁気検出素子で検出することによって
電流路21に流れる電流の値を検出することが出来る。
電流路21に流れる電流の値を検出することが出来る。
又、磁界を強くし、検出感度を上げるため、電流路21
は例えばAgメッキによって厚く形成し、かつその幅を
狭くして、磁界の検出領域と電流路との実効的な距離を
小さく設定している。
は例えばAgメッキによって厚く形成し、かつその幅を
狭くして、磁界の検出領域と電流路との実効的な距離を
小さく設定している。
上記の構成において、2〜4Aの電流に対して実効的な
磁束密度50〜100ガウスが得られる。
磁束密度50〜100ガウスが得られる。
又、磁気検出素子はn−エピタキシャル層14の比抵抗
を10Ω・■と高くすることにより、ベース・コレクタ
結合の空乏層がホール電極層n+領域17.17′に達
するようにする。
を10Ω・■と高くすることにより、ベース・コレクタ
結合の空乏層がホール電極層n+領域17.17′に達
するようにする。
このときホール電極層n+領域17と17′との間には
、f V amaxW Bの電圧が生じる。
、f V amaxW Bの電圧が生じる。
ここで、fは形状効果を現わす係数、Vclmaxは空
乏層中の電子の飽和ドリフト速度、Wは17と17′と
の間の距離、Bは実効的な磁束密度である。
乏層中の電子の飽和ドリフト速度、Wは17と17′と
の間の距離、Bは実効的な磁束密度である。
例えばW=50urnの時、コレクタ用n+領域18に
8〜10vの電圧を与え、ベース拡散領域15をカレン
ト・ミラーで駆動して、数mAのコレクタ電流を流すと
、負荷電流が2〜4Aのときに、数十mVの出力が得ら
れる。
8〜10vの電圧を与え、ベース拡散領域15をカレン
ト・ミラーで駆動して、数mAのコレクタ電流を流すと
、負荷電流が2〜4Aのときに、数十mVの出力が得ら
れる。
なお、n+埋込層12はコレクタ電流の通路とならない
ように、ベース拡散領域15の直下のみに形成する。
ように、ベース拡散領域15の直下のみに形成する。
上記のような構成おいては、電流路21のAgメッキ以
外の工程が通常のバイポーラプロセスによって形成する
ことが出来るので、電流検出機能を有する負荷駆動用集
積回路をコンパクトに形成することか可能となる。
外の工程が通常のバイポーラプロセスによって形成する
ことが出来るので、電流検出機能を有する負荷駆動用集
積回路をコンパクトに形成することか可能となる。
次に、検出感度をより向上させた実施例について説明す
る。
る。
第4図は、前記第1図のB−B’断面図であり、22は
磁界を示し、その他第1図と同符号は同一物を示す。
磁界を示し、その他第1図と同符号は同一物を示す。
第4図の装置において、電流路21′、21″に反対向
きの電流が流れると、図示したような磁界2zが生ずる
。
きの電流が流れると、図示したような磁界2zが生ずる
。
そして、n−エピタキシャル層14に紙面に垂直な方向
に電流を流しておくと、ホール効果によってn+拡散領
域17.17′間に電圧を生ずる。
に電流を流しておくと、ホール効果によってn+拡散領
域17.17′間に電圧を生ずる。
ところが、第4図の構成のように、電流路21′。
21″が半導体集積回路チップの表面に形成されている
場合には、n−エピタキシャル層14の下部で電流路2
1′、21″に遠い領域では磁界が弱くなり、n−エピ
タキシャル層14に流しているバイアス電流との相互作
用が小さくなるので、バイアス電流を十分に利用するこ
とが出来なくなることがある例えば、n−エピタキシャ
ル層14の厚さを12pとした場合に、上端部に比べて
下端部では磁界が5%以上小さくなり、感度が低下する
とともに、n−エピタキシャル層内部ではバイアス電流
分布のばらつきの影響を受けやすくなり、感度のばらつ
きが大きくなる。
場合には、n−エピタキシャル層14の下部で電流路2
1′、21″に遠い領域では磁界が弱くなり、n−エピ
タキシャル層14に流しているバイアス電流との相互作
用が小さくなるので、バイアス電流を十分に利用するこ
とが出来なくなることがある例えば、n−エピタキシャ
ル層14の厚さを12pとした場合に、上端部に比べて
下端部では磁界が5%以上小さくなり、感度が低下する
とともに、n−エピタキシャル層内部ではバイアス電流
分布のばらつきの影響を受けやすくなり、感度のばらつ
きが大きくなる。
上記の問題を更に解決した実施例を第5図に示す。
第5図において、23.23′は電流路、24.25は
半導体集積回路チップに設けた溝、26はSiO2膜で
あり、その他第4図と同符号は同一物を示す。
半導体集積回路チップに設けた溝、26はSiO2膜で
あり、その他第4図と同符号は同一物を示す。
第5図の構成において、n−エピタキシャル層14の厚
さを12−とし、溝24.25をP型のSi基板11に
達する程度に形成すれば、電流路23.23′の中心か
らn−エピタキシャル層14の中心までの距離を50戸
として、n−エピタキシャル層の上端部及び下端部では
中心に比べて磁界が0.7%減少するだけである。
さを12−とし、溝24.25をP型のSi基板11に
達する程度に形成すれば、電流路23.23′の中心か
らn−エピタキシャル層14の中心までの距離を50戸
として、n−エピタキシャル層の上端部及び下端部では
中心に比べて磁界が0.7%減少するだけである。
このように第4図の構成に比べて磁界の変化が非常に少
なくなるので、感度が向上するばかりでなく、n−エピ
タキシャル層内部ではバイアス電流分布のばらつきの影
響も受けにくくなり、感度のばらつきが小さくなる。
なくなるので、感度が向上するばかりでなく、n−エピ
タキシャル層内部ではバイアス電流分布のばらつきの影
響も受けにくくなり、感度のばらつきが小さくなる。
次に第5図のごとき装置をバイポーラ集積回路と一体化
する場合の製造工程について説明する。
する場合の製造工程について説明する。
まず、p型のSi基板11にn+埋込層を拡散し、n−
エピタキシャル[14を成長させた後、p+素子分離領
域を拡散で形成し、p型ベース拡散、n+エミッタ拡散
を行なうまでは、標準的なバイポーラプロセスと同様に
行なうことが出来る。
エピタキシャル[14を成長させた後、p+素子分離領
域を拡散で形成し、p型ベース拡散、n+エミッタ拡散
を行なうまでは、標準的なバイポーラプロセスと同様に
行なうことが出来る。
次に、異方性エツチングもしくは反応性エツチングによ
って、n−エピタキシャル層14を貫くような溝24.
25を形成し、電流路23.23’、例えば屈ワイヤを
この溝にはめ込む。
って、n−エピタキシャル層14を貫くような溝24.
25を形成し、電流路23.23’、例えば屈ワイヤを
この溝にはめ込む。
次に、700℃程度で、Mワイヤをリフローさせ、コン
タクトエツチング、M蒸着、パターニング、PSGデポ
ジション、パッドのエツチングを行なうことによって第
5図のごとき装置を形成することが出来る。
タクトエツチング、M蒸着、パターニング、PSGデポ
ジション、パッドのエツチングを行なうことによって第
5図のごとき装置を形成することが出来る。
なお、これまでの実施例では、バイポーラ策積回路をベ
ースとしたワンチップ型の電流検出装置について説明し
たが、MOS型の磁気検出素子とCMO8回路とを一体
化したような集積回路にも適用出来ることは勿論である
。
ースとしたワンチップ型の電流検出装置について説明し
たが、MOS型の磁気検出素子とCMO8回路とを一体
化したような集積回路にも適用出来ることは勿論である
。
C発明の効果〕
以上説明したごとく本発明においては、電流路と磁気検
出素子とによって電流を検出するように構成しているの
で、従来の抵抗検出方式のように負荷に流す電流値が制
限されるとか、検出用抵抗で内部発熱するといったよう
な問題を生ずることがなく、かつ上記の電流路と磁気検
出素子とを負荷駆動用の集積回路と同一チップ内に形成
するように構成しているので、ワンチップの集積回路で
負荷を制御することが出来るという優れた効果が得られ
る。
出素子とによって電流を検出するように構成しているの
で、従来の抵抗検出方式のように負荷に流す電流値が制
限されるとか、検出用抵抗で内部発熱するといったよう
な問題を生ずることがなく、かつ上記の電流路と磁気検
出素子とを負荷駆動用の集積回路と同一チップ内に形成
するように構成しているので、ワンチップの集積回路で
負荷を制御することが出来るという優れた効果が得られ
る。
又、電流路の形成以外は標準のバイポーラプロセスのみ
で構成することが出来るので、コンパクトで安価な電流
検出機能を有する負荷制御用の半導体集積回路を容易に
製造することが出来る。
で構成することが出来るので、コンパクトで安価な電流
検出機能を有する負荷制御用の半導体集積回路を容易に
製造することが出来る。
さらに、半導体集積回路チップに溝を設け、その溝の中
に電流路を形成したものにおいては、チップ表面に電流
路を形成するものに比べて、検出感度がよいだけでなく
、バイアス電流の不均一な分布に対しても感度のばらつ
きを減少出来るという効果があり、さらに溝の中に電流
路を形成しているので、表面への突出部がなく、PSG
エツチングの際におけるマスク合わせが容易になる等の
効果もある。
に電流路を形成したものにおいては、チップ表面に電流
路を形成するものに比べて、検出感度がよいだけでなく
、バイアス電流の不均一な分布に対しても感度のばらつ
きを減少出来るという効果があり、さらに溝の中に電流
路を形成しているので、表面への突出部がなく、PSG
エツチングの際におけるマスク合わせが容易になる等の
効果もある。
第1図は本発明の一実施例図、第2図は従来装置の一例
図、第3図は本発明の概念図、第4図は第1図のB−B
’断面図、第5図は本発明の他の実施例図である。 符号の説明 1・・・トランジスタ 2・・・負荷3・・・電流
検出用抵抗 4・・・制御回路5・・・電源端子
6・・・磁気検出素子7・・・電流路
11・・・Si基板12・・・n+埋込層 1
3・・・素子分離領域14・・・n−エピタキシャル層 15・・・ベース拡散領域 16・・・エミッタ用n4″領域 17.17′・・・ホール電極用n+領域18・・・コ
レクタ用n4領域 19・・・總配線層 20・・・S i O2
膜21.21′、21″′・・・電流路 22・・・磁
界23.23’・・・電流路 24.25・・・溝
26・・・S i O、膜
図、第3図は本発明の概念図、第4図は第1図のB−B
’断面図、第5図は本発明の他の実施例図である。 符号の説明 1・・・トランジスタ 2・・・負荷3・・・電流
検出用抵抗 4・・・制御回路5・・・電源端子
6・・・磁気検出素子7・・・電流路
11・・・Si基板12・・・n+埋込層 1
3・・・素子分離領域14・・・n−エピタキシャル層 15・・・ベース拡散領域 16・・・エミッタ用n4″領域 17.17′・・・ホール電極用n+領域18・・・コ
レクタ用n4領域 19・・・總配線層 20・・・S i O2
膜21.21′、21″′・・・電流路 22・・・磁
界23.23’・・・電流路 24.25・・・溝
26・・・S i O、膜
Claims (2)
- (1)半導体集積回路表面の絶縁膜上に高導電率の電流
路を形成し、その近傍の絶縁膜下に磁気検出素子を形成
し、上記電流路を流れる電流によって生じる磁界の強さ
を検出することによって上記電流路に流れる電流値を検
出することを特徴とする半導体電流検出装置。 - (2)半導体集積回路内に磁気検出素子を形成し、又上
記半導体集積回路チップの上記磁気検出素子の近傍に溝
を設け、該溝の中に高導電率の電流路を設け、該電流路
を流れる電流によって生じる磁界の強さを検出すること
によって上記電流路に流れる電流値を検出することを特
徴とする半導体電流検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59218496A JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59218496A JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6197574A true JPS6197574A (ja) | 1986-05-16 |
JPH0554628B2 JPH0554628B2 (ja) | 1993-08-13 |
Family
ID=16720839
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59218496A Granted JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6197574A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01105178A (ja) * | 1987-07-07 | 1989-04-21 | Nippon Denso Co Ltd | 電流検出器 |
JPH0390872A (ja) * | 1989-09-01 | 1991-04-16 | Toshiba Corp | 半導体装置 |
US5990533A (en) * | 1997-03-31 | 1999-11-23 | Nec Corporation | Semiconductor device including a magnetoresistance effect element functioning as a current detector |
JP2001230467A (ja) * | 1999-12-09 | 2001-08-24 | Sanken Electric Co Ltd | ホール素子を備えた電流検出装置 |
JP2010286372A (ja) * | 2009-06-12 | 2010-12-24 | Sanyo Electric Co Ltd | 半導体装置 |
JP2018524745A (ja) * | 2015-05-22 | 2018-08-30 | パワー フィンガープリンティング インコーポレイテッド | サイドチャネル情報などの電力特性を用いる侵入検出及び分析用のシステム、方法及び機器 |
-
1984
- 1984-10-19 JP JP59218496A patent/JPS6197574A/ja active Granted
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01105178A (ja) * | 1987-07-07 | 1989-04-21 | Nippon Denso Co Ltd | 電流検出器 |
JPH0390872A (ja) * | 1989-09-01 | 1991-04-16 | Toshiba Corp | 半導体装置 |
US5990533A (en) * | 1997-03-31 | 1999-11-23 | Nec Corporation | Semiconductor device including a magnetoresistance effect element functioning as a current detector |
JP2001230467A (ja) * | 1999-12-09 | 2001-08-24 | Sanken Electric Co Ltd | ホール素子を備えた電流検出装置 |
JP2010286372A (ja) * | 2009-06-12 | 2010-12-24 | Sanyo Electric Co Ltd | 半導体装置 |
JP2018524745A (ja) * | 2015-05-22 | 2018-08-30 | パワー フィンガープリンティング インコーポレイテッド | サイドチャネル情報などの電力特性を用いる侵入検出及び分析用のシステム、方法及び機器 |
US10970387B2 (en) | 2015-05-22 | 2021-04-06 | Power Fingerprinting Inc. | Systems, methods, and apparatuses for intrusion detection and analytics using power characteristics such as side-channel information collection |
US11809552B2 (en) | 2015-05-22 | 2023-11-07 | Power Fingerprinting Inc. | Systems, methods, and apparatuses for intrusion detection and analytics using power characteristics such as side-channel information collection |
Also Published As
Publication number | Publication date |
---|---|
JPH0554628B2 (ja) | 1993-08-13 |
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