JPS6194169A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6194169A JPS6194169A JP21449684A JP21449684A JPS6194169A JP S6194169 A JPS6194169 A JP S6194169A JP 21449684 A JP21449684 A JP 21449684A JP 21449684 A JP21449684 A JP 21449684A JP S6194169 A JPS6194169 A JP S6194169A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- processors
- processor
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１組のメモリに複数のプロセッサを接続した
マルチプロセッサシステムに関するものである。
マルチプロセッサシステムに関するものである。
従来のマルチプロセッサシステムでは、基本的にメモリ
を共用する複数のプロセッサが同一のメモリバスに接続
されている。第２図はその一例であり、プロセッサ１１
〜１７１がメモリバス３１に接続され、各プロセッサで
メモリ２］を共用することを示し、ている。
を共用する複数のプロセッサが同一のメモリバスに接続
されている。第２図はその一例であり、プロセッサ１１
〜１７１がメモリバス３１に接続され、各プロセッサで
メモリ２］を共用することを示し、ている。
いま、通信制御装置のように、上位のホス１へプロセッ
サとのインタフェース制御、下位の回線とのインタフェ
ース制御及び内部の伝送制御手順の制御等、それぞれの
制御間でインタラクションが多い装置において、窩スル
ープットを実現するために第２図のマルチプロセッサシ
ステムを適用する場合を考える。なお、プロセッサ１１
にはホストプロセッサが接続され、プロセッサ１４には
回線が接続されているとする。この場合、メモリバス３
１は、各プロセッサ１１−１４によるメモリ２１のアク
セス時、プロセッサ１１と１２との間のホス１−制御情
報の転送時及びプロセッサ１３と１４との間の回線制御
情報の転送時に使用される。
サとのインタフェース制御、下位の回線とのインタフェ
ース制御及び内部の伝送制御手順の制御等、それぞれの
制御間でインタラクションが多い装置において、窩スル
ープットを実現するために第２図のマルチプロセッサシ
ステムを適用する場合を考える。なお、プロセッサ１１
にはホストプロセッサが接続され、プロセッサ１４には
回線が接続されているとする。この場合、メモリバス３
１は、各プロセッサ１１−１４によるメモリ２１のアク
セス時、プロセッサ１１と１２との間のホス１−制御情
報の転送時及びプロセッサ１３と１４との間の回線制御
情報の転送時に使用される。
と、：ろで、プロセッサ１１．１４の処理は実時間性が
厳し、いので、バス使用の優先順位はプロセッサ１２．
１３より高くする必要がある。その為、特にＭ（メガ）
ビット／秒オーダの高速回線を収容し、た場合、ホスト
制御及び回線制御情報を転送するプロセッサ間の交信の
ためのメモリバス使用率が高くなり、伝送制御処理を行
うプロセッサ１２．１３のメモリアクセスが待たされて
し、まう。
厳し、いので、バス使用の優先順位はプロセッサ１２．
１３より高くする必要がある。その為、特にＭ（メガ）
ビット／秒オーダの高速回線を収容し、た場合、ホスト
制御及び回線制御情報を転送するプロセッサ間の交信の
ためのメモリバス使用率が高くなり、伝送制御処理を行
うプロセッサ１２．１３のメモリアクセスが待たされて
し、まう。
その結果、プロセッサ１２．１３の平均命令実行時間が
長くなり、装置全体のスループットが低下し、でしまう
という問題があった。
長くなり、装置全体のスループットが低下し、でしまう
という問題があった。
この問題を解決するには、第３図のように、プロセッサ
Ｉ１．１２及びプロセッサ１３．１４を結合する専用の
プロセッサ間交信バス４１．・１２ａ ！Ｑける案が考
えられるが、ハードウェア量が大幅に増加するという欠
点がある。
Ｉ１．１２及びプロセッサ１３．１４を結合する専用の
プロセッサ間交信バス４１．・１２ａ ！Ｑける案が考
えられるが、ハードウェア量が大幅に増加するという欠
点がある。
本発明の目的は、ハードウェア量を大幅に増加させる二
となく、メモリアクセスとプロセッサ間交信を装置内で
同時に可能として、装置全体のスループットの向上を図
ったマルチプロセッサシステムを提供することにある。
となく、メモリアクセスとプロセッサ間交信を装置内で
同時に可能として、装置全体のスループットの向上を図
ったマルチプロセッサシステムを提供することにある。
本発明は１台のメモリに２組のメモリバス’Ｃ＋１７−
け、該メモリバスをスイッチ回路で接続し、一方のメモ
リバスが該バスに接続されているプロセッサ間の情報転
送をしている間、他方のメモリバスによるメモリアクセ
スを可能とし、また、スイッチ回路を介し５て双方のメ
モリバスに接続されているプロセッサ間の情報転送を可
能とし、たものである。
け、該メモリバスをスイッチ回路で接続し、一方のメモ
リバスが該バスに接続されているプロセッサ間の情報転
送をしている間、他方のメモリバスによるメモリアクセ
スを可能とし、また、スイッチ回路を介し５て双方のメ
モリバスに接続されているプロセッサ間の情報転送を可
能とし、たものである。
第１図は本発明の一実施例のブロック図を示す。
第１図において、メモリ２１は２組のアクセスポートを
有し、一方のアクセスポートにはメモリバス３工が、他
方のアクセスポートにはメモリバス３２がそ九ぞれ接続
さ九、シ、かも９両メモリバス３１．３２はバススイッ
チ回路５で任意に分舟。
有し、一方のアクセスポートにはメモリバス３工が、他
方のアクセスポートにはメモリバス３２がそ九ぞれ接続
さ九、シ、かも９両メモリバス３１．３２はバススイッ
チ回路５で任意に分舟。
結合できるようになっている。プロセッサ１１゜１２は
メモリバス３１に接続され、プロセッサ１３．１４はメ
モリバス３２に接続されている。バス使用権制御回路６
１は、メモリバス３１の使用煤ヲ制御するものであり、
プロセッサ１１．１２゜バススイッチ回路５と信号線１
１１．’１２１．５１で１宴続されている。信号線１１
１．１’２１はプロセッサ１１．１２のメモリバス３１
の使用権要求／許可信号線、信号線５１はプロセッサ１
３又は１１１がプロセッサ１１又は１２と交信する時の
メモリバス３１の使用権要求／許可信号線である。
メモリバス３１に接続され、プロセッサ１３．１４はメ
モリバス３２に接続されている。バス使用権制御回路６
１は、メモリバス３１の使用煤ヲ制御するものであり、
プロセッサ１１．１２゜バススイッチ回路５と信号線１
１１．’１２１．５１で１宴続されている。信号線１１
１．１’２１はプロセッサ１１．１２のメモリバス３１
の使用権要求／許可信号線、信号線５１はプロセッサ１
３又は１１１がプロセッサ１１又は１２と交信する時の
メモリバス３１の使用権要求／許可信号線である。
バス使用権制御回路６２はメモリバス３２の使用権を制
御するものであり、プロセッサ１３．１４゜ハススイッ
チ回路５と信号線１３１，１４１．５２で接続さ、れで
いる。（ａ枠線１３１．１４１はプロセッサ１３．１４
のメモリバス３２の使用権要求／許可信号線、信号線５
２はプロセッサ１１又は１２がプロセッサ１３又は１４
と交信する時のメモリバス３２の使用権要求／許可信号
線である。
御するものであり、プロセッサ１３．１４゜ハススイッ
チ回路５と信号線１３１，１４１．５２で接続さ、れで
いる。（ａ枠線１３１．１４１はプロセッサ１３．１４
のメモリバス３２の使用権要求／許可信号線、信号線５
２はプロセッサ１１又は１２がプロセッサ１３又は１４
と交信する時のメモリバス３２の使用権要求／許可信号
線である。
第１図の動作は次の通りである。例えばプロセッサ１１
がメモリ２１をアクセスするためバス３１の使用権要求
を信号線１１１により制御回路６■に出すと、制御回路
６１は信号線１２１．５１をチェックし１．プロセッサ
１２、バススイッチ回路５からのバス使用権要求が無け
れば、バス３１の使用権をプロセッサ１１へｔｙえる。
がメモリ２１をアクセスするためバス３１の使用権要求
を信号線１１１により制御回路６■に出すと、制御回路
６１は信号線１２１．５１をチェックし１．プロセッサ
１２、バススイッチ回路５からのバス使用権要求が無け
れば、バス３１の使用権をプロセッサ１１へｔｙえる。
プロセッサ１１のメモリアクセス要求がバス３１により
メモリ２１に到着すると、メモリ２１はバス３２側から
のアクセス要求をチェックし７．無ければプロセッサ１
１の要求に対し、てサービスする。プロセッサ１１がプ
ロセッサ１２に情報を送出する場合も同様に、制御回路
６１の制御下でバス３１の使用権を確保し１、プロセッ
サ１２に対し、て情報を送出する。
メモリ２１に到着すると、メモリ２１はバス３２側から
のアクセス要求をチェックし７．無ければプロセッサ１
１の要求に対し、てサービスする。プロセッサ１１がプ
ロセッサ１２に情報を送出する場合も同様に、制御回路
６１の制御下でバス３１の使用権を確保し１、プロセッ
サ１２に対し、て情報を送出する。
プロセッサ１１が例えばプロセッサ１３に情報を送出す
る場合は、まず制御回路６１の制御下でバス３１の使用
権を確保し７、バススイッチ回路５に宛てて情報を送出
する。バススイッチ回路５け該情報を受は取ると、バス
３１側からのバス３２の使用権要求であることを認識し
、制御回路６２に信号線５２を介し、てバス３２の使用
権要求を出す。制御回路６２は信号線１３１．１＝＋１
をチェツクし、プロセッサ１３．１４からのバス使用（
僅要求が無ければ、バス３１側にバス３２の使用権をケ
えるようにバススイッチ回路５に通知する。
る場合は、まず制御回路６１の制御下でバス３１の使用
権を確保し７、バススイッチ回路５に宛てて情報を送出
する。バススイッチ回路５け該情報を受は取ると、バス
３１側からのバス３２の使用権要求であることを認識し
、制御回路６２に信号線５２を介し、てバス３２の使用
権要求を出す。制御回路６２は信号線１３１．１＝＋１
をチェツクし、プロセッサ１３．１４からのバス使用（
僅要求が無ければ、バス３１側にバス３２の使用権をケ
えるようにバススイッチ回路５に通知する。
ハススイッチ回路５は制御回路６２からの該通知を受け
てバス３１上の情報をバス３２側へ伝達する。
てバス３１上の情報をバス３２側へ伝達する。
プロセッサ１３．１４側の動作も上記と同様である。な
お、メモリ２１及び制御回路６１．６２は、トＳ１数の
要求が存在した場合、あらがじめ決めらＷｃた優先順位
で一つの使用権を選択する。
お、メモリ２１及び制御回路６１．６２は、トＳ１数の
要求が存在した場合、あらがじめ決めらＷｃた優先順位
で一つの使用権を選択する。
又、バススイッチ回路５はバス間の交信要求が無い場合
、バス３１とバス３２を論理的に分離しているので、例
えばプロセッサ１１と１２がバス３１により交信し、て
いる時、プロセッサ１３又１′ｌはバス３２によりメモ
リ２１をアクセスする１：とが可能である。
、バス３１とバス３２を論理的に分離しているので、例
えばプロセッサ１１と１２がバス３１により交信し、て
いる時、プロセッサ１３又１′ｌはバス３２によりメモ
リ２１をアクセスする１：とが可能である。
本実施例では、プロセッサ１１からプロセッサ１２又は
１３への情報転送について説明したが。
１３への情報転送について説明したが。
バススイッチ回路５の情報転送方向を制御することによ
り、プロセッサ１１がプロセッサ１２又は１３上の情報
を読出す二とも容易に実現できる。
り、プロセッサ１１がプロセッサ１２又は１３上の情報
を読出す二とも容易に実現できる。
Ｃ′ｇ！明の効果〕
以上説明したように１本発明によれば、１台のメモリに
メモリバスを２組？ｉｌＪけ、プロセッサ間の情報転送
が多いブロセノＪ′）同志を同一バスに接続することに
より、一方のバスがプロセッサ間の情報転送を行ってい
る時でも、他方のバス配下のプロセッサはメモリアクセ
スができるので、装置全体のメモリアクセス効率を高め
ることができ、］ｈ置の性能向上に役立つ利点がある。
メモリバスを２組？ｉｌＪけ、プロセッサ間の情報転送
が多いブロセノＪ′）同志を同一バスに接続することに
より、一方のバスがプロセッサ間の情報転送を行ってい
る時でも、他方のバス配下のプロセッサはメモリアクセ
スができるので、装置全体のメモリアクセス効率を高め
ることができ、］ｈ置の性能向上に役立つ利点がある。
本発明ではバススイッチ回路、バス使用権制御回路等を
必要とするが、これはＬＳＩで容易に実現可能であり、
プロセッサ間を専用のバスで結合するの比へれば、ハー
ドウェアの増加はあまりなく、装置が大がかりになるこ
とはない。
必要とするが、これはＬＳＩで容易に実現可能であり、
プロセッサ間を専用のバスで結合するの比へれば、ハー
ドウェアの増加はあまりなく、装置が大がかりになるこ
とはない。
第１図は本発明の一実施例のブロック図、第２図は従来
のマルチプロセッサシステムのメモリバス構成例を示す
図、第３図は従来のメモ１ｊバス構成の改良案を示す図
である。 １１〜１４・・・プロセッサ ２１・・・メモリ。 ３１．３２・・・メモリバス、 ５・・・バススイッ
チ回路、 ６１．６２・・・バス使用権制御回路。
のマルチプロセッサシステムのメモリバス構成例を示す
図、第３図は従来のメモ１ｊバス構成の改良案を示す図
である。 １１〜１４・・・プロセッサ ２１・・・メモリ。 ３１．３２・・・メモリバス、 ５・・・バススイッ
チ回路、 ６１．６２・・・バス使用権制御回路。
Claims (1)
- （１）メモリと、前記メモリに各々独立に接続された２
組のメモリバスと、一方のメモリバスに接続された１台
あるいは複数の第１のプロセッサと、他方のメモリバス
に接続された１台あるいは複数の第２のプロセッサと、
前記一方のメモリバスと他方のメモリバスを論理的に分
離・結合するバススイッチ回路と、前記第１又は第２プ
ロセッサ及び前記バススイッチ回路の前記一方あるいは
他方のメモリバスの使用権を制御する制御回路を具備し
ていることを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21449684A JPS6194169A (ja) | 1984-10-13 | 1984-10-13 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21449684A JPS6194169A (ja) | 1984-10-13 | 1984-10-13 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194169A true JPS6194169A (ja) | 1986-05-13 |
Family
ID=16656666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21449684A Pending JPS6194169A (ja) | 1984-10-13 | 1984-10-13 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0357075A2 (en) * | 1988-09-02 | 1990-03-07 | Fujitsu Limited | Data control device and system using the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391645A (en) * | 1977-01-24 | 1978-08-11 | Japan Radio Co Ltd | Composite microprocessor system |
| JPS5680722A (en) * | 1979-12-06 | 1981-07-02 | Nippon Telegr & Teleph Corp <Ntt> | Interprocessor control system |
| JPS56118127A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Data transmission system and bus coupler |
| JPS5748150A (en) * | 1980-09-03 | 1982-03-19 | Fujitsu Ltd | Common memory control system |
-
1984
- 1984-10-13 JP JP21449684A patent/JPS6194169A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391645A (en) * | 1977-01-24 | 1978-08-11 | Japan Radio Co Ltd | Composite microprocessor system |
| JPS5680722A (en) * | 1979-12-06 | 1981-07-02 | Nippon Telegr & Teleph Corp <Ntt> | Interprocessor control system |
| JPS56118127A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Data transmission system and bus coupler |
| JPS5748150A (en) * | 1980-09-03 | 1982-03-19 | Fujitsu Ltd | Common memory control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0357075A2 (en) * | 1988-09-02 | 1990-03-07 | Fujitsu Limited | Data control device and system using the same |
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