JPS6190517A - Semiconductor switch drive circuit - Google Patents
Semiconductor switch drive circuitInfo
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- JPS6190517A JPS6190517A JP21129684A JP21129684A JPS6190517A JP S6190517 A JPS6190517 A JP S6190517A JP 21129684 A JP21129684 A JP 21129684A JP 21129684 A JP21129684 A JP 21129684A JP S6190517 A JPS6190517 A JP S6190517A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電力消費が小である半導体スイッチ駆動回路に
関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor switch drive circuit with low power consumption.
（従来技術）
大電流あるいは高電圧をスイッチング制御できる半導体
スイッチとして、従来よ！Ｊ ＰＭＰＩＪ ４層構造の
スイッチ（以下ＰＮＰＮスイッチと略記する）がよく用
いられている。第３図はこの種のＰＮＰＮスイッチと、
そのゲート駆動回路を示すものであって、６はＰＮＰＮ
スイッチ、３，４．５は各々該スイッチの７ノード端子
、カンード端子、ゲート端子を示している。また、ｌは
正電圧源（通常は＋５Ｖ、以下Ｖ。。と略す）を接続す
る端子であり、２はスイッチ制御信号入力端子である。(Prior art) As a semiconductor switch that can control switching of large current or high voltage, it is conventional! J PMPIJ A switch with a four-layer structure (hereinafter abbreviated as a PNPN switch) is often used. Figure 3 shows this type of PNPN switch,
6 shows the gate drive circuit, and 6 is PNPN.
Switches 3 and 4.5 respectively indicate the 7 node terminal, cando terminal, and gate terminal of the switch. Further, l is a terminal to which a positive voltage source (usually +5V, hereinafter abbreviated as V) is connected, and 2 is a switch control signal input terminal.
第３図においてスイッチ６をオフ状態からオン状態へと
転するには制御信号入力端子に印加する信号電圧をハイ
レベル（通常＋５Ｖ）にする。これによシトランジスタ
２０および１２がオン°となり、ダイオード１３を介し
てスイッチ６のゲートへ Ｉ。＝”＋２・（２Ｖｎ−
Ｖｎｔ）／Ｒｏ ・・・−（１）なるゲート電流工Ｇ
が供給され、スイッチ６はオンへ転する。ここでα１２
はトランジスタ１２のベース接地電流増・幅率、ｖＴ３
はダイオード９あるいはｌＯの導通電圧、Ｖ□はトラン
ジスタ１２のペース・エミッタＩｆｆｊ電圧、Ｒ１１は
抵抗ｌｌの値である。また端子２へ印加する信号レベル
はいわゆるＤＴＬ （Ｄｉｏｄｅ Ｔｒａｎｅｉｓｔ、
ｏｒ Ｌｏｇｉｃ） レベルと同じものでよく、ハイレ
ベルが＋５Ｖ程度、ロウレベル−１）ＺＯＶ程度、閾電
圧が１．２ Ｖ程度である。In FIG. 3, in order to turn the switch 6 from an off state to an on state, the signal voltage applied to the control signal input terminal is set to a high level (usually +5V). This turns on transistors 20 and 12, and leads to the gate of switch 6 via diode 13. =”+2・(2Vn−
Vnt)/Ro...-(1) Gate current engineering G
is supplied, and the switch 6 is turned on. Here α12
is the common base current amplification/width ratio of transistor 12, vT3
is the conduction voltage of diode 9 or lO, V□ is the pace emitter Iffj voltage of transistor 12, and R11 is the value of resistor ll. Also, the signal level applied to terminal 2 is so-called DTL (Diode Traneist,
The high level is about +5V, the low level is about -1)ZOV, and the threshold voltage is about 1.2V.
（発明が解決しようとする問題点）
しかるに第３図のごとき従来回路では以下のような３つ
の欠点があった。(Problems to be Solved by the Invention) However, the conventional circuit shown in FIG. 3 has the following three drawbacks.
（イ）スイッチ６がオフである期間中も（すなわち端子
２の電圧がＯｖ程度のとき）正電圧源（〜５ｖ）１→抵
抗１４→ダイオ一ド１５→信号入力端子２−図の外部、
の経路でもって電流が流れる。この電流の値は抵抗１４
が通常５にΩ程度であるので、約１ｍＡとなり、このた
め５ｍＷ程度の電力が消費される。(a) Even during the period when the switch 6 is off (that is, when the voltage at the terminal 2 is about Ov), the positive voltage source (~5V) 1 → the resistor 14 → the diode 15 → the signal input terminal 2 - the outside of the diagram,
Current flows through the path. The value of this current is the resistance 14
Since the current is normally about 5Ω, the current is about 1 mA, and therefore about 5 mW of power is consumed.
Ｃ口）スイッチ６がオフである期間中の信号入力端子２
における入力信号の雑音余裕は約１．２ｖ（上述の閾値
に相当する）と、小さい。C) Signal input terminal 2 during the period when switch 6 is off
The noise margin of the input signal at is small, about 1.2v (corresponding to the above-mentioned threshold).
（ハ）スイッチ６がオフである期間中に、第３図におい
て、図の外部から信号入力端子２に到る信号線が障害に
′よシ切断されてしまうと、（すなわち端子がオーブン
となると）これは制御入力信号が・・イレベーとなるの
と等価であ ５［シ、スイッチ６が誤点弧してしまう
。（いわゆるフェイルアウト（Ｆａｉｌ Ｏｕｔ ）で
ある。）第４図は上記の欠点のうち（ロ）と（ハ）の欠
点を除去するための従来回路の他の例である。第４図で
は制御信号入力端子２に印加される信号電圧がロウレベ
ル（〜Ｏｖ）のときにトランジスタ２１がオンでトラン
ジスタ２２がオフとなシ、ダイオード１３を介して、前
記（１）式で与えられるゲート電流ちがスイッチ６のゲ
ートへ供給される。誤信号電圧がハイレベル（〜＋５Ｖ
）のときはトランジスタ２１がオフで、トランジスタ２
２がオンとなシ、電流工。はトランジスタ２２の側を流
れ、スイッチ６のゲートへは供給されない。信号入力端
子２における制御信号電圧の閾値（すなわちトランジス
タ２１と２２が切シ換わる信号電圧値）は、およそ２
Ｘ Ｖｌ）’ （Ｖｐ’はダイオード２４あるいは２５
の導通電圧）＝１．２Ｖであるので、スイッチ６がオフ
状態にあるときの雑音余裕は、
（入力信号のハイレベル％ｊ圧） −２Ｘ ＶＤ′年５
−１．２＝＝３．８ ｖ
と、第３図のものと比較して３倍も大きい。(c) If the signal line from the outside to the signal input terminal 2 in FIG. 3 is cut off due to a fault while the switch 6 is off (in other words, if the terminal becomes an oven), ) This is equivalent to the control input signal becoming ``Ilevate'', and the switch 6 will fire incorrectly. (This is a so-called failout.) FIG. 4 shows another example of a conventional circuit for eliminating the drawbacks (b) and (c) of the above-mentioned drawbacks. In FIG. 4, when the signal voltage applied to the control signal input terminal 2 is at a low level (~Ov), the transistor 21 is on and the transistor 22 is off. The gate current supplied to the switch 6 is supplied to the gate of the switch 6. Erroneous signal voltage is high level (~+5V
), transistor 21 is off and transistor 2
2 is on, electrician. flows through the transistor 22 and is not supplied to the gate of the switch 6. The threshold value of the control signal voltage at signal input terminal 2 (i.e., the signal voltage value at which transistors 21 and 22 switch) is approximately 2
X Vl)'(Vp' is diode 24 or 25
conduction voltage) = 1.2V, so the noise margin when switch 6 is in the off state is (high level %j voltage of input signal) -2X VD'5
−1.2==3.8 v, which is three times larger than that in FIG.
まだ、図の外部から端子２に到る信号配線が切断される
ような障害が生じた場合、（すなわち端子２がオープン
となった場合）トランジスタ２１は常にオフ状態となる
。従って、スイッチ６は制御信号でもってオンすること
ができなくなるが、これはいわゆる７エイルセーフ（Ｆ
ａｉｌ ５ａｆｅ）であシ、第３図のものが７エイルア
ウト（Ｆａｉｌ Ｏｕｔ ）であったことに比べると好
ましいものである。However, if a failure such as disconnection of the signal wiring from the outside to the terminal 2 occurs (that is, if the terminal 2 becomes open), the transistor 21 is always in an off state. Therefore, the switch 6 cannot be turned on by the control signal, but this is a so-called 7 fail safe (F
This is preferable compared to the case shown in FIG. 3, which had 7 fail outs.
しかしながら、第４図の構成ではスイッチ６のオフ期間
中も、ゲート電流ちがトランジスタ２２を介して流れる
。工。は通常１ｍＡ程度に設定し、またダイオード９，
１０を流れるバイアス電流も１ｍＡ程度に設定するので
、第４図の構成においては、スイッチのオン／オフに拘
らず、常時１０ｍＷ程度の電力を消費していた。However, in the configuration of FIG. 4, the gate current flows through the transistor 22 even during the off period of the switch 6. Engineering. is usually set to about 1mA, and the diode 9,
Since the bias current flowing through the switch 10 is also set to about 1 mA, the configuration shown in FIG. 4 always consumes about 10 mW of power regardless of whether the switch is on or off.
（問題点を解決するための手段）
本発明は上記の欠点を除去するために提案されたもので
、制御信号がハイレベルにあるときはゲート電流作成部
の動作を停止するようにし、これ−によシスイッチがオ
フ状態にある期間は、駆動回路の電力消費を低減するよ
うにした半導体スイッチ駆動回路を提供することを目的
とする。(Means for Solving the Problems) The present invention has been proposed to eliminate the above-mentioned drawbacks, and when the control signal is at a high level, the operation of the gate current generation section is stopped. An object of the present invention is to provide a semiconductor switch drive circuit in which the power consumption of the drive circuit is reduced during the period when the switch is in the off state.
次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神を逸脱しない範囲で、社々の変
更あるいは改良を行いうろことは云うまでもない。Next, the present invention will be explained in detail. It should be noted that the embodiments are merely illustrative, and it goes without saying that modifications and improvements may be made without departing from the spirit of the present invention.
第１図は本発明の半導体スイッチ駆動回路の第１の実施
例を示す。FIG. 1 shows a first embodiment of a semiconductor switch drive circuit according to the present invention.
図において、１は第１の定電位点であシ、第１のトラン
ジスタ１２のエミッタを第１の抵抗１１を介して第１の
定電位点ｌに接続し、トランジスタ１２のベースと第１
０定ｍ位点との間にダイオード９．ｌＯを接続する。ま
た第１の定電位点１とスイッチ制御信号入力端子２との
間に第２．第３の抵抗８．２７を接続し、両抵抗の接続
点を第１のトランジスタ１２のベースに接続し、第１の
トランジスタ１２のコレクタを夫々第２．第３のトラン
ジスタ２１．２２のエミッタに接続し、この第２のトラ
ンジスタ２２のベースをスイッチ制御信号入力端子２に
接続し、コレクタをダイオード１３を介して半導体スイ
ッチ６のゲート端子５に接続する。第３のトランジスタ
２２のコレクタを第２の定電位点に接続する。又第１及
び第２の定電位点との間に第４の抵抗２６とダイオード
２４゜２５を直列に挿入し、抵抗２６とダイオード２４
の接続点を第３のトランジスタ２２のベースに接続する
。In the figure, 1 is the first constant potential point, and the emitter of the first transistor 12 is connected to the first constant potential point l via the first resistor 11, and the base of the transistor 12 and the first
A diode 9. Connect lO. Further, a second terminal is connected between the first constant potential point 1 and the switch control signal input terminal 2. A third resistor 8.27 is connected, the connection point of both resistors is connected to the base of the first transistor 12, and the collector of the first transistor 12 is connected to the second . It is connected to the emitter of a third transistor 21 , 22 , its base is connected to the switch control signal input terminal 2 , and its collector is connected via a diode 13 to the gate terminal 5 of the semiconductor switch 6 . The collector of the third transistor 22 is connected to the second constant potential point. Also, a fourth resistor 26 and a diode 24°25 are inserted in series between the first and second constant potential points.
is connected to the base of the third transistor 22.
第１図は第４図において、スイッチ制御信号入力端子２
に印加する制御信号でもってトランジスタ２１と２２の
オン／オフ制御のみならず、ダイオード９，１０．抵抗
１１及びトランジスタ１２から成るゲート電流作成部の
オン／オフ制御もできるようにしたものである。すなわ
ちスイッチ６のオフ時には第４図と同様、信号入力端子
２にはハイレベル（αｖｏ。α５Ｖ）の制御信号電圧が
印加されている。従って、トランジスタ１２ 、２１２
２はすべてオフであシ、これらのトランジスタには電流
が流れない。また抵抗８と２７にも電流は流れない。抵
抗２６とダイオード２４．２５にはバイアス電流が流れ
るが、該バイアス電流は端子２に印加する入力電圧に閾
値を与えるため抵抗２７に導通電圧を発生するのが目的
であるから、高々０．１ ｍＡ程度でよく、このためス
イッチ６がオフである期間中の電力消費は約０．５ ｍ
Ｗと、従来よシもｌ／ｌＯ以下で済む。Figure 1 shows the switch control signal input terminal 2 in Figure 4.
The control signal applied to not only controls the on/off of transistors 21 and 22 but also controls the diodes 9, 10 . It is also possible to control on/off of a gate current generating section consisting of a resistor 11 and a transistor 12. That is, when the switch 6 is off, a high level (αvo, α5V) control signal voltage is applied to the signal input terminal 2, as in FIG. 4. Therefore, transistors 12, 212
All transistors 2 are off, and no current flows through these transistors. Also, no current flows through the resistors 8 and 27. A bias current flows through the resistor 26 and the diodes 24 and 25, but the purpose of this bias current is to generate a conduction voltage in the resistor 27 in order to provide a threshold value to the input voltage applied to the terminal 2, so the bias current is 0.1 at most. It only takes about mA, so the power consumption during the period when switch 6 is off is about 0.5 mA.
W and conventional methods require less than l/lO.
さて、スイッチ制御信号入力端子２にお、ける制御入力
信号電圧ｖｉｎをハイレベル（α５Ｖ）から下げてゆく
と、ｖｉ ｎがＶ。。−ｖｖに等しくなるとダイオード
９〜トランジスタ１２から成る定電流作成回路が作動し
始め、ｖｉｏがｖｏ。−２ｖ１）になると（１）式で与
えられる工。がトランジスタ２２の側を流れる。さらに
ｖｉｎを下げて、２・ｖＤ′以下となるとトランジスタ
２１がオン、トランジスタ２２がオフとなって、工。は
トランジスタ２１とダイオード１３を介してスイッチ６
のゲートへと流れる。Now, when the control input signal voltage vin at the switch control signal input terminal 2 is lowered from the high level (α5V), vin becomes V. . When it becomes equal to -vv, the constant current generating circuit consisting of diode 9 to transistor 12 starts to operate, and vio becomes vo. -2v1), the force given by equation (1). flows on the transistor 22 side. When vin is further lowered and becomes less than 2.vD', transistor 21 is turned on and transistor 22 is turned off, causing the operation to proceed. is connected to the switch 6 via the transistor 21 and the diode 13.
flowing to the gate.
つまシ、第１図の制御入力信号電圧の閾値は第４図と同
じであり、雑音余裕も同じである。さらに信号線切断時
においてフェイルセーフとなる点も第４図と同様である
。The threshold value of the control input signal voltage in FIG. 1 is the same as in FIG. 4, and the noise margin is also the same. Furthermore, it is similar to FIG. 4 in that it is fail-safe when the signal line is disconnected.
第２図は本発明の第２の実施例であって、第１図におけ
る制御入力電流を小さくするように工夫を施したもので
ある。この回路では、第４のトランジスタ２８のベース
をスイッチ制御信号入力端子２に接続し、エミッタを第
３の抵抗２７の一方の端子及び第２のトランジスタ２１
のベースに接続し、コレクタを第３の定電位点に接続し
た点に特徴を有するものである。FIG. 2 shows a second embodiment of the present invention, in which the control input current in FIG. 1 has been devised to be smaller. In this circuit, the base of the fourth transistor 28 is connected to the switch control signal input terminal 2, and the emitter is connected to one terminal of the third resistor 27 and the second transistor 21.
It is characterized in that the collector is connected to the base of the collector and the collector is connected to the third constant potential point.
第１図ではスイッチ６がオンである期間中の制御入力電
流エエ、は制御入力電圧のロウレベルが約Ｏｖであるこ
とから、
工ＫＬ Ｃ： （Ｔｏｏ ２ Ｖｖ ） ／ ＲｌＦ
であるが、第２図では、
工ＸＬ ＝ （ｖｏｏ ” ＶＤ ）／βｚｓ ｅ
Ｒ１７である。In Fig. 1, the control input current during the period when the switch 6 is on is expressed as follows, since the low level of the control input voltage is approximately Ov.
However, in Figure 2, XL = (voo ” VD )/βzse
It is R17.
ただしβ１．はトランジスタ２８のエミッタ接地電流増
幅率でありＲｌＦは抵抗２７の値である。すなわち第１
図と比べて、エエ、を１／β２゜に小さくできる。However, β1. is the common emitter current amplification factor of the transistor 28, and RlF is the value of the resistor 27. That is, the first
Compared to the figure, E can be reduced to 1/β2°.
その他覚力消費、雑音余裕、および制御信号切断時の７
エイルセーフに関しては第１図と同じであるので、説明
を省略する。Other factors such as power consumption, noise margin, and control signal disconnection 7
Since the failsafe is the same as in FIG. 1, the explanation will be omitted.
（発明の効果）
叙上のように、本発明によれば牛導体スイッチがオフで
ある期＋ｉ４１の駆動回路の消費電力を低減できるので
、竹にスイッチマトリックスのように多数のスイッチ及
びその駆動回路を１チツプ上に集積化するときに有効で
ある。(Effects of the Invention) As described above, according to the present invention, it is possible to reduce the power consumption of the +i41 drive circuit when the conductor switch is off. This is effective when integrating on one chip.
第１図と第２図は本発明の半導体スイッチ駆動回路の実
施例、第３図と第４図は従来の半導体スイッチの回路図
を示す。
ｌ・・定電位点、２・・・スイッチ制御信号入力端子、
３．４．５・・・端子、９．１０．１３．２４．２５゜
２９・・・ダイオード、１２．２１．２２．２８・・・
第１、第２．第３．第４のトランジスタ、１１，８゜２
７ 、２６・・・第１．第２．第３．第４の抵抗特許出
願０人
第１図
１１．８．２７．２６ ｆ＋、ボ２．ヤ３．ヤ今／１
才谷ａ６、！Ｐ導・体ズイー／４−
第２図1 and 2 show an embodiment of the semiconductor switch drive circuit of the present invention, and FIGS. 3 and 4 show circuit diagrams of a conventional semiconductor switch. l... constant potential point, 2... switch control signal input terminal,
3.4.5...Terminal, 9.10.13.24.25°29...Diode, 12.21.22.28...
1st, 2nd. Third. Fourth transistor, 11,8°2
7, 26... 1st. Second. Third. Fourth Resistance Patent Applicant 0 people 1st Figure 11.8.27.26 f+, Bo 2. Ya3. Ya now/1
Saitani a6! P conductor/Body ZI/4- Fig. 2
Claims (2)
して第１の定電位点に接続すると共に、前記の定電位点
と前記の第１のトランジスタのベースとの間に複数のｐ
ｎ接合素子を接続し、前記の第１の定電位点とスイッチ
制御信号入力端子との間に第２及び第３の抵抗との直列
素子を接続し、前記の両抵抗の接続点を前記の第１のト
ランジスタのベースに接続し、前記の第１のトランジス
タのコレクタを夫々第２、第３のトランジスタのエミッ
タに接続し、前記の第２のトランジスタのベースを前記
のスイッチ制御信号入力端子に接続し、コレクタをｐｎ
接合素子を介して半導体スイッチ素子のゲートに接続す
ると共に、前記の第３のトランジスタのコレクタを第２
の定電位点に接続し、かつ前記の第１の定電位点と第２
の定電位点との間に第４の抵抗と複数のｐｎ接合素子を
接続し、前記の第４の抵抗とｐｎ接合素子との接続点を
前記の第３のトランジスタのベースに接続したことを特
徴とする半導体スイッチ駆動回路。(1) The emitter of the first transistor is connected to a first constant potential point via a first resistor, and a plurality of p
An n-junction element is connected, a series element with a second and third resistor is connected between the first constant potential point and the switch control signal input terminal, and a connection point between the two resistors is connected to the switch control signal input terminal. The collector of the first transistor is connected to the emitters of the second and third transistors, respectively, and the base of the second transistor is connected to the switch control signal input terminal. Connect and pn the collector
The third transistor is connected to the gate of the semiconductor switching element via the junction element, and the collector of the third transistor is connected to the second transistor.
the first constant potential point and the second constant potential point.
A fourth resistor and a plurality of pn junction elements are connected between the constant potential point of the fourth resistor and the pn junction element, and a connection point between the fourth resistor and the pn junction element is connected to the base of the third transistor. Characteristic semiconductor switch drive circuit.
入力端子に接続し、エミッタを第３の抵抗の一方端子及
び第２のトランジスタのベースに接続し、コレクタを第
３の定電位点に接続したことを特徴とする特許請求の範
囲第１項記載の半導体スイッチ駆動回路。(2) The base of the fourth transistor was connected to the switch control signal input terminal, the emitter was connected to one terminal of the third resistor and the base of the second transistor, and the collector was connected to the third constant potential point. A semiconductor switch drive circuit according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21129684A JPS6190517A (en) | 1984-10-11 | 1984-10-11 | Semiconductor switch drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21129684A JPS6190517A (en) | 1984-10-11 | 1984-10-11 | Semiconductor switch drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190517A true JPS6190517A (en) | 1986-05-08 |
| JPH0342811B2 JPH0342811B2 (en) | 1991-06-28 |
Family
ID=16603585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21129684A Granted JPS6190517A (en) | 1984-10-11 | 1984-10-11 | Semiconductor switch drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190517A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075406A (en) * | 1988-03-08 | 1991-12-24 | Mitsui Toatsu Chemicals, Inc. | Process for refining 1,3-dimethyl-2-imidazolidinone |
| JP2002524010A (en) * | 1998-08-12 | 2002-07-30 | ダイムラークライスラー・アクチェンゲゼルシャフト | Apparatus for controlling voltage-charge control power semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5686529A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Current switching type pulse output circuit |
-
1984
- 1984-10-11 JP JP21129684A patent/JPS6190517A/en active Granted
Patent Citations (1)
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| JPS5686529A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Current switching type pulse output circuit |
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| JP2002524010A (en) * | 1998-08-12 | 2002-07-30 | ダイムラークライスラー・アクチェンゲゼルシャフト | Apparatus for controlling voltage-charge control power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342811B2 (en) | 1991-06-28 |
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| Date | Code | Title | Description |
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