JPH04170222A - Ecl logic circuit - Google Patents
Ecl logic circuitInfo
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- JPH04170222A JPH04170222A JP2297419A JP29741990A JPH04170222A JP H04170222 A JPH04170222 A JP H04170222A JP 2297419 A JP2297419 A JP 2297419A JP 29741990 A JP29741990 A JP 29741990A JP H04170222 A JPH04170222 A JP H04170222A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬ論理回路に関し、時にＢｉＣＭＯ８回路
によるＥ ＣＬ論理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an ECL logic circuit, and sometimes to an ECL logic circuit using a BiCMO8 circuit.
第３図に従来の基本ＥＣＬ論理回路を示す。バイポーラ
トランジスタＱ、、Ｑ２によりバイポーラ差動増幅器を
形成し、一方は入力端子■０、が、他方はリファレンス
電位■、。、がそれぞれ与えられる。バイポーラトラン
ジスタＱ３と抵抗Ｒ３より成る定電流回路がこのバイポ
ーラ差動増幅器に流れる電流を決め、入力ＶｒＮとリフ
ァレンス電圧Ｖ ｒ ｒ ｆの大小により抵抗Ｒ７・Ｒ
２の一方に抵抗Ｒ３と同じ電流が流れる。ＥＣＬゲート
の振幅はＲ１・Ｒ２とＲ３の比により決まり、抵抗Ｒ３
を流れる電流に依らない。しかしＥＣＬゲートの遅延時
間はこの定電流値により大幅に変化し、通常高速化を損
わない様に数ｍＡの電流を流す。FIG. 3 shows a conventional basic ECL logic circuit. A bipolar differential amplifier is formed by bipolar transistors Q, , Q2, one of which has an input terminal 0, and the other has a reference potential . , are given respectively. A constant current circuit consisting of bipolar transistor Q3 and resistor R3 determines the current flowing to this bipolar differential amplifier, and resistors R7 and R are determined depending on the magnitude of input VrN and reference voltage V r r f.
The same current flows through one of the resistors R3 and R3. The amplitude of the ECL gate is determined by the ratio of R1/R2 and R3.
It does not depend on the current flowing through. However, the delay time of the ECL gate varies greatly depending on this constant current value, and a current of several mA is normally passed so as not to impair high speed.
ＥＣＬゲートはデータを保持している間も直流電流が流
れ電力を消費する。この電流値は前述のバイポーラトラ
ンジスタＱ３と抵抗Ｒ３より成る定電流回路により決ま
るトランジスタＱ３のベースには、定電圧■□が印加さ
れ、抵抗Ｒ３を流れる電流■。は（ＶＢ ＶＦ）／Ｒ３
より求まる。ただし■１はバイポーラトランジスタＱ３
のベース・エミッタ順方向バイアス電圧である。通常Ｖ
Ｂ＝１．５Ｖｐ 、 Ｒ３＝ ５００ΩでＩ ｏ ＝
１ ｍ Ａとなる。Even while the ECL gate is holding data, direct current flows and consumes power. This current value is determined by the constant current circuit consisting of the above-mentioned bipolar transistor Q3 and resistor R3. A constant voltage ■□ is applied to the base of the transistor Q3, and a current ■ flows through the resistor R3. is (VB VF)/R3
More sought after. However, ■1 is bipolar transistor Q3
is the base-emitter forward bias voltage of . Normal V
B=1.5Vp, R3=500Ω and Io=
1 mA.
抵抗Ｒ１又はＲ２に流れる電流はＲ３に流れる電流と同
一であるから、出力端子ｖ’、Ｎ／−に現われる振幅は
、Ｒ、／Ｒ３又はＲ２／ Ｒ３により決まる。先述の例
では抵抗Ｒ３に印加される電圧は■８−ＶＦ＝１．５Ｖ
Ｆ ＶＦ＝０．５Ｖｐであるから、■′ｒＮ／−の振
幅を２Ｖ、とするには、Ｒ，＝Ｒ２＝４Ｒ３＝２にΩに
する必要がある。Since the current flowing through resistor R1 or R2 is the same as the current flowing through R3, the amplitude appearing at output terminal v', N/- is determined by R, /R3 or R2/R3. In the above example, the voltage applied to resistor R3 is ■8-VF=1.5V
Since F VF=0.5Vp, in order to make the amplitude of ■'rN/- 2V, it is necessary to set Ω to R,=R2=4R3=2.
ＥＣＬゲートの出力端子ｖ ’ ＩＮ ／ ｖπのうち
、ロウレベル（ＶＣＣ２ＶＦ）からハイレベル（ＶＣＣ
）になる側はこの負荷抵抗Ｒ，／Ｒ２の充電により決ま
る。高速化のためにはこの抵抗Ｒｌ ／ Ｒ２を小さく
すればよいが、出力端子の振幅より小さくなりノイズマ
ージンがなくなり望ましくない。Of the output terminals v' IN / vπ of the ECL gate, the voltage ranges from low level (VCC2VF) to high level (VCC2VF).
) is determined by charging the load resistors R and /R2. In order to increase the speed, this resistor Rl/R2 may be made small, but this is not desirable because it becomes smaller than the amplitude of the output terminal, and there is no noise margin.
以上説明した様に、従来のＥＣＬゲートでは、データ保
持時も大きな直流電流が流れるため消費電力が大きく、
また、差動増幅器を構成するバイポーラトランジスタの
負荷抵抗値がＥＣＬゲートの出力振幅値により決まりノ
イズマージンと高速化の両立がむずかしかった。As explained above, in conventional ECL gates, a large DC current flows even when data is held, resulting in large power consumption.
Further, the load resistance value of the bipolar transistor constituting the differential amplifier is determined by the output amplitude value of the ECL gate, making it difficult to achieve both noise margin and high speed.
本発明の目的は、データ保持時の消費電力を削減できる
ＥＣＬ論理回路を提供することにある。An object of the present invention is to provide an ECL logic circuit that can reduce power consumption during data retention.
本発明のＥＣＬゲートは、外部端子により制御されるＭ
ＯＳトランジスタが２つのバイポーラトランジスタより
成る差動増幅器の定電流源として使用され、前記２つの
バイポーラトランジスタのコレクタに、ＭＯＳトランジ
スタのドレイン（ソース）が負荷素子ととして使用され
、各々のゲートが反対側の出力端子に接続され、さらに
各々の出力端子と電源間にクランプダｌイオードが接続
されるという構造をもつ。The ECL gate of the present invention has an M
An OS transistor is used as a constant current source of a differential amplifier consisting of two bipolar transistors, and the drain (source) of a MOS transistor is used as a load element at the collector of the two bipolar transistors, and each gate is connected to the opposite side. It has a structure in which a clamp diode is connected between each output terminal and the power supply.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例を示す回路図である。従
来のＥＣＬゲートと同様に、バイポーラトランジスタＱ
１とＱ２より差動増幅器が構成される。この定電流源と
して、ｎＭＯ８トランジスタＭ３とＭ４が使用されてい
る。ｎＭＯ８トランジスタＭ３のゲートは、ＶＣＣに接
続され、常時数１０μＡの電流を引いている。一方のｎ
ＭＯ８トランジスタＭ４は外部端子より発生されるＶ。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. Similar to the conventional ECL gate, the bipolar transistor Q
1 and Q2 constitute a differential amplifier. As this constant current source, nMO8 transistors M3 and M4 are used. The gate of the nMO8 transistor M3 is connected to VCC and constantly draws a current of several 10 μA. one n
MO8 transistor M4 receives V generated from an external terminal.
ＬＫにより制御される。Controlled by LK.
ＥＣＬゲートが動作時は、ＶＣＬＫのレベルがハイレベ
ルとなり、ｎＭＯ８トランジスタＭ４をオンさせ、通常
のＥＣＬゲートと同様に数ｍＡの電流を流す。When the ECL gate is in operation, the level of VCLK becomes high level, turns on the nMO8 transistor M4, and causes a current of several mA to flow like a normal ECL gate.
データ保持時は■。０、えはロウレベルとなりｎＭ。■ When data is retained. 0, E becomes low level and nM.
ＳトランジスタＭ４がオフとなり差動増幅器の直流電流
はｎＭＯ８トランジスタＭ３の引く数１０μＡまで減少
する。The S transistor M4 is turned off, and the DC current of the differential amplifier decreases to 10 μA, which is the number of nMO8 transistors M3.
一方、バイポーラトランジスタＱ１・Ｑ２のコレクタに
接続される負荷はｐＭＯ８トランジスタＭ１Ｍ２とダイ
オードＤ１〜Ｄ４より成る。ｐＭＯ８トランジスタのソ
ースは■。０に、ドレインはバイポーラトランジスタの
コレクタに接続されている。On the other hand, the load connected to the collectors of the bipolar transistors Q1 and Q2 consists of a pMO8 transistor M1M2 and diodes D1 to D4. The source of the pMO8 transistor is ■. 0, the drain is connected to the collector of the bipolar transistor.
ゲートは各々反対側のコレクタに接続され、さらに各バ
イポーラトランジスタのコレクタには■。０より２コに
直列接続されたダイオードにより■。０からクランプさ
れている。The gates are each connected to the collector on the opposite side, and the collector of each bipolar transistor is also connected to ■. ■ Due to the diodes connected in series from 0 to 2. It is clamped from 0.
次に、動作について説明する。入力端子ｖｒＮにＥＣＬ
レベルのハイレベルが印加され、リファレンス電圧Ｖ
ｒ ｅ ｆより約４００ｍＶ高いとする。この時バイポ
ーラトランジスタＱ１はオンし、Ｑ２はオフする。オン
しているバイポーラトランジスタＱ１に流れる電流はｎ
ＭＯ８トランジスタＭ３とＭ４の引く電流の和と同じで
あり、ｖｃｏからダイオードＤ、Ｄ２を通してバイポー
ラトランジスタＱ１のコレクタに流れる。そして出力端
子■、Ｎには■。Ｃ−２Ｖアのレベルが表われる。ここ
で■アはダイオードＤ１〜Ｄ４の１コ分の順方向電圧で
あり、通常ＶＦ＝８００ｍＶ”ｑある。一方、バイポー
ラトランジスタＱ２はオフし、出力端子Ｖ′工、は■。Next, the operation will be explained. ECL to input terminal vrN
A high level is applied, and the reference voltage V
Assume that it is approximately 400 mV higher than r e f. At this time, bipolar transistor Q1 is turned on and bipolar transistor Q2 is turned off. The current flowing through the turned-on bipolar transistor Q1 is n
It is the same as the sum of the current drawn by MO8 transistors M3 and M4, and flows from VCO to the collector of bipolar transistor Q1 through diodes D and D2. And the output terminals ■ and N have ■. The level of C-2Va is displayed. Here, ①A is the forward voltage for one of the diodes D1 to D4, which is normally VF=800mV''q.On the other hand, the bipolar transistor Q2 is turned off, and the output terminal V' is ②.
０まで引き上げられる。この引き上げはｐＭＯ’ｓトラ
ンジスタＭ２により行なわれる。It will be raised to 0. This pulling is performed by pMO's transistor M2.
ｐＭＯ８トランジスタＭ２のゲートは出力端子−■■に
接続されており、先述の様にＶ■のレベル６−一
はＶｃｃ ２ＶｐでありＶＣＣより２Ｖ、＝２Ｘ８０
０ｍＶ＝１．６Ｖ下がっている。通常ｐＭＯ８ｌ−ラン
ジスタのしきい値はｖ、＝−０，８Ｖであり、十分に出
力端子Ｖ′１ＮをＶ。０レベルまで引き上げる能力をも
つ。The gate of the pMO8 transistor M2 is connected to the output terminal -■■, and as mentioned above, the level 6-1 of V■ is Vcc 2Vp, which is 2V from VCC, = 2X80
0mV = 1.6V decrease. Normally, the threshold value of the pMO8l- transistor is v, = -0.8V, which is sufficient to bring the output terminal V'1N to V. It has the ability to raise it to level 0.
さらに、この負荷のｐＭＯ８Ｉ・ランジスタＭ１／Ｍ２
の大きさ出力端子” ＩＮ／ Ｖ ’ ＩＮの振幅と無
関係に設定することができ、ノイズマージンを損うこと
なく高速化を計ることができる。Furthermore, this load pMO8I transistor M1/M2
The magnitude of the output terminal ``IN/V'' can be set independently of the amplitude of IN, and high speed can be achieved without impairing the noise margin.
次に、ＥＣＬゲ−１・がテータ保持の場合について考え
る。前述の様にデータ保持時は、ｎＭＯｓトランジスタ
Ｍ４がオフしてｎＭＯ３トランジスタＭ３のみが数１０
μＡの電流をり巨１ている。この時出力端子Ｖ’ｒＮ／
−のハイ・ロウレベルは通常の動作時と同様にＶ。ｃ
／ （Ｖ ｃｃ ２ Ｖ ｐ ）に保たれる。これはク
ランプ用ダイオードの順方向電圧ｖＦは数１０μＡから
数ｍＡの間でほぼ一定のためである。Next, consider the case where ECL game 1 holds theta. As mentioned above, when data is retained, the nMOs transistor M4 is turned off and only the nMO3 transistor M3 is turned off.
It has a large current of μA. At this time, the output terminal V'rN/
- High and low levels are V as in normal operation. c.
/ (V cc 2 V p ). This is because the forward voltage vF of the clamp diode is approximately constant between several tens of μA and several mA.
第３図は本発明の第２の実施例を示す回路図である。差
動増幅器を構成するバイポーラトランジスタＱ ＋ Ｑ
２の負荷素子は第１の実施例と同一である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention. Bipolar transistor Q + Q that constitutes a differential amplifier
The second load element is the same as in the first embodiment.
定電流源となるｎＭＯ８トランジスタはＭ３１つのみで
あり、このゲートに印加する電圧をｎＭＯ８トランジス
タＭＪＭｓとインバーターＩＮＶにより切り換える。２
つの定電圧源ＶＢＩＶＥ２はＶ□１＞ ＶＢ□の関係に
あり、通常の動作時はＶ Ｂ ｌ ｒデータ保持時はＶ
Ｂ２の電位をｎＭＯ８トランジスタＭ３のゲートに印加
する。There is only one nMO8 transistor M3 serving as a constant current source, and the voltage applied to its gate is switched by the nMO8 transistor MJMs and the inverter INV. 2
The two constant voltage sources VBIVE2 have a relationship of V□1>VB□, and during normal operation, V B l r When holding data, V
The potential of B2 is applied to the gate of nMO8 transistor M3.
以上説明したように本発明のＥＣＬゲートは、外部端子
により制御されるＭＯＳトランジスタをバイポーラトラ
ンジスタより成る差動増幅器の定電流源とし、前記２つ
のバイポーラトランジスタのコレクタと電源の間にＭＯ
Ｓトランジスタを接続し、各ゲートが反対側の出力端子
に接続され、さらに各々の出力端子と電源間にダイオー
ドが接続されているという構成をしている。この結果本
発明のＥＣＬゲートはデータ保持特電源を大幅に削減す
ることができ、しかもデータ保持時の出力振幅を動作時
と同様に保つことができる。As explained above, in the ECL gate of the present invention, a MOS transistor controlled by an external terminal is used as a constant current source of a differential amplifier made of bipolar transistors, and an MOS transistor is connected between the collectors of the two bipolar transistors and the power supply.
It has a configuration in which S transistors are connected, each gate is connected to an output terminal on the opposite side, and a diode is connected between each output terminal and a power supply. As a result, the ECL gate of the present invention can significantly reduce the data retention special power supply, and can also maintain the output amplitude during data retention to the same level as during operation.
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来のＥ
ＣＬゲートの回路図である。
Ｑ、、Ｑ２．Ｑ３・・・・・・バイポーラトランジスタ
、Ｍ＋、Ｍ２・・・・・・９ＭＯ８トランジスタ、Ｍ３
、 Ｍ４・・・・・・ｎＭＯ８トランジスタ。
代理人 弁理士 内 原 晋
Ｃ０
ｃｃ
工ＴＶ、１ｕ−Ｔ下
ｃｃ
Ｒ１尺２
Ｖア′、
ＶＩＮFig. 1 is a circuit diagram showing a first embodiment of the present invention, Fig. 2 is a circuit diagram showing a second embodiment of the invention, and Fig. 3 is a circuit diagram showing a conventional E
FIG. 3 is a circuit diagram of a CL gate. Q,,Q2. Q3...Bipolar transistor, M+, M2...9MO8 transistor, M3
, M4...nMO8 transistor. Agent Patent Attorney Susumu Uchihara C0 cc Engineering TV, 1u-T lower cc R1 shaku2 Va', VIN
Claims (1)
ーラトランジスタより構成される差動増幅器と、前記２
つのバイポーラトランジスタのコレクタと電源の間にＭ
ＯＳトランジスタを接続し、各ゲートが各々反対側のバ
イポーラトランジスタのコレクタに接続され、前記各々
のバイポーラトランジスタのコレクタと前記電源間にダ
イオードが接続されていることを特徴とするＥＣＬ論理
回路。a constant current source controlled by an external terminal, a differential amplifier composed of two bipolar transistors;
M between the collector of two bipolar transistors and the power supply
An ECL logic circuit comprising: OS transistors connected to each other, each gate being connected to the collector of an opposite bipolar transistor, and a diode being connected between the collector of each of the bipolar transistors and the power supply.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297419A JPH04170222A (en) | 1990-11-02 | 1990-11-02 | Ecl logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297419A JPH04170222A (en) | 1990-11-02 | 1990-11-02 | Ecl logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170222A true JPH04170222A (en) | 1992-06-17 |
Family
ID=17846267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297419A Pending JPH04170222A (en) | 1990-11-02 | 1990-11-02 | Ecl logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04170222A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920206A (en) * | 1996-03-28 | 1999-07-06 | Nec Corporation | Differential ECL |
-
1990
- 1990-11-02 JP JP2297419A patent/JPH04170222A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920206A (en) * | 1996-03-28 | 1999-07-06 | Nec Corporation | Differential ECL |
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