JPS6185868A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6185868A JPS6185868A JP59207862A JP20786284A JPS6185868A JP S6185868 A JPS6185868 A JP S6185868A JP 59207862 A JP59207862 A JP 59207862A JP 20786284 A JP20786284 A JP 20786284A JP S6185868 A JPS6185868 A JP S6185868A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
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- 229910052710 silicon Inorganic materials 0.000 abstract 2
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- 239000010453 quartz Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、チャネルが形成される活性層を多結晶シリコ
ン薄膜により構成した薄膜トランジスタに関する。
ン薄膜により構成した薄膜トランジスタに関する。
従来の技術
従来、この種の薄膜トランジスタとして、例えば第３図
に示すようなＭＯＳ型の薄膜トランジスタ（以下ＭＯ３
ＴＦＴと称する）が知られている。このＭＯＳ ＴＰ
Ｔにおいては、石英基板ｌ上に多結晶シリコン薄膜２が
形成されている。またこの多結晶シリコン薄膜２の両端
には、所定のｎ型不純物が高濃度にドープされた低抵抗
のｎ゛層から成るソース領域３、ドレイン領域４がそれ
ぞれ形成されている。なおＭＯＳ ”Ｔ”ＦＴの動作
時においては、多結晶シリコン薄膜２中のソース領域３
とドレイン領域４との間の部分にチャネルが形成される
ようになっているので、この多結晶シリコン薄膜２の中
間部分が活性層２ａを構成している。
に示すようなＭＯＳ型の薄膜トランジスタ（以下ＭＯ３
ＴＦＴと称する）が知られている。このＭＯＳ ＴＰ
Ｔにおいては、石英基板ｌ上に多結晶シリコン薄膜２が
形成されている。またこの多結晶シリコン薄膜２の両端
には、所定のｎ型不純物が高濃度にドープされた低抵抗
のｎ゛層から成るソース領域３、ドレイン領域４がそれ
ぞれ形成されている。なおＭＯＳ ”Ｔ”ＦＴの動作
時においては、多結晶シリコン薄膜２中のソース領域３
とドレイン領域４との間の部分にチャネルが形成される
ようになっているので、この多結晶シリコン薄膜２の中
間部分が活性層２ａを構成している。
また上記多結晶シリコン薄膜２上には、ＳｉＯ□から成
るゲート絶縁膜５が形成され、このゲート絶縁膜５上に
は不純物がドープされた多結晶シリコン（ＤＯＰＯＳ）
から成るゲート電極６が形成されている。さらに上記多
結晶シリコン薄膜２及びゲート電極６上には、Ｓｉｎｇ
から成る絶縁膜７が形成されている。この絶縁膜７には
開ロアａ、７ｂが形成されていて、これらの開ロアａ、
７ｂを通じてソース領域３及びドレイン領域４のための
ＡＮから成る取り出し電極８．９がそれぞれ形成され−
Ｃいる。なおゲート電極６にも取り出し電極（図示せず
）が形成されている。
るゲート絶縁膜５が形成され、このゲート絶縁膜５上に
は不純物がドープされた多結晶シリコン（ＤＯＰＯＳ）
から成るゲート電極６が形成されている。さらに上記多
結晶シリコン薄膜２及びゲート電極６上には、Ｓｉｎｇ
から成る絶縁膜７が形成されている。この絶縁膜７には
開ロアａ、７ｂが形成されていて、これらの開ロアａ、
７ｂを通じてソース領域３及びドレイン領域４のための
ＡＮから成る取り出し電極８．９がそれぞれ形成され−
Ｃいる。なおゲート電極６にも取り出し電極（図示せず
）が形成されている。
なお上述の従来のＭＯＳ ＴＰＴにおいては、チャネ
ルが形成される活性層２ａを構成している多結晶シリコ
ン薄膜２の膜厚は通常例えば１５００人程度０場る。
ルが形成される活性層２ａを構成している多結晶シリコ
ン薄膜２の膜厚は通常例えば１５００人程度０場る。
上述の従来のＭＯＳ ＴＦＴは、次のような欠点を有
している。即ち、第１に、活性層２ａ中の不純物トラッ
プ密度が大きいため、ＭＯＳ ＴＦ′ｒのしきい値電
圧ＶＬｈが大きい。第２に、多結晶シリコン薄膜２の膜
厚が例えば１５００人程度０場合、キャリヤ（本実施例
では電子）の実効移動度μ、ｆｒは０．０１ｃｄ／ Ｖ
ｓｅｃ以下であって小さい。
している。即ち、第１に、活性層２ａ中の不純物トラッ
プ密度が大きいため、ＭＯＳ ＴＦ′ｒのしきい値電
圧ＶＬｈが大きい。第２に、多結晶シリコン薄膜２の膜
厚が例えば１５００人程度０場合、キャリヤ（本実施例
では電子）の実効移動度μ、ｆｒは０．０１ｃｄ／ Ｖ
ｓｅｃ以下であって小さい。
第３に、ソース領域３及びドレイン領域４と活性層２ａ
との間の接合におけるリーク電流が大きい。
との間の接合におけるリーク電流が大きい。
第４に、活性層２ ａの抵抗が低いばかりでなく膜厚が
大きいので、ＭＯＳ ＴＦＴのオフ時において、外部
光によるソース領域３、ドレイン領域４間のリーク電流
が大きい。
大きいので、ＭＯＳ ＴＦＴのオフ時において、外部
光によるソース領域３、ドレイン領域４間のリーク電流
が大きい。
本発明者は、上述の欠点を是正したＴＰＴとして、特願
昭５８−２５１８１３号において、活性層を１００〜７
５０人の膜厚の多結晶シリコン薄膜で構成したＭＯＳ
ＴＦＴを提案した。このＭＯＳ ＴＰＴによれば、
特にμ、ｔｔを従来に比べて極めて大きくすることがで
きた。しかしこの特願昭５８−２５１８１３号において
は、活性層の膜厚が１００Å以下の場合の特性について
は明らかではなかった。
昭５８−２５１８１３号において、活性層を１００〜７
５０人の膜厚の多結晶シリコン薄膜で構成したＭＯＳ
ＴＦＴを提案した。このＭＯＳ ＴＰＴによれば、
特にμ、ｔｔを従来に比べて極めて大きくすることがで
きた。しかしこの特願昭５８−２５１８１３号において
は、活性層の膜厚が１００Å以下の場合の特性について
は明らかではなかった。
発明が解決しようとする問題点
本発明は、上述の問題にかんがみ、従来のＭＯＳ Ｔ
ＦＴが有する上述のような欠点を特に膜厚が１００Å以
下の多結晶シリコン薄膜から成る活性層を用いて是正し
た薄膜トランジスタを提供することを目的とする。
ＦＴが有する上述のような欠点を特に膜厚が１００Å以
下の多結晶シリコン薄膜から成る活性層を用いて是正し
た薄膜トランジスタを提供することを目的とする。
問題点を解決するための手段
本発明に係る薄膜トランジスタは、チャネルが形成され
る活性層を多結晶シリコン薄膜により構成した薄膜トラ
ンジスタにおいて、上記多結晶シリコン薄膜を２０〜１
００人に構成している。
る活性層を多結晶シリコン薄膜により構成した薄膜トラ
ンジスタにおいて、上記多結晶シリコン薄膜を２０〜１
００人に構成している。
実施例
以下本発明に係る薄膜トランジスタをＭＯ３ＴＦＴに適
用した一実施例につき第１図及び第２図を参照しながら
説明する。
用した一実施例につき第１図及び第２図を参照しながら
説明する。
第１図に示す本実施例によるＭＯＳ ＴＦＴは、活性
層を構成する多結晶シリコン薄膜２の膜厚が６０人と極
めて小さい点で第３図に示す従来のＭＯＳ ＴＦＴと
相違している。なお多結晶シリコン薄膜２の膜厚を６０
人に選定したのは、次のような理由による。
層を構成する多結晶シリコン薄膜２の膜厚が６０人と極
めて小さい点で第３図に示す従来のＭＯＳ ＴＦＴと
相違している。なお多結晶シリコン薄膜２の膜厚を６０
人に選定したのは、次のような理由による。
即ち、本発明者等は、多結晶シリコン薄膜２の膜厚を特
に従来のＭＯＳ ＴＦＴにおいて用いられているより
も小さい膜厚範囲（２０〜９００人）内で種々に変えて
μ、ｆｆの膜厚依存性を詳細に測定した結果、第２図に
示すように、膜厚の減少と共にμ。ｔｒが急激に上昇し
、ある膜厚において極大値をとった後、さらに膜厚が減
少するとμａｆｆが再び減少するという極めて特徴的な
変化を示すことを見出した。なお第２図において、曲線
ＡはＣＶＤ法により多結晶シリコン薄膜を被着形成した
後、この多結晶シリコンＥｉｔｆ膜の表面を熱酸化して
、所定膜厚の多結晶シリコン薄膜２を形成した場合のデ
ータを示し、曲線Ｂは前記試料に例えばプラズマ窒化シ
リコン膜のカバーを設けた状態において４００℃で４時
間アニールした場合のデータをそれぞれ示す。なお実効
移動度μ。、ｆは、曲線Ａの場合、膜厚約１４０人にお
いて極大値７．５ｏＡ ／ Ｖ ｓｅｃをとり、また曲
線Ｂの場合、膜厚約１８０人において極大値１５．Ｏａ
ｄ ／ Ｖ ｓｅｃをとる。
に従来のＭＯＳ ＴＦＴにおいて用いられているより
も小さい膜厚範囲（２０〜９００人）内で種々に変えて
μ、ｆｆの膜厚依存性を詳細に測定した結果、第２図に
示すように、膜厚の減少と共にμ。ｔｒが急激に上昇し
、ある膜厚において極大値をとった後、さらに膜厚が減
少するとμａｆｆが再び減少するという極めて特徴的な
変化を示すことを見出した。なお第２図において、曲線
ＡはＣＶＤ法により多結晶シリコン薄膜を被着形成した
後、この多結晶シリコンＥｉｔｆ膜の表面を熱酸化して
、所定膜厚の多結晶シリコン薄膜２を形成した場合のデ
ータを示し、曲線Ｂは前記試料に例えばプラズマ窒化シ
リコン膜のカバーを設けた状態において４００℃で４時
間アニールした場合のデータをそれぞれ示す。なお実効
移動度μ。、ｆは、曲線Ａの場合、膜厚約１４０人にお
いて極大値７．５ｏＡ ／ Ｖ ｓｅｃをとり、また曲
線Ｂの場合、膜厚約１８０人において極大値１５．Ｏａ
ｄ ／ Ｖ ｓｅｃをとる。
本実施例においては、多結晶シリコン薄膜２の膜厚を上
述のように６０人に選定しているため、第２図から明ら
かなように、μａｉｒを曲線Ａの場合には約６．５ ｃ
ｄ／ Ｖｓ６ｃ 、また曲線Ｂの場合には約１１．０ｃ
ｄ／ Ｖｓｅｃと極めて大きい値にすることができる。
述のように６０人に選定しているため、第２図から明ら
かなように、μａｉｒを曲線Ａの場合には約６．５ ｃ
ｄ／ Ｖｓ６ｃ 、また曲線Ｂの場合には約１１．０ｃ
ｄ／ Ｖｓｅｃと極めて大きい値にすることができる。
さらに第２図に示す曲線Ｂのデータの測定に用いたと同
様な多結晶シリコン薄膜２により活性層を構成したＭＯ
Ｓ ＴＦＴにつき、トランジスタのオフ時におけるソ
ース領域３、ドレイン領域４間のリーク電流ｒａｆｔ及
びしきい値電圧Ｖいを測定した結果、表■に示すような
結果が得られた（μｅｆｔの値も併せて示す）。なおこ
のＭＯ３ＴＦＴにおいては、Ｗ／Ｌ＝１００μｍ／ｌ
Ｏｕｍ（Ｗ：チャネル幅、し＝チャネル長）、ゲート絶
縁膜５の膜厚＝ｌＯＯＯ人である。
様な多結晶シリコン薄膜２により活性層を構成したＭＯ
Ｓ ＴＦＴにつき、トランジスタのオフ時におけるソ
ース領域３、ドレイン領域４間のリーク電流ｒａｆｔ及
びしきい値電圧Ｖいを測定した結果、表■に示すような
結果が得られた（μｅｆｔの値も併せて示す）。なおこ
のＭＯ３ＴＦＴにおいては、Ｗ／Ｌ＝１００μｍ／ｌ
Ｏｕｍ（Ｗ：チャネル幅、し＝チャネル長）、ゲート絶
縁膜５の膜厚＝ｌＯＯＯ人である。
（以下余白次頁に続く。）
この表１から明らかなように、上述の実施例のように多
結晶シリコン薄１模２の膜厚を６０人に選定した場合、
μｅｒｒがＩｌ、０ｃＩＩＩ／ Ｖｓｅｃと極めて大き
いのみならず、Ｉｏｒｆ及びｖＬｌ、をそれぞれ４×１
０−” Ａ、４．３■と従来に比べて極めて小さくする
ことがでさる。なお上述のように実効移動度μ＠ｒｒが
大きくなると共にしきい値電圧Ｖｔｈが低くなるのは、
活性層２ａの膜厚が、ＭＯＳ ＴＦＴのゲート電極６
に通常の大きさのゲート電圧を印加した場合にこの活性
層２ａに誘起されるチャネルの厚さよりも小さくなって
いるためであると考えられる。また！。ｆｆが従来に比
べて小さくなったのは、多結晶シリコン薄膜２の膜厚が
小さくなった分だけ活性層２ａの抵抗を見かけ上大きく
することができると共に、この活性層２ａの体積を小さ
くすることができるので、外部光によるソース領域３、
トレイン領域４間のリーク電流を小さくすることができ
るためであると考えられる。
結晶シリコン薄１模２の膜厚を６０人に選定した場合、
μｅｒｒがＩｌ、０ｃＩＩＩ／ Ｖｓｅｃと極めて大き
いのみならず、Ｉｏｒｆ及びｖＬｌ、をそれぞれ４×１
０−” Ａ、４．３■と従来に比べて極めて小さくする
ことがでさる。なお上述のように実効移動度μ＠ｒｒが
大きくなると共にしきい値電圧Ｖｔｈが低くなるのは、
活性層２ａの膜厚が、ＭＯＳ ＴＦＴのゲート電極６
に通常の大きさのゲート電圧を印加した場合にこの活性
層２ａに誘起されるチャネルの厚さよりも小さくなって
いるためであると考えられる。また！。ｆｆが従来に比
べて小さくなったのは、多結晶シリコン薄膜２の膜厚が
小さくなった分だけ活性層２ａの抵抗を見かけ上大きく
することができると共に、この活性層２ａの体積を小さ
くすることができるので、外部光によるソース領域３、
トレイン領域４間のリーク電流を小さくすることができ
るためであると考えられる。
のみならず、上述の実施例によれば、多結晶シリコン薄
膜２のＩＩＡ ｆｆが従来に比べて極めて小さいので、
ソース領域３及びドレイン領域４と活性Ｊｉ２ａとの間
の接合の面積が従来に比べて小さくなり、この分だけ接
合リーク電流を小さくすることができる。
膜２のＩＩＡ ｆｆが従来に比べて極めて小さいので、
ソース領域３及びドレイン領域４と活性Ｊｉ２ａとの間
の接合の面積が従来に比べて小さくなり、この分だけ接
合リーク電流を小さくすることができる。
なお上述の実施例においては、多結晶シリコン薄膜２ａ
の膜厚を６０人に選定したが、これに限定されるもので
は勿論なく、２０〜１００人の範囲の膜厚であればよい
。
の膜厚を６０人に選定したが、これに限定されるもので
は勿論なく、２０〜１００人の範囲の膜厚であればよい
。
発明の効果
本発明に係る薄膜トランジスタによれば、活性層を構成
する多結晶シリコン薄膜の膜厚を２０〜１００人に構成
しているので、しきい値電圧νいを極めて低くすること
ができると共に、実効移動度μ。、ｔを極めて大きくす
ることができ、またソース領域及びドレイン領域の接合
のリーク電流並びにソース領域、ドレイン領域間のリー
ク電流■。、ｆを極めて小さくすることができる。
する多結晶シリコン薄膜の膜厚を２０〜１００人に構成
しているので、しきい値電圧νいを極めて低くすること
ができると共に、実効移動度μ。、ｔを極めて大きくす
ることができ、またソース領域及びドレイン領域の接合
のリーク電流並びにソース領域、ドレイン領域間のリー
ク電流■。、ｆを極めて小さくすることができる。
第１図は本発明に係る薄膜トランジスタをＭＯＳ Ｔ
ＦＴに適用した一実施例を示す断面図、第２図は第１図
に示すＭＯＳ ＴＦＴにおいて活性層を構成する多結
晶シリコン薄膜の膜厚と実効移動度μ。、ｆとの関係を
示すグラフ、第３図は活性層を多結晶シリコン薄膜によ
り構成した従来のＭＯＳ ＴＦＴの構造を示す断面図
である。 なお図面に用いられた符号において、 １−−−・・−・−石英基板 ２−・・−・−−一−−−−・−多結晶シリコン薄膜２
ａ−一・・・＝−・−・・・・活性層３ ・・・・・−
・−・−一−−−ソース領域４−−・−・−・−一−−
−ドレイン領域５−−−・・−・ゲート絶縁膜 ６−・−−−−−・−・−・−ゲート電極８．９・−・
−一−−取り出し電極 である。
ＦＴに適用した一実施例を示す断面図、第２図は第１図
に示すＭＯＳ ＴＦＴにおいて活性層を構成する多結
晶シリコン薄膜の膜厚と実効移動度μ。、ｆとの関係を
示すグラフ、第３図は活性層を多結晶シリコン薄膜によ
り構成した従来のＭＯＳ ＴＦＴの構造を示す断面図
である。 なお図面に用いられた符号において、 １−−−・・−・−石英基板 ２−・・−・−−一−−−−・−多結晶シリコン薄膜２
ａ−一・・・＝−・−・・・・活性層３ ・・・・・−
・−・−一−−−ソース領域４−−・−・−・−一−−
−ドレイン領域５−−−・・−・ゲート絶縁膜 ６−・−−−−−・−・−・−ゲート電極８．９・−・
−一−−取り出し電極 である。
Claims (1)
- チャネルが形成される活性層を多結晶シリコン薄膜に
より構成した薄膜トランジスタにおいて、上記多結晶シ
リコン薄膜の膜厚を２０〜１００Åに構成したことを特
徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207862A JPH0740607B2 (ja) | 1984-10-03 | 1984-10-03 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207862A JPH0740607B2 (ja) | 1984-10-03 | 1984-10-03 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6185868A true JPS6185868A (ja) | 1986-05-01 |
| JPH0740607B2 JPH0740607B2 (ja) | 1995-05-01 |
Family
ID=16546769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207862A Expired - Lifetime JPH0740607B2 (ja) | 1984-10-03 | 1984-10-03 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740607B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994000882A1 (en) * | 1992-06-24 | 1994-01-06 | Seiko Epson Corporation | Thin film transistor, solid-state device, display device, and method for manufacturing thin film transistor |
| US5656825A (en) * | 1994-06-14 | 1997-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having crystalline semiconductor layer obtained by irradiation |
| WO2000055920A1 (fr) * | 1999-03-17 | 2000-09-21 | Hitachi, Ltd. | Element semi-conducteur et dispositif semi-conducteur |
| US6337232B1 (en) | 1995-06-07 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region |
| US6797550B2 (en) | 2001-12-21 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US6911358B2 (en) | 2001-12-28 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Citations (1)
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|---|---|---|---|---|
| JPS58182272A (ja) * | 1982-04-19 | 1983-10-25 | Seiko Epson Corp | 薄膜トランジスタ |
-
1984
- 1984-10-03 JP JP59207862A patent/JPH0740607B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58182272A (ja) * | 1982-04-19 | 1983-10-25 | Seiko Epson Corp | 薄膜トランジスタ |
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