JPS621270B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、絶縁物又は半絶縁物又は相対的に高
抵抗な半導体結晶から成る基板上に形成した絶縁
ゲート電界効果トランジスタの改良に関する。

第１図には、この種絶縁ゲート電界効果トラン
ジスタ（以下IG−FETと略記）の従来の構成を
示しているが、当該トランジスタ構成部分は極め
て周知である。即ち、サフアイア等の絶縁物又は
半絶縁物の基板１上に形成された半導体薄膜中に
ソース領域３、ドレイン領域４を形成し、領域
３，４を離間するチヤネル領域２上にゲート絶縁
膜５を介してゲート電極６を設けて成る。

このようなIG−FETを用いてICの集積密度を
高くしたり、あるいは回路の動作速度を速くする
ためには、チヤネル長を短かくすることが行なわ
れている。しかしこの構造のままでは次のような
欠点がある。すなわち基板１が絶縁物のため、ド
レイン電界が基板の中を通つてソース接合附近の
領域２の電位に影響を与え、電位障壁を低下させ
ソース領域から領域２中へキヤリヤの注入を起す
場合がある。すなわち、しきい値電圧がチヤネル
長が短かくなると急激に低下するいわゆる短チヤ
ネル効果が著るしくなつたり、ドレイン電圧の増
加と共にしきい値電圧が急激に低下するといつた
回路設計上好ましくない現象が著るしくなる。こ
の現象はソース接合附近におけるゲート電極から
の電界をドレイン領域からの電界よりも大きくす
れば防止できる。例えば薄膜２の厚さｄを小さく
しゲート電界を相対的に大きくすることによりあ
る程度軽減できるが、例え厚さｄを０としてもゲ
ート電界の大きさは有限であるから軽減の程度に
は限界がある。従つてさらに軽減するためにはド
レイン電界の影響を極力小さくせざるを得ない。
本発明の目的はそのような効果を実現するIG−
FET構造を提供することにある。

以下、第２図以降に即して本発明の各実施例に
就き説明する。尚、従来構成中の各構成子と同
一、類似の構成子には同一符号を付すと共に、各
実施例間でも対応する構成子には同一符号を付
す。

第２図の第一の実施例でも、IG−FETの主た
る動作に係る部分、即ち、基板１上に形成された
ソース、ドレイン各領域３，４、その間のチヤネ
ル領域２、及びその上にゲート絶縁膜５を介して
形成されたゲート電極６は第１図示の従来構成と
同様で良く、以下の各実施例でもこの点について
は同じであるが、本発明思想の表れている所は、
チヤネル領域２の下に、絶縁膜８を介してチヤネ
ル領域シールド用の低抵抗領域１０が設けられて
いることである。絶縁膜８は低抵抗領域１０の電
位を任意選定でき、かつ、領域１０がソース・ド
レイン間の電流短絡通路とならないために設けけ
られている。

この実施例では、この低抵抗領域１０を、ソー
ス、ドレイン各領域３，４下の部分１１，１１を
含んで一連に設けられた低抵抗半導体薄膜７で一
括的に形成しているため、当該チヤネル領域下の
低抵抗領域１０とその両側の領域１１，１１との
間に明確な区切りはなく、従つて、図面中、仮想
線で隣接領域１０，１１間の区切り付けをしてい
るが、ともかくも、このように、チヤネル領域２
下に低抵抗領域１０があると、ゲート電極６とこ
の領域１０とでチヤネル領域２を狭みドレイン電
界をシールドすることができる。すなわち、領域
１０の電位を薄膜７を介してドレイン領域とは無
関係な電位にしておけばよい。例えば一定の電位
かゲート電極の電位と等しくしておくことにより
基板を経由してチヤネルに向かうドレイン電界は
少くともこの領域１０で終端されるからである。
但し、この実施例では、低抵抗半導体薄膜７が一
連にドレイン領域下迄伸びているから、ドレイン
電界の終端はドレイン領域に対しての臨向領域１
１で行なわれる。

また、ソース、ドレイン各領域３，４の外側の
絶縁膜乃至半絶縁膜９は他の素子及び半導体薄膜
７との分離用であり、以下の実施例でも同様であ
る。

以上のように、本発明の基本的な思想をチヤネ
ル領域下のシールド用低抵抗領域１０をもつて開
示したが、この第２図示の実施例でより実際的な
配慮をすると、シールド効果をより高めるには絶
縁膜８の厚さを薄くする必要がある。しかし、そ
うするとドレイン領域４あるいはソース領域３と
薄膜７との間の寄生容量が増大し回路の動作速度
を抵下させる。第３図はこの点を改善するための
実施例である。第２図の低抵抗半導体薄膜７の代
りに高抵抗あるいは半絶縁物状態の半導体薄膜１
２を用い、チヤネル領域２下の部分１０に低抵抗
領域を形成するか、あるいはソース、またはドレ
イン領域下の大部分１１が高抵抗領域となるよう
にし、他の部分、殊にチヤネル領域下の部分１０
は低抵抗領域となるようにする。このようにすれ
ば、チヤネル領域は領域１０とゲート電極６によ
りシールドされ、かつ、ソースまたはドレイン領
域下は高抵抗あるいは半絶縁領域１１なので寄生
容量は絶縁膜８を薄くしても増加は小さい。なお
低抵抗領域１０は表面よりその上に存在する半導
体薄膜あるいは絶縁膜に開孔を設け外部との接続
電極を設けることにより、既述の電位をかけるこ
とができる。

また基板１としては、絶縁物又は半絶縁物の代
りに相対的に高抵抗の半導体を用いることもでき
る。第４図はその一例である。基板１は高抵抗半
導体結晶であり、その表面部分は低抵抗半導体領
域１０を形成する。そして、その上に絶縁膜８を
介してチヤネル領域２が位置するように構成す
る。この実施例では、ソース、ドレイン各領域下
の領域１１は基板１そのものにより形成され、高
抵抗となつている。

ソースまたはドレイン領域下の半導体領域１１
（第３，４図）を、選択酸化法により絶縁物（例
えば半導体層がシリコンの場合にはSiO₂）にして
寄生容量の低減をさらに行なう構成にすることも
できる。第５図はその一例である。基板１は半導
体結晶又は半絶縁膜又は絶縁膜であり、低抵抗領
域１０は選択的に形成されている。そして、ソー
ス、ドレイン各領域下の領域１１，１１は選択的
に形成された絶縁膜１３で構成されている。３
０，４０はそれぞれソース及びドレイン電極であ
る。５０は絶縁膜である。なお低抵抗領域１０は
例えば白金とシリコンとの合金又はタングステン
とシリコンの合金等の金属珪化物で形成すること
もでき、より低抵抗にすることができる。さらに
低抵抗領域１０を第６図のように金属で構成する
こともできる。この場合、半導体薄膜２をアモル
フアスシリコン等の低温成長に適した材料で構成
すると金属の種類の選択範囲は広くなる。また、
この領域１０はSnO₂、InO₃等の導電性酸化物薄
膜で構成することもできる。

本発明構成が開示されれば、製法は任意である
が、参考のため、次に工程例を簡単に説明する。
第３図の構成を得る例を挙げると、まず第７図ａ
のように絶縁物又は半絶縁物（例えばサフアイヤ
基板、ガラス基板又はCrのドープされたGaAs結
晶基板など）を基板１とて用意し、その上に半導
体薄膜１２をCVD法あるいはグロー放電法又は
スパツタ等で積層する。この層は用いる基板１の
種類及び薄膜１２の形成法によつて半導体結晶あ
るいは多結晶あるいは非晶質層となるが、いずれ
の場合でもさしつかえない。次に不純物導入用の
マスク１００を層１２の上に積層し（同図ｂ）、
所定の部分に開孔を設け、不純物を導入すること
により低抵抗層１０を形成する。不純物導入には
拡散法あるいはイオン注入法を用いることができ
る。次にマスク１００を除去し、同図ｃのように
絶縁膜８をCVD法あるいは層１０及び１２の表
面を酸化することにより形成する。次に層８の上
に半導体層２′（単結晶あるいは多結晶あるいは
非晶質量よりなる）を積層する（同図ｄ）。さら
に選択酸化のためのマスク、例えばSiO₂２００
及びSi₃N₄３００からなる薄膜を積層し、所定部
分に開孔を設け、露出された層２′の部分を酸化
し、同図ｅのように、既述の絶縁膜乃至半絶縁膜
９とする。次にゲート絶縁膜５を形成し、さらに
ゲート電極となる導電性薄膜を積層し、所定部分
のみを残して除去し、ゲート電極６とする。次に
同図ｆのようにゲート電極６をマスクとして不純
物をイオン注入法で導入しソース領域３及びドレ
イン領域４を形成し、間にチヤネル領域２を形成
して、さらに短絡防止のための絶縁膜７０を被着
する。次に同図ｇのように外部電極取り成し用の
開孔を絶縁膜７０及び５に設け、ソース電極３
０、ドレイン電極４０、ゲート電極６０を形成す
れば、第３図に示した構造と同様なものが得られ
る。この工程例で層１２を低抵抗層７とし同図ｅ
以下の工程を取れば第２図と同様な構造が得られ
る。

第４図の構造は次のようにして得られる。第８
図ａのように基板１として半導体結晶を用意しそ
の上に不純物導入用のマスク４００を積層する。
次に同図ｂのように、マスク４００の所定部に開
孔を設け、不純物を導入し低抵抗領域１０を形成
する。次にｃのようにマスク４００を除去し絶縁
膜８を形成し以下第７図ｄ以下の工程により第４
図と同様な構造が得られる。

第５図の構造を得るには次のようにする。まず
第９図ａのように絶縁物あるいは半絶縁物あるい
は半導体（結晶あるいは多結晶あるいは非晶質で
もよい）から成る基板１上に半導体薄膜１５を積
層し、これに不純物を導入し低抵抗層とする。さ
らに選択酸化のためのマスク用薄膜、例えば
SiO₂よりなる２０１とSi₃N₄よりなる３０１を順
次積層する。次に同図ｂのように所定部分を残し
て他のマスク薄膜を除去し、半導体薄膜１５を露
出させる。次にその露出部分を酸化し絶縁物より
なる領域１３を形成する。これにより、その間の
領域が低抵抗領域１０として残る。次にｄのよう
にマスク薄膜の残部を除去し、全面に絶縁膜８を
積層する。以下第７図ｄ以後の工程をとれば第５
図と同様な構造を得ることができる。

第６図の構造は次のようにして得られる。第１
０図のように絶縁物あるいは半絶縁物の基板１を
用意し、その上に金属薄膜を積層し、所定部以外
を除去して低抵抗領域１０とする。次に同図ｂの
ように全面に絶縁膜８、例えばSiO₂をCVD法で
積層する。以下の工程は第７図ｄ以後と同様であ
る。金属薄膜は比較的高温を要する工程を行なつ
てもかまわないようにMo等の高融点金属を用い
ることもできる。

本発明の構造において、絶縁膜８上に形成した
チヤネル領域２となる半導体薄膜は多結晶あるい
は非晶質層となつている場合が多いが、レーザー
アニールあるいは電子ビームアニール法等により
結晶粒の大きな多結晶層にすることができる。例
えば10μｍ径程度の粒径は容易である。チヤネル
長が数十μｍ程度と長い場合はこのことによる特
性の改善はそれほど顕著ではないが、数μｍ以下
程度と短かくなるとソース、ドレイン間が一つの
結晶粒に含まれる確率が高くなるので半導体結晶
そのものを用いた場合の特性が実現され、特性の
改善は顕著である。すなわち、短チヤネル化は本
願の単結晶あるいは多結晶あるいは非晶質半導体
を用いた電界効果トランジスタの特性改善にとつ
て、従来の半導体結晶基板中にIG−FETを形成
するという手法よりもより重要な方法である。し
かし、最初に述べたように第１図のような従来構
造では短チヤネル効果を充分に防止できない。こ
のような場合に本発明の構造を適用すれば、短チ
ヤネル効果も十分に防止でき、高性能な集積回路
を得ることができる。

【図面の簡単な説明】

第１図は従来の絶縁物基板上に設けられた半導
体薄膜を用いて構成された絶縁ゲート電界効果ト
ランジスタの断面図、第２図乃至第６図は、
夫々、本発明の各実施例の概略構成図、第７各図
は第３図の構造を得るための工程例の簡単化した
説明図、第８各図は第４図の構造を得るための工
程例の簡単化した説明図、第９各図は第５図の構
造を得るための工程例の簡単化した説明図、第１
０各図は第６図の構造を得るための工程例の簡単
化した説明図である。 図中、１は基板、２はチヤネル領域、６はゲー
ト電極、８は絶縁膜、１０はチヤネル領域下の低
抵抗領域、である。

Claims (1)

1. 【特許請求の範囲】 １ 絶縁物又は半絶縁物又は相対的に高抵抗な半
   導体結晶から成る基板上に形成された絶縁ゲート
   電界効果トランジスタであつて、 チヤネル領域下に、絶縁膜を介してチヤネル領
   域シールド用低抵抗領域を設けたことを特徴とす
   る絶縁ゲート電界効果トランジスタ。