JPS6184762A - マルチ制御システム - Google Patents
マルチ制御システムInfo
- Publication number
- JPS6184762A JPS6184762A JP59206250A JP20625084A JPS6184762A JP S6184762 A JPS6184762 A JP S6184762A JP 59206250 A JP59206250 A JP 59206250A JP 20625084 A JP20625084 A JP 20625084A JP S6184762 A JPS6184762 A JP S6184762A
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- JP
- Japan
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- output
- circuit
- personal computer
- selection
- control
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の端末機器を共通の処理装置により制
御するマルチ制御システムに関する。
御するマルチ制御システムに関する。
従来、この種のマルチ制御システムとしては、第３図に
示すようなものがある。図は、１台のパーソナルコンピ
ュータ（以下パソコンといつ）１により８台のパネルメ
ーター２を制御して各パネルメーター２からの計測値を
処理する場合・を示したもので、パソコン１は処理装置
、パネルメーター２は端末機器に相当するものである。
示すようなものがある。図は、１台のパーソナルコンピ
ュータ（以下パソコンといつ）１により８台のパネルメ
ーター２を制御して各パネルメーター２からの計測値を
処理する場合・を示したもので、パソコン１は処理装置
、パネルメーター２は端末機器に相当するものである。
各パネルメーター２は、それぞれ専用のケーブル３によ
ってパソコン１と接続されており、パソコン１にはケー
ブル３と接続するための拡張スロット（図示せず）が設
けられている。この拡張スロット内には、Ｎ台分の制御
回路が構成されたプリント基板が装着され、それぞれの
制御回路は対応するパネルメーター２とケーブル３によ
って接続されている。
ってパソコン１と接続されており、パソコン１にはケー
ブル３と接続するための拡張スロット（図示せず）が設
けられている。この拡張スロット内には、Ｎ台分の制御
回路が構成されたプリント基板が装着され、それぞれの
制御回路は対応するパネルメーター２とケーブル３によ
って接続されている。
パソコン１から特定のパネルメーター２に制御信号が出
力されると、そのパネルメーター２は計測値をケーブル
３を通してパソコン１に出力する。
力されると、そのパネルメーター２は計測値をケーブル
３を通してパソコン１に出力する。
この計測値に基づいて、パソコン１は種々の処理を行う
ことができる。また、パソコン１はｆ也のパネルメータ
ー２を順次あるいは任意に制御し、計測値を受は取るこ
とができる。
ことができる。また、パソコン１はｆ也のパネルメータ
ー２を順次あるいは任意に制御し、計測値を受は取るこ
とができる。
しかしながら、上記のようなマルチ制御システムにあっ
ては、各端末機器をそれぞれ専用のケーブルによって処
理装置に接続しているため、端末機器が多数ある場合に
は接続ケーブルの本数と長さが膨大なものとなり、ケー
ブル配線が複雑なものとなってしまう問題点があった。
ては、各端末機器をそれぞれ専用のケーブルによって処
理装置に接続しているため、端末機器が多数ある場合に
は接続ケーブルの本数と長さが膨大なものとなり、ケー
ブル配線が複雑なものとなってしまう問題点があった。
また、処理装置の制御回路も端末機器の台数に応じて複
雑になり、多数のプリント基板が必要になるという問題
点があった。
雑になり、多数のプリント基板が必要になるという問題
点があった。
この発明は、このような従来のものの問題点に着目して
なされたもので、複数の端末機器を一本のケーブルにて
共通の処理装置に接続でき、ケーブル配線等取扱いが容
易なマルチ制御システムを提供することを目的としてい
る。
なされたもので、複数の端末機器を一本のケーブルにて
共通の処理装置に接続でき、ケーブル配線等取扱いが容
易なマルチ制御システムを提供することを目的としてい
る。
複数の端末機器を共通の処理装置により制御するように
したマルチ制御システムにおいて、各端末機器に、処理
装置からの制御信号を選択する選択回路とこの選択回路
からの選択信号に基づいて入出力制御を行う入力回路お
よび出力回路とから成るインターフェース部が設けられ
ている。
したマルチ制御システムにおいて、各端末機器に、処理
装置からの制御信号を選択する選択回路とこの選択回路
からの選択信号に基づいて入出力制御を行う入力回路お
よび出力回路とから成るインターフェース部が設けられ
ている。
インターフェース部は、各端末機器と処理装置との共通
バスケーブルに接続され、選択回路により処理装置から
の制御信号が選択される。そして、選択回路の出力信号
により入出力が制御される。
バスケーブルに接続され、選択回路により処理装置から
の制御信号が選択される。そして、選択回路の出力信号
により入出力が制御される。
以下、この発明の一実施例を図面について説明する。な
お、前述した従来例と同様１台のパソコンにより８台の
パネルメーターを制御する例について説明する。
お、前述した従来例と同様１台のパソコンにより８台の
パネルメーターを制御する例について説明する。
第１図は、基本構成を示す図で、図において、１１は共
通の処理装置としてのパソコン、１２は８台の端末機器
としてのパネルメーターで、インターフェース部１３が
備えられており、各パネルメーター１２は一本の７ラツ
トケーブル１４によってパソコン１１と接続されている
。
通の処理装置としてのパソコン、１２は８台の端末機器
としてのパネルメーターで、インターフェース部１３が
備えられており、各パネルメーター１２は一本の７ラツ
トケーブル１４によってパソコン１１と接続されている
。
第２図は、上記各パネルメーター１２に備えられている
インターフェース部１３の具体例を示す副路図である。
インターフェース部１３の具体例を示す副路図である。
このインターフェース部１３は入力回路１５、出力回路
１６および選択回路１７から構成されており、各回路は
それぞれコネクタ（図示せず）を介して上記ケーブル１
４内の入力バス１８、出力バス１９および制御バス２０
と接続されている。
１６および選択回路１７から構成されており、各回路は
それぞれコネクタ（図示せず）を介して上記ケーブル１
４内の入力バス１８、出力バス１９および制御バス２０
と接続されている。
入力回路１５は、複数のＡＮＤ素子１５ａを並列に接続
して構成され、各々の一方のゲートが入力バス１８に接
続されている。出力回路１６は、ＡＮＤ素子１６ａとオ
ープンコクレタインバータ素子１６ｂの直列回路が複数
個並列に接続されており、各ＡＮＤ素子１６ａの一方の
ゲートが出力端子となり、各インバータ素子１６ｂの出
力側が出力バス１９に接続されている。また、選択回路
１７は、他のパネルメーター１２と異なる選択番号を設
定しその選択番号に基づいてパソコン１１からの制御信
号を選択するスイッチ１７ａを内蔵しており、このスイ
ッチ１７ａ（ここでは３Ｂｉｔで０〜７の選択番号を設
定できるスイッチとする）の一方の接点は各々の抵抗が
接続されたコネクタを介して直流電源に、他方の接点は
アースにそれぞれ接続されている。この直流電源に接続
された各接点（ここでは３つ）はそれぞれ３つの２ゲー
）ＥＸＮＯＲ素子１７ｂの一方のゲートと接続され、Ｅ
ＸＮＯＲ素子１７ｔ）の他方のゲートは制御バス２０に
接続されている。そして、ＥＸＮＯＲ素子１７ｂの各出
力側はＡＮＤ素子１７Ｃの入力側に接続され、ＡＮＤ素
子１７Ｃの出力側は上記入力回路１５のＡＮＤ素子１５
ａおよび出力回路１６のＡＮＤ素子１６ａの他方のゲー
トに接続されている。
して構成され、各々の一方のゲートが入力バス１８に接
続されている。出力回路１６は、ＡＮＤ素子１６ａとオ
ープンコクレタインバータ素子１６ｂの直列回路が複数
個並列に接続されており、各ＡＮＤ素子１６ａの一方の
ゲートが出力端子となり、各インバータ素子１６ｂの出
力側が出力バス１９に接続されている。また、選択回路
１７は、他のパネルメーター１２と異なる選択番号を設
定しその選択番号に基づいてパソコン１１からの制御信
号を選択するスイッチ１７ａを内蔵しており、このスイ
ッチ１７ａ（ここでは３Ｂｉｔで０〜７の選択番号を設
定できるスイッチとする）の一方の接点は各々の抵抗が
接続されたコネクタを介して直流電源に、他方の接点は
アースにそれぞれ接続されている。この直流電源に接続
された各接点（ここでは３つ）はそれぞれ３つの２ゲー
）ＥＸＮＯＲ素子１７ｂの一方のゲートと接続され、Ｅ
ＸＮＯＲ素子１７ｔ）の他方のゲートは制御バス２０に
接続されている。そして、ＥＸＮＯＲ素子１７ｂの各出
力側はＡＮＤ素子１７Ｃの入力側に接続され、ＡＮＤ素
子１７Ｃの出力側は上記入力回路１５のＡＮＤ素子１５
ａおよび出力回路１６のＡＮＤ素子１６ａの他方のゲー
トに接続されている。
次に動作を説明すると、先ず８台（ここでは８台まで）
の各パネルメーター１２の選択番号が互いに重ならない
ように各インターフェース部１３のスイッチ１７ａをセ
ットしておく。ここで、パソコン１１から特定のパネル
メーター１２に制御信号が出力されると、そのパネルメ
ーター１２に制御バス２０を通して制御信号が入力され
る。すなわち、パソコン１１により指定パネルメーター
１２の選択番号が制御バス２０を通して出力され、これ
によりその指定されたパネルメーター１２の選択回路１
７は選択信号を出力する。このとき、選択回路１７のＥ
ＸＮ ＯＲ素子１７ｂの各出力が全てＬ （Ｌｏｗ
１ｅｖｅｌ）となり、ＡＮＤ素子１７Ｃの出力がＬとな
るようにしてあり、上記選択信号、すなわちＡＮＤ素子
１７Ｃの出力信号がＬとなったとき、この指定されたイ
ンターフェース部１３の入出力回路１５．１６が作動す
る。つまり、ＡＮＤ素子１７Ｃの出力がＬになると、入
力回路１５のＡＮＤ素子１５８および出力回路１６のＡ
ＮＤ素子１６ａの片方の各ゲートがＬとなり、入力回路
１５のＡＮＤ素子１５ａは入力バス１８からの制御情報
を伝達可能状態となり、出力回路１６のＡＮＤ素子１６
ａはオープンコレクタインバータ１６ｂを通して出力バ
スに計測値などの情報を伝達可能状態となる。このよう
に、パソコン１１によって指定されたパネルメーター１
２においては、制御バス２０からの信号とスイッチ１７
ａからの信号により、選択回路１ＴのＡＮＤ素子１７ｃ
の出力がＬとなり、入出力制御が可能な状態となる。
の各パネルメーター１２の選択番号が互いに重ならない
ように各インターフェース部１３のスイッチ１７ａをセ
ットしておく。ここで、パソコン１１から特定のパネル
メーター１２に制御信号が出力されると、そのパネルメ
ーター１２に制御バス２０を通して制御信号が入力され
る。すなわち、パソコン１１により指定パネルメーター
１２の選択番号が制御バス２０を通して出力され、これ
によりその指定されたパネルメーター１２の選択回路１
７は選択信号を出力する。このとき、選択回路１７のＥ
ＸＮ ＯＲ素子１７ｂの各出力が全てＬ （Ｌｏｗ
１ｅｖｅｌ）となり、ＡＮＤ素子１７Ｃの出力がＬとな
るようにしてあり、上記選択信号、すなわちＡＮＤ素子
１７Ｃの出力信号がＬとなったとき、この指定されたイ
ンターフェース部１３の入出力回路１５．１６が作動す
る。つまり、ＡＮＤ素子１７Ｃの出力がＬになると、入
力回路１５のＡＮＤ素子１５８および出力回路１６のＡ
ＮＤ素子１６ａの片方の各ゲートがＬとなり、入力回路
１５のＡＮＤ素子１５ａは入力バス１８からの制御情報
を伝達可能状態となり、出力回路１６のＡＮＤ素子１６
ａはオープンコレクタインバータ１６ｂを通して出力バ
スに計測値などの情報を伝達可能状態となる。このよう
に、パソコン１１によって指定されたパネルメーター１
２においては、制御バス２０からの信号とスイッチ１７
ａからの信号により、選択回路１ＴのＡＮＤ素子１７ｃ
の出力がＬとなり、入出力制御が可能な状態となる。
一方、制御バス２０からの信号とスイッチ１７ａの内容
とが一致しない場合、すなわちパソコン１１によって指
定されていない場合には、ＥＸＮＯＲ素子１７ｂの総出
力条件がＬにならないので、ＡＮＤ素子１７Ｃの出力（
選択信号）はＨ（Ｈｉｇｈｌ ｅｖｅ ｌ ）となり、
出力回路１６のＡＮＤ素子１６ａはオープンコレクタイ
ンバータ１６ｂの出力を常にＨにする。これにより、出
力情報が出力バス１９に影響することはなくなり、出力
バス１９は他の指定されたパネルメーター１２の出力情
報のみをパソコン１１に伝達することができる。また、
入力回路１５のＡＮＤ素子１５ａの出力は常にＨとなり
、入力バス１９からの制御情報が入力されることはない
。
とが一致しない場合、すなわちパソコン１１によって指
定されていない場合には、ＥＸＮＯＲ素子１７ｂの総出
力条件がＬにならないので、ＡＮＤ素子１７Ｃの出力（
選択信号）はＨ（Ｈｉｇｈｌ ｅｖｅ ｌ ）となり、
出力回路１６のＡＮＤ素子１６ａはオープンコレクタイ
ンバータ１６ｂの出力を常にＨにする。これにより、出
力情報が出力バス１９に影響することはなくなり、出力
バス１９は他の指定されたパネルメーター１２の出力情
報のみをパソコン１１に伝達することができる。また、
入力回路１５のＡＮＤ素子１５ａの出力は常にＨとなり
、入力バス１９からの制御情報が入力されることはない
。
上記のように、パソコン１１で指定されたパネルメータ
ー１２のみがパソコン１１と交信可能となり、他のパネ
ルメーター１２はその交信によって影響されることはな
く、また入出力バス１８゜１９および制御バス２０も他
の指定されていないパネルメーター１２によって影響さ
れることはない。従って、第１図で示したように、各パ
ネルメーター１２を単一のケーブル１４によってパソコ
ン１１と接続することが可能となり、ケーブル配線の取
扱いが容易となり、パソコン１１の制御回路も簡略化さ
れたものとなる。
ー１２のみがパソコン１１と交信可能となり、他のパネ
ルメーター１２はその交信によって影響されることはな
く、また入出力バス１８゜１９および制御バス２０も他
の指定されていないパネルメーター１２によって影響さ
れることはない。従って、第１図で示したように、各パ
ネルメーター１２を単一のケーブル１４によってパソコ
ン１１と接続することが可能となり、ケーブル配線の取
扱いが容易となり、パソコン１１の制御回路も簡略化さ
れたものとなる。
なお、第２図に示したインターフェース回路は、−例を
示したものであり、正論理、負論理の変更を行っても実
現が可能である。例えば、正論理時の各Ａ？ｊＤ素子は
負論理時ではＯＲ素子となり、またオープンコレクタイ
ンバータ素子は負ａｆｗ理時にバッファ素子となり、２
ゲートＥＸＮＯＲ素子も２ゲー）ＡＮＤ素子（負論理時
ＯＲ素子）に代えることも可能である。
示したものであり、正論理、負論理の変更を行っても実
現が可能である。例えば、正論理時の各Ａ？ｊＤ素子は
負論理時ではＯＲ素子となり、またオープンコレクタイ
ンバータ素子は負ａｆｗ理時にバッファ素子となり、２
ゲートＥＸＮＯＲ素子も２ゲー）ＡＮＤ素子（負論理時
ＯＲ素子）に代えることも可能である。
以上説明したように、この発明によれば、各端末機器に
選択回路を備えたインターフェース部を設けて処理装置
との交信を行うようにしたため、複数の端末機器を単一
のケーブルによって共通の処理装置に接続することがで
き、ケーブルの本数および長さが少なくなり、ケーブル
配線、取扱いも容易になるという効果がある。また、端
末機器の台数が増加してもそれに応じて処理装置の制御
回路が複雑になることはなく、プリント基板も少なくな
るという効果が得られる。
選択回路を備えたインターフェース部を設けて処理装置
との交信を行うようにしたため、複数の端末機器を単一
のケーブルによって共通の処理装置に接続することがで
き、ケーブルの本数および長さが少なくなり、ケーブル
配線、取扱いも容易になるという効果がある。また、端
末機器の台数が増加してもそれに応じて処理装置の制御
回路が複雑になることはなく、プリント基板も少なくな
るという効果が得られる。
第１図はこの発明に係るマルチ制御システムの基本構成
を示す図、第２図は第１図に示したインターフェース部
の具体例を示す回路図、第３図は従来例を示す構成図で
ある。 １．１１・・・処理装置としてのパーソナルコンピュー
タ ２．１２・・・端末機器としてのパネルメーター１３・
・・・・・・・・インターフェース部１５・・・・・・
・・・入力回路 １６・・・・・・・・・出力回路 １７・・・・・・・・・選択回路 １７ａ・・・・・・スイッチ 手続補正書 昭和６０年 ２月２０日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年特許願第２０６２５０号 ２、発明の名称 マルチ制御システム ５、補正命令の日付 自 発 説明の各勘 ７、補正の内容 （１）発明の詳細な説明を次のように補正する。 （・イ）第２頁第３行〜第４行に「パーソナルコンピュ
ータ」とあるのをｒマイクロコンピュータＪと訂正する
。 （ロ）同頁第４行、同頁第７行、同頁第１０行、同頁第
１０行〜第１１行、同頁第１７行、同頁第１９行、同頁
第２０行、第３頁第１行、第４頁第１３行〜第１４行、
同頁第１７行、第５頁第１行、同頁第１９行、第６頁第
１８行〜第１９行、第７頁第２行、第８頁第１４行、同
頁第１８行、同頁第１９行、第９頁第５行〜第６行およ
び同夏第７行に「パソコン」とあるのをそれぞれＴマイ
コンＪと訂正する。 （ハ）第６頁第７行、同頁第８行、同頁第９行〜第１０
行、第７頁第６行、第８頁第６行〜第７行および第９頁
第１４行にｒＥＸＮＯＲ素子」とあるのをそれぞれ７Ｅ
ＸＯＲｊと訂正する。 （２）図面の簡単な説明を次のように補正する。 （イ）第１０頁第１３行〜第１４行に「パーンナルコン
ピュータ」とあるのをＴマイクロコンピュータ、と訂正
する。 （３）第１図を別紙のとおり補正する。 ＩＪ、つシラーフェースぢ５
を示す図、第２図は第１図に示したインターフェース部
の具体例を示す回路図、第３図は従来例を示す構成図で
ある。 １．１１・・・処理装置としてのパーソナルコンピュー
タ ２．１２・・・端末機器としてのパネルメーター１３・
・・・・・・・・インターフェース部１５・・・・・・
・・・入力回路 １６・・・・・・・・・出力回路 １７・・・・・・・・・選択回路 １７ａ・・・・・・スイッチ 手続補正書 昭和６０年 ２月２０日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年特許願第２０６２５０号 ２、発明の名称 マルチ制御システム ５、補正命令の日付 自 発 説明の各勘 ７、補正の内容 （１）発明の詳細な説明を次のように補正する。 （・イ）第２頁第３行〜第４行に「パーソナルコンピュ
ータ」とあるのをｒマイクロコンピュータＪと訂正する
。 （ロ）同頁第４行、同頁第７行、同頁第１０行、同頁第
１０行〜第１１行、同頁第１７行、同頁第１９行、同頁
第２０行、第３頁第１行、第４頁第１３行〜第１４行、
同頁第１７行、第５頁第１行、同頁第１９行、第６頁第
１８行〜第１９行、第７頁第２行、第８頁第１４行、同
頁第１８行、同頁第１９行、第９頁第５行〜第６行およ
び同夏第７行に「パソコン」とあるのをそれぞれＴマイ
コンＪと訂正する。 （ハ）第６頁第７行、同頁第８行、同頁第９行〜第１０
行、第７頁第６行、第８頁第６行〜第７行および第９頁
第１４行にｒＥＸＮＯＲ素子」とあるのをそれぞれ７Ｅ
ＸＯＲｊと訂正する。 （２）図面の簡単な説明を次のように補正する。 （イ）第１０頁第１３行〜第１４行に「パーンナルコン
ピュータ」とあるのをＴマイクロコンピュータ、と訂正
する。 （３）第１図を別紙のとおり補正する。 ＩＪ、つシラーフェースぢ５
Claims (2)
- （１）複数の端末機器を共通の処理装置により制御する
ようにしたマルチ制御システムにおいて、前記各端末機
器に、処理装置からの制御信号を選択する選択回路とこ
の選択回路からの選択信号に基づいて入出力制御を行う
入力回路および出力回路とから成るインターフェース部
を備えたことを特徴とするマルチ制御システム。 - （２）選択回路は、他の端末機器と異なる選択番号を設
定しその選択番号に基づいて処理装置からの制御信号を
選択するスイッチを内蔵していることを特徴とする特許
請求の範囲第１項記載のマルチ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206250A JPS6184762A (ja) | 1984-10-03 | 1984-10-03 | マルチ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206250A JPS6184762A (ja) | 1984-10-03 | 1984-10-03 | マルチ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184762A true JPS6184762A (ja) | 1986-04-30 |
Family
ID=16520220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206250A Pending JPS6184762A (ja) | 1984-10-03 | 1984-10-03 | マルチ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210111287A (ko) * | 2019-01-16 | 2021-09-10 | 닛폰세이테츠 가부시키가이샤 | 방향성 전자 강판 |
| KR20210111812A (ko) * | 2019-01-16 | 2021-09-13 | 닛폰세이테츠 가부시키가이샤 | 방향성 전자 강판의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236437A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Address system |
| JPS59109930A (ja) * | 1982-12-15 | 1984-06-25 | Matsushita Electric Works Ltd | アドレス指定方式 |
-
1984
- 1984-10-03 JP JP59206250A patent/JPS6184762A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236437A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Address system |
| JPS59109930A (ja) * | 1982-12-15 | 1984-06-25 | Matsushita Electric Works Ltd | アドレス指定方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210111287A (ko) * | 2019-01-16 | 2021-09-10 | 닛폰세이테츠 가부시키가이샤 | 방향성 전자 강판 |
| KR20210111812A (ko) * | 2019-01-16 | 2021-09-13 | 닛폰세이테츠 가부시키가이샤 | 방향성 전자 강판의 제조 방법 |
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