JPS6180828A - 半導体パツケ−ジ構造体 - Google Patents
半導体パツケ−ジ構造体Info
- Publication number
- JPS6180828A JPS6180828A JP20170884A JP20170884A JPS6180828A JP S6180828 A JPS6180828 A JP S6180828A JP 20170884 A JP20170884 A JP 20170884A JP 20170884 A JP20170884 A JP 20170884A JP S6180828 A JPS6180828 A JP S6180828A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- lead
- tin
- substrate
- package structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
- B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
- B23K35/24—Selection of soldering or welding materials proper
- B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
- B23K35/262—Sn as the principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
Landscapes
- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体基体と誘電体基板間を電気的かつネ）械
的゛に結合するための多数の微小はんだ群の組成を両角
）シて、改良された耐熱疲労寿命の付与されたパッケー
ジも・Ｖ遺体に関する。
的゛に結合するための多数の微小はんだ群の組成を両角
）シて、改良された耐熱疲労寿命の付与されたパッケー
ジも・Ｖ遺体に関する。
半導体基体を誘電体基板に結合するに適する方法は、（
１）米国特許公報第３４２９０４０号に開示されている
ように、約５ないし４０重量％錫及び９５ないし６０重
量％鉛のはんだ組成物を溶融させて相互に接続する。こ
こで示されている組成のはんだは鉛の比率が錫よりも多
くやわらかい性質をもち、半導体基体と誘電体基板の熱
膨張係数の差に基づく熱歪を有効に吸収できると考えら
れている。
１）米国特許公報第３４２９０４０号に開示されている
ように、約５ないし４０重量％錫及び９５ないし６０重
量％鉛のはんだ組成物を溶融させて相互に接続する。こ
こで示されている組成のはんだは鉛の比率が錫よりも多
くやわらかい性質をもち、半導体基体と誘電体基板の熱
膨張係数の差に基づく熱歪を有効に吸収できると考えら
れている。
半導体基体を鉛ベースはんだを用いてその支持基板に結
合する技術は最も一般的に行なわれており、例えば（２
）特開昭５１−１３０２８５号公報に接着面にニッケル
層をもつ半導体チップと金ＦＡＲ支持体とを１．０〜２
０重量％の銀と１．５〜４．５重ｔチの錫と９３，５〜
９７．５重量％の鉛とからなるはんだで接着したダイポ
ンディング構造が開示されている。
合する技術は最も一般的に行なわれており、例えば（２
）特開昭５１−１３０２８５号公報に接着面にニッケル
層をもつ半導体チップと金ＦＡＲ支持体とを１．０〜２
０重量％の銀と１．５〜４．５重ｔチの錫と９３，５〜
９７．５重量％の鉛とからなるはんだで接着したダイポ
ンディング構造が開示されている。
また、３６ないし４０重量％の鉛と６４ないし６０重ｉ
ｌｌの錫とからなるはんだは共晶系はんだと呼ばれ、超
塑性現象のために半２６体基体と支持基板の熱膨張係数
の差に基づく熱歪を有効に吸収できると考えられている
。このような考え方で半導体基体を共晶系はんだを用い
てその支持基板に結合する技術も一般的に行なわれてお
り、例えば（３）Ｓｏｌｉｄ ３ｔａｔｅ Ｔｅｃｈｎ
ｏｌｏｇｙ、 Ｊｕｌｙ、 ５４（１９７０） にお
けるｆ）、 Ｂｏｓｗｅｌｌによる「Ｍｅｃｈａｎｉｃ
ａｌ ］）ｅｓｉｇｎ ｏｆ Ｃｈｉｐ Ｃｏｍｐｏｎ
ｅｎｔｓｆｏｒ ”）’ｌｉｐ” ａｎｄ ５ｈｏｒ
ｔ Ｂｅａｍ−ＬｅａｄＭｏｕｎｔｉｎｇＪと題する論
文において、２端子コンデンサ素子を４０重量％の鉛と
６０Ｍ量チの錫とからなるはんだによシアルミナ基板上
の配線にはんだ付した構造が開示されている。
ｌｌの錫とからなるはんだは共晶系はんだと呼ばれ、超
塑性現象のために半２６体基体と支持基板の熱膨張係数
の差に基づく熱歪を有効に吸収できると考えられている
。このような考え方で半導体基体を共晶系はんだを用い
てその支持基板に結合する技術も一般的に行なわれてお
り、例えば（３）Ｓｏｌｉｄ ３ｔａｔｅ Ｔｅｃｈｎ
ｏｌｏｇｙ、 Ｊｕｌｙ、 ５４（１９７０） にお
けるｆ）、 Ｂｏｓｗｅｌｌによる「Ｍｅｃｈａｎｉｃ
ａｌ ］）ｅｓｉｇｎ ｏｆ Ｃｈｉｐ Ｃｏｍｐｏｎ
ｅｎｔｓｆｏｒ ”）’ｌｉｐ” ａｎｄ ５ｈｏｒ
ｔ Ｂｅａｍ−ＬｅａｄＭｏｕｎｔｉｎｇＪと題する論
文において、２端子コンデンサ素子を４０重量％の鉛と
６０Ｍ量チの錫とからなるはんだによシアルミナ基板上
の配線にはんだ付した構造が開示されている。
以上の引例で示したように、半導体基体と誘電体基板間
を微細かつ多数の微小はんだ群を用いて電気的かつ機械
的に結合するパッケージ構造体における微小はんだ群の
組成としては、鉛ペース系あるいは共晶系のはんだに限
られている。鉛ペース系及び共晶系のいずれにも属さな
い鉛−錫系のはんだは、信頼性の点で鉛ペース系あるい
は共晶系のはんだに比べて劣ると考えられ、従来の知見
に基づく常識では使用を避けるのが一般的であったため
である。即ち、鉛ベース系あるいは共晶系を外れる組成
域、例えば、５０％量チの鉛と５０重？ｔ ％の錫とか
らなるはんだでは、初晶のα固溶体の存在比率が減ると
ともにα固溶体間粒界に共晶組織が存在して粒界変形性
能を低下させ、また微細な共晶組織中に超塑性作用を阻
害する初晶α固溶体が存在することによって塑性変形性
能が低下し、接続部を担うはんだ自体または接続部に連
なって配置されている被接続部材が損傷を受ける懸念が
あったからである。このような背景によシ、鉛ベース系
または共晶系以外の組成域に属するはんだを使用した場
合の接続プロセスの検討も十分でなく、工業的に成立つ
プロセスが確立されていない。
を微細かつ多数の微小はんだ群を用いて電気的かつ機械
的に結合するパッケージ構造体における微小はんだ群の
組成としては、鉛ペース系あるいは共晶系のはんだに限
られている。鉛ペース系及び共晶系のいずれにも属さな
い鉛−錫系のはんだは、信頼性の点で鉛ペース系あるい
は共晶系のはんだに比べて劣ると考えられ、従来の知見
に基づく常識では使用を避けるのが一般的であったため
である。即ち、鉛ベース系あるいは共晶系を外れる組成
域、例えば、５０％量チの鉛と５０重？ｔ ％の錫とか
らなるはんだでは、初晶のα固溶体の存在比率が減ると
ともにα固溶体間粒界に共晶組織が存在して粒界変形性
能を低下させ、また微細な共晶組織中に超塑性作用を阻
害する初晶α固溶体が存在することによって塑性変形性
能が低下し、接続部を担うはんだ自体または接続部に連
なって配置されている被接続部材が損傷を受ける懸念が
あったからである。このような背景によシ、鉛ベース系
または共晶系以外の組成域に属するはんだを使用した場
合の接続プロセスの検討も十分でなく、工業的に成立つ
プロセスが確立されていない。
本発明の目的は半導体基体と誘電体基板間を電気的かつ
機械的に結合するための多数の微小はんだ群の組成を調
節して、改良された耐熱疲労寿命の付与されたパッケー
ジ構造体を提供することにある。
機械的に結合するための多数の微小はんだ群の組成を調
節して、改良された耐熱疲労寿命の付与されたパッケー
ジ構造体を提供することにある。
本発明０半導体パ′ヶ″″″′構造体は・錫が重量
１比で４０％を越え６０チ未満含有され、残部
が実質的に鉛であシ、かつ、大きな粒径のα初晶の周囲
を比較的大きな粒径の共晶が包囲する組織を呈するはん
だを用いた微細、かつ、多数の微小はんだ群により半導
体シイ（体と誘電体基板間を電気的かつ機械的に結合し
た半導体パッケージ構造体である。
１比で４０％を越え６０チ未満含有され、残部
が実質的に鉛であシ、かつ、大きな粒径のα初晶の周囲
を比較的大きな粒径の共晶が包囲する組織を呈するはん
だを用いた微細、かつ、多数の微小はんだ群により半導
体シイ（体と誘電体基板間を電気的かつ機械的に結合し
た半導体パッケージ構造体である。
発明者らは種々検討した結果、鉛と錫を主成分とするは
んだ材を用いて半導体基体と誘電体基板間を電気的かつ
機械的に結合して得られたパッケージ構造体は、はんだ
組成が鉛５０重量％、錫５０重Ｊｌｆ、ではんだが大き
な粒径のα初晶の周囲を比較的大きな粒径の共晶が包囲
する好ましい組織を呈する場合に優れた耐熱波°労寿命
特性を示すことを確認した。ここで言う好ましい組織は
、組成が錫の重量比で４０％を越え６０チ未満であり残
部が実質的に鉛であるはんだ材を半導体基体と誘電体基
板間に介装し、はんだ材を溶融せしめた陵、少なくとも
、はんだ融液が完全に固化するまでの間選択された速度
、即ち、１２５ｔＺ’／分以下の速度で冷却することに
より実現される。
んだ材を用いて半導体基体と誘電体基板間を電気的かつ
機械的に結合して得られたパッケージ構造体は、はんだ
組成が鉛５０重量％、錫５０重Ｊｌｆ、ではんだが大き
な粒径のα初晶の周囲を比較的大きな粒径の共晶が包囲
する好ましい組織を呈する場合に優れた耐熱波°労寿命
特性を示すことを確認した。ここで言う好ましい組織は
、組成が錫の重量比で４０％を越え６０チ未満であり残
部が実質的に鉛であるはんだ材を半導体基体と誘電体基
板間に介装し、はんだ材を溶融せしめた陵、少なくとも
、はんだ融液が完全に固化するまでの間選択された速度
、即ち、１２５ｔＺ’／分以下の速度で冷却することに
より実現される。
このようなはんだ付プロセスを選ぶ理由は、第一に、は
んだ材自体の破壊強度、あるいは、弾性応力範囲を高め
ることであり、第二に、はんだ層に塑性変形しにくい。
んだ材自体の破壊強度、あるいは、弾性応力範囲を高め
ることであり、第二に、はんだ層に塑性変形しにくい。
又は、塑性変形を抑制する金属組織を導入することであ
る。この第−及び第二の事項が達成されることによって
、半導体パッケージ構造体で最も款らかい部材でろ）応
力集中とこれば伴う塑性変形が顕著なはんだ層の剛性を
高め、同層の応力を分散させて塑性変形量を軽減し、疲
労寿命性能を向上させる。
る。この第−及び第二の事項が達成されることによって
、半導体パッケージ構造体で最も款らかい部材でろ）応
力集中とこれば伴う塑性変形が顕著なはんだ層の剛性を
高め、同層の応力を分散させて塑性変形量を軽減し、疲
労寿命性能を向上させる。
〔発明の実施例〕
本発明の実施例を第１図から＠５図に従って説明する。
第１図に示すように、本発明によるパッケージ構造体は
アルミナセラミック基板２とシリコンチップ１とを複数
個の°はんだ３により結合した構造体である。はんだ３
によシ結合させるためにシリコンチップ１及びアルミナ
セラミック基板２には、それぞれ、シリコンチップ側は
んだ付電極４及びアルミナセラミック基板側はんだ付電
極５が形成されている。本発明の実施列ではシリコンチ
ップ１の寸法は一辺５Ｉ＋ＩＩ＋の正方形、はんだ３の
数は一辺当り２０個、合計８０個、シリコンチツブ側は
んだ行電極４及びアルミナセラミック基板側はんだ行電
極５はそれぞれ直径１００μｍ１最小ピツチ２００μｍ
である。
アルミナセラミック基板２とシリコンチップ１とを複数
個の°はんだ３により結合した構造体である。はんだ３
によシ結合させるためにシリコンチップ１及びアルミナ
セラミック基板２には、それぞれ、シリコンチップ側は
んだ付電極４及びアルミナセラミック基板側はんだ付電
極５が形成されている。本発明の実施列ではシリコンチ
ップ１の寸法は一辺５Ｉ＋ＩＩ＋の正方形、はんだ３の
数は一辺当り２０個、合計８０個、シリコンチツブ側は
んだ行電極４及びアルミナセラミック基板側はんだ行電
極５はそれぞれ直径１００μｍ１最小ピツチ２００μｍ
である。
ここで、本発明によるパッケージ構造体の製造工程を第
２図に従って説明する。
２図に従って説明する。
（ａ） すでに、トランジスタ、ダイオード等が形成
されたシリコン基板６上に配線のだめのアルミニウム配
線膜８が絶縁のための５ｊＣｈパツシベーシヨン膜７を
はさんで形成され、外部との接続のために穴をあけた８
７０２パツシベー７ヨン膜９が形成されている。この孔
をおおうようにクロム０．１８ｍ１銅１μｍ１金０．１
μｍの複合膜を金属マスクを介して蒸着し、シリコンチ
ップ側はんだ行電極４を形成する。蒸着温度は、クロム
及び銅については膜の密着性を増すために３５００．ま
た金では金の拡散を防止するために１００Ｃとしている
。それぞれの膜の役割について簡単に１悦明するっクロ
ムは下地のアルミニウム配線膜８及び５ｉ０２パツシベ
ーシヨン膜９との密着及びはんだ３とアルミニウム配線
膜８との反応防止、銅ははんだ３との接着、金は銅の酸
化防止のために用いられる。
されたシリコン基板６上に配線のだめのアルミニウム配
線膜８が絶縁のための５ｊＣｈパツシベーシヨン膜７を
はさんで形成され、外部との接続のために穴をあけた８
７０２パツシベー７ヨン膜９が形成されている。この孔
をおおうようにクロム０．１８ｍ１銅１μｍ１金０．１
μｍの複合膜を金属マスクを介して蒸着し、シリコンチ
ップ側はんだ行電極４を形成する。蒸着温度は、クロム
及び銅については膜の密着性を増すために３５００．ま
た金では金の拡散を防止するために１００Ｃとしている
。それぞれの膜の役割について簡単に１悦明するっクロ
ムは下地のアルミニウム配線膜８及び５ｉ０２パツシベ
ーシヨン膜９との密着及びはんだ３とアルミニウム配線
膜８との反応防止、銅ははんだ３との接着、金は銅の酸
化防止のために用いられる。
（ｂ） はんだを蒸着法によりシリコンチップ側はん
だ行電極４の上に形成する。蒸着順序は鉛膜１０→錫膜
１１である。必要なはんだ体積は９ＸＩＯ−’ｘ３であ
る。ここで、はんだの組成を鉛５０重量％、錫５０重量
％とするため鉛膜１０の膜厚を錫膜１１の膜厚の約半分
にしなければならないっこれは、鉛の比重が約１１であ
るのに対して錫の比重が約６であるだめである。
だ行電極４の上に形成する。蒸着順序は鉛膜１０→錫膜
１１である。必要なはんだ体積は９ＸＩＯ−’ｘ３であ
る。ここで、はんだの組成を鉛５０重量％、錫５０重量
％とするため鉛膜１０の膜厚を錫膜１１の膜厚の約半分
にしなければならないっこれは、鉛の比重が約１１であ
るのに対して錫の比重が約６であるだめである。
（Ｃ） 鉛膜１０及び４膜１１の形成されたンリコン
基板６を電気炉に入れ、鉛膜１０及び・錫膜１１を溶融
する。鉛と錫との共晶温度は約１８３Ｃであるので、約
１８３ｔｌｌ’を越えると徐々に鉛膜１０及び錫膜１１
がお互いの界面から溶融し始める。鉛５０重量％、錫５
０重量％のはんだの液相温度は約２１５Ｃであり、この
温度を越え臂 ると図に示すよりにほぼ球形のチップ側はんだ１２が形
成される。
基板６を電気炉に入れ、鉛膜１０及び・錫膜１１を溶融
する。鉛と錫との共晶温度は約１８３Ｃであるので、約
１８３ｔｌｌ’を越えると徐々に鉛膜１０及び錫膜１１
がお互いの界面から溶融し始める。鉛５０重量％、錫５
０重量％のはんだの液相温度は約２１５Ｃであり、この
温度を越え臂 ると図に示すよりにほぼ球形のチップ側はんだ１２が形
成される。
（ｄ） アルミナ−ニラミック基板２には、グリーン
シート法によりアルミナセラミック基板側はんだ行電極
５が形成されており、その表面には鉛５０重量％、錫５
０重量−のアルミナセラミック基板側はんだ１３が形成
されている。チップ側はんだ１２がすでに形成されてい
る７リコン基板６をダイサーを用いてシリコンチップ１
に分離し、ハーフミラ−を用いてアルミナセラミック基
板側はんだ１３がすでに形成されているアルミナセラミ
ック基板２に位置合せする。その泌、シリコンチップ１
とアルミナセラミック基板２がチップ側はんだ１２とア
ルミナセラミック基板側はんだ１３とで接触した′１ま
、再度、炉中で鉛５０重骨チ、錫５０重量％のはんだの
１皮相＋！＋Ａ度より少し高いｉＡＡ度まで加熱すると
８ｒ！１図に示すようなパッケージ構造体が完成する。
シート法によりアルミナセラミック基板側はんだ行電極
５が形成されており、その表面には鉛５０重量％、錫５
０重量−のアルミナセラミック基板側はんだ１３が形成
されている。チップ側はんだ１２がすでに形成されてい
る７リコン基板６をダイサーを用いてシリコンチップ１
に分離し、ハーフミラ−を用いてアルミナセラミック基
板側はんだ１３がすでに形成されているアルミナセラミ
ック基板２に位置合せする。その泌、シリコンチップ１
とアルミナセラミック基板２がチップ側はんだ１２とア
ルミナセラミック基板側はんだ１３とで接触した′１ま
、再度、炉中で鉛５０重骨チ、錫５０重量％のはんだの
１皮相＋！＋Ａ度より少し高いｉＡＡ度まで加熱すると
８ｒ！１図に示すようなパッケージ構造体が完成する。
不実施レリによれば、はんだ３を鉛９５重量％、錫５重
量％のはんだで形成した従来のパッケージ（１“り；立
体に比べて一５５′Ｃ〜１５０１１：”、１時間ｌサイ
クルの温度タイクル試験による熱疲労寿命は約９倍と）
ＮＬｌ的に向上した。たたし、錫の含有量が増したため
はんだ３とシリコンチップ側はんだ対電極４中の銅との
反応が従来のパッケージ構造体に比べて著しくなる懸念
が生じる。そこで鉛９５重量％１、錫５重量％のはんだ
と鉛５０重量％、錫５０重１ｔチのはんだの銅への侵食
量を調べた。その箱果、第３図に示すように同一温度で
比較すると鉛５０重量％、錫５０！［）チはんだの方が
侵食量は多いが、鉛５０重量％、錫５０重量％はんだは
液相温度が鉛９５重量％、錫５重賛チはんだより約１０
０Ｃ低いので液相温度より５００高い温度（はんだ付の
作業温度としては大体この程度の温度が選ばれる）で比
較するとわずかの増加であり、銅の膜厚である１μｍに
は充分のゆとりがあることがわかった。
量％のはんだで形成した従来のパッケージ（１“り；立
体に比べて一５５′Ｃ〜１５０１１：”、１時間ｌサイ
クルの温度タイクル試験による熱疲労寿命は約９倍と）
ＮＬｌ的に向上した。たたし、錫の含有量が増したため
はんだ３とシリコンチップ側はんだ対電極４中の銅との
反応が従来のパッケージ構造体に比べて著しくなる懸念
が生じる。そこで鉛９５重量％１、錫５重量％のはんだ
と鉛５０重量％、錫５０重１ｔチのはんだの銅への侵食
量を調べた。その箱果、第３図に示すように同一温度で
比較すると鉛５０重量％、錫５０！［）チはんだの方が
侵食量は多いが、鉛５０重量％、錫５０重量％はんだは
液相温度が鉛９５重量％、錫５重賛チはんだより約１０
０Ｃ低いので液相温度より５００高い温度（はんだ付の
作業温度としては大体この程度の温度が選ばれる）で比
較するとわずかの増加であり、銅の膜厚である１μｍに
は充分のゆとりがあることがわかった。
鉛５０重量％、錫５０重量％はんだがこのように良好な
耐熱疲労特性を示した理由について第５図を用いて説明
する。第５１’；４ｆは本発明によるパッケージ構造体
を括々の冷却速度ではんだ付した場合のせん断強さ及び
はん１との組成を示したものである。ここで、第５図（
ａ）に示すように本実ａＰＪのはんだＭｌ＠は大きな粒
径のα初晶（図中の黒い領域）の周囲を比較的大きな粒
径の共晶が包囲する形態をなしている。これに対して、
第５図（ｂ）に示すように、はんだの冷却速度が大きい
と、比較的小さい粒径のα初晶（図中の黒い領域）の周
囲を微細な共晶が包囲する形態となる。同図Φ）に示す
ように比較的小さい粒径のα初晶（図中の黒い領域）の
周囲を微１ｊ口な共晶が包囲する形態の場合には、すで
に述べた超塑性現象のために、はんだの塑性変形態が大
きいが、同図（ａ）に示すように、大きな粒径のα初晶
（図中の黒い領域）の周囲を比較的大きな粒径の共晶が
包囲する形態では、初品のα晶に共晶組織が食いこみは
んだの変形態が阻害され、共Ｐａ組織の超！Ｉｌ性現象
も初晶のα晶に阻害されるため、はんだの塑性変形態が
小さくなシ、熱疲労寿命を廷ばしたためである。このよ
うなはんだの性質は、ｉｔ来、半導体チップの接続には
好ましくないと考えられていた。ところが、はんだの・
周性変形通を犬きクシて；Ａ歪とすべてはんだに待たせ
るという従来の設計より、むしろ、はんだの塑性変形態
を制限して熱歪をはんだと周囲の部材で分担する設計の
方が良好な耐熱疲労特性を示すことがわかった。さらに
、同図（ａ）に示すように大きな粒径のα初晶（図中の
黒い領域）の周囲を比較的大きな粒径の共晶が包囲する
形態では、はんだの強度も大きく、さらに熱疲労寿命を
延ばしている。図から明らかなように、はんだの強度を
安定して大きくするには冷却速度を約１２５０／分以下
にしなければならない。
耐熱疲労特性を示した理由について第５図を用いて説明
する。第５１’；４ｆは本発明によるパッケージ構造体
を括々の冷却速度ではんだ付した場合のせん断強さ及び
はん１との組成を示したものである。ここで、第５図（
ａ）に示すように本実ａＰＪのはんだＭｌ＠は大きな粒
径のα初晶（図中の黒い領域）の周囲を比較的大きな粒
径の共晶が包囲する形態をなしている。これに対して、
第５図（ｂ）に示すように、はんだの冷却速度が大きい
と、比較的小さい粒径のα初晶（図中の黒い領域）の周
囲を微細な共晶が包囲する形態となる。同図Φ）に示す
ように比較的小さい粒径のα初晶（図中の黒い領域）の
周囲を微１ｊ口な共晶が包囲する形態の場合には、すで
に述べた超塑性現象のために、はんだの塑性変形態が大
きいが、同図（ａ）に示すように、大きな粒径のα初晶
（図中の黒い領域）の周囲を比較的大きな粒径の共晶が
包囲する形態では、初品のα晶に共晶組織が食いこみは
んだの変形態が阻害され、共Ｐａ組織の超！Ｉｌ性現象
も初晶のα晶に阻害されるため、はんだの塑性変形態が
小さくなシ、熱疲労寿命を廷ばしたためである。このよ
うなはんだの性質は、ｉｔ来、半導体チップの接続には
好ましくないと考えられていた。ところが、はんだの・
周性変形通を犬きクシて；Ａ歪とすべてはんだに待たせ
るという従来の設計より、むしろ、はんだの塑性変形態
を制限して熱歪をはんだと周囲の部材で分担する設計の
方が良好な耐熱疲労特性を示すことがわかった。さらに
、同図（ａ）に示すように大きな粒径のα初晶（図中の
黒い領域）の周囲を比較的大きな粒径の共晶が包囲する
形態では、はんだの強度も大きく、さらに熱疲労寿命を
延ばしている。図から明らかなように、はんだの強度を
安定して大きくするには冷却速度を約１２５０／分以下
にしなければならない。
ここで、本実施例ではシリコンチップ側はんだ付電極４
にクロム、銅及び金の複合膜を使ったが、クロムと同じ
働きをする金属としてチタン、銅と同じ働きをする金属
としてニッケルを使用しても同じ結果が得られることは
もちろんである。また、シリコンチップ側はんだ付電極
４をマスク蒸着法で形成したが、もちろん全面蒸着後に
エツチングを施こして電極パターンを形成してもよい。
にクロム、銅及び金の複合膜を使ったが、クロムと同じ
働きをする金属としてチタン、銅と同じ働きをする金属
としてニッケルを使用しても同じ結果が得られることは
もちろんである。また、シリコンチップ側はんだ付電極
４をマスク蒸着法で形成したが、もちろん全面蒸着後に
エツチングを施こして電極パターンを形成してもよい。
さら １に、蒸着でなく、その他の方法（例
えば、スパッタリング）で形成してもよい。チップ側は
んだ１２の形成法は、蒸着法に限らずめっき法を採用し
てもよいことも当然である。また、チップ側はんだ１２
とアルミナセラミック基板側はんだ１３の組成は錫が４
０重量％を越え、６０重量％未満で残部が実質的に鉛で
あれば、すでに述べたように、はんだ付の冷却速度を約
１２５Ｇ／分以下にすることで、鉛９５重量％、錫５重
量％はんだより大きい熱疲労寿命かえられる（第４図参
照）。
えば、スパッタリング）で形成してもよい。チップ側は
んだ１２の形成法は、蒸着法に限らずめっき法を採用し
てもよいことも当然である。また、チップ側はんだ１２
とアルミナセラミック基板側はんだ１３の組成は錫が４
０重量％を越え、６０重量％未満で残部が実質的に鉛で
あれば、すでに述べたように、はんだ付の冷却速度を約
１２５Ｇ／分以下にすることで、鉛９５重量％、錫５重
量％はんだより大きい熱疲労寿命かえられる（第４図参
照）。
本発明によれば、半導体基体と誘電体基板間を眠気的、
かつ、機械的に結合するための微細、かつ、多数の微小
はんだ群の組成は錫が４０重量％を趣え、６０重祉チ未
満で残部が実質的に鉛であり、大きな粒径のα初晶の周
囲を比較的大きな粒径の共晶が包囲する組織を呈してい
れば鉛９５重（′ｉｉ：チ、錫５重量％はんだよシ大き
い熱疲労寿命かえられる。
かつ、機械的に結合するための微細、かつ、多数の微小
はんだ群の組成は錫が４０重量％を趣え、６０重祉チ未
満で残部が実質的に鉛であり、大きな粒径のα初晶の周
囲を比較的大きな粒径の共晶が包囲する組織を呈してい
れば鉛９５重（′ｉｉ：チ、錫５重量％はんだよシ大き
い熱疲労寿命かえられる。
第１図は本発明による一実施例の断面図、第２図は本発
明による実施列の製造工程を示す断面図、第３図は本発
明による実施タリと従来列のはんだによる侵食量を比較
するグラフ、第４図は本発明の効果を示すグ２）、第５
図は本発明の効果を示すグラフである。 ■・・・シリコンチップ、２・・・アルミナセラミック
基板、３・・・はんだ、４．５・・・はんだ付電極。
明による実施列の製造工程を示す断面図、第３図は本発
明による実施タリと従来列のはんだによる侵食量を比較
するグラフ、第４図は本発明の効果を示すグ２）、第５
図は本発明の効果を示すグラフである。 ■・・・シリコンチップ、２・・・アルミナセラミック
基板、３・・・はんだ、４．５・・・はんだ付電極。
Claims (1)
- 【特許請求の範囲】 １、半導体基体と誘電体基板間を複数個の微小はんだ群
により電気的、かつ、機械的に結合する半導体パッケー
ジ構造体において、 前記微小はんだ群の組成が錫の重量比で４０％を越え６
０％未満であり、残部が実質的に鉛であることを特徴と
する半導体パッケージ構造体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20170884A JPS6180828A (ja) | 1984-09-28 | 1984-09-28 | 半導体パツケ−ジ構造体 |
| DE3523808A DE3523808C3 (de) | 1984-07-03 | 1985-07-03 | Verfahren zum Löten von Teilen einer elektronischen Anordnung aus unterschiedlichen Werkstoffen und dessen Verwendung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20170884A JPS6180828A (ja) | 1984-09-28 | 1984-09-28 | 半導体パツケ−ジ構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180828A true JPS6180828A (ja) | 1986-04-24 |
Family
ID=16445607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20170884A Pending JPS6180828A (ja) | 1984-07-03 | 1984-09-28 | 半導体パツケ−ジ構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180828A (ja) |
-
1984
- 1984-09-28 JP JP20170884A patent/JPS6180828A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4609296B2 (ja) | 高温半田及び高温半田ペースト材、及びそれを用いたパワー半導体装置 | |
| US6250541B1 (en) | Method of forming interconnections on electronic modules | |
| US5185613A (en) | Hybrid structures | |
| EP0253691B1 (en) | Silicon die bonding process | |
| US5001546A (en) | Clad metal lead frame substrates | |
| US6608381B1 (en) | Integrated electronic device having flip-chip connection with circuit board and fabrication method thereof | |
| KR100719905B1 (ko) | Ｓｎ-Ｂｉ계 솔더 합금 및 이를 이용한 반도체 소자 | |
| US5654586A (en) | Power semiconductor component having a buffer layer | |
| US8021929B2 (en) | Apparatus and method configured to lower thermal stresses | |
| US7754536B2 (en) | Semiconductor device and fabrication process thereof | |
| US20020155024A1 (en) | Lead-free solder compositions | |
| US20040241039A1 (en) | High temperature lead-free solder compositions | |
| US6534792B1 (en) | Microelectronic device structure with metallic interlayer between substrate and die | |
| US7973412B2 (en) | Semiconductor device using lead-free solder as die bonding material and die bonding material not containing lead | |
| US20160126216A1 (en) | Method of forming an interconnection and arrangement for a direct interconnect chip assembly | |
| US20010017412A1 (en) | Semiconductor device | |
| JP2709711B2 (ja) | 半導体実装構造体 | |
| JPS6180828A (ja) | 半導体パツケ−ジ構造体 | |
| US20060284313A1 (en) | Low stress chip attachment with shape memory materials | |
| JPS63122155A (ja) | 半導体チツプの接続バンプ | |
| TWI541950B (zh) | 晶片結構 | |
| WO2024047959A1 (ja) | 半導体装置及び接合方法 | |
| JPH0572751B2 (ja) | ||
| US10714450B2 (en) | Method of bonding terminal of semiconductor chip using solder bump and semiconductor package using the same | |
| JPS6083356A (ja) | 半導体装置 |