JPS6180435A - 記憶装置 - Google Patents
記憶装置Info
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- JPS6180435A JPS6180435A JP20384984A JP20384984A JPS6180435A JP S6180435 A JPS6180435 A JP S6180435A JP 20384984 A JP20384984 A JP 20384984A JP 20384984 A JP20384984 A JP 20384984A JP S6180435 A JPS6180435 A JP S6180435A
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- Japan
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- data
- storage device
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像データなど2次元データを記憶する記憶装
置に関するものである。
置に関するものである。
一般に画像データなど2次元データの画像処理を行う場
合には、しばしば部分配列データを用いて計算する方法
が使われる。この方法は、例えば、2値画像のノイズ除
去処理方法として、画素を中心とする3x3の配列デー
タのうち、注目している画素データが”0″である場合
に、その注目している画素データの周囲の8画素のデー
タがすべて1”の場合には、前記注目している中心の画
素デーダ0′をノイズとみなし11”に置きかえる処理
を行うもので、このような処理を高速で行うためには当
然部分配列データを高速で得る必要がある。
合には、しばしば部分配列データを用いて計算する方法
が使われる。この方法は、例えば、2値画像のノイズ除
去処理方法として、画素を中心とする3x3の配列デー
タのうち、注目している画素データが”0″である場合
に、その注目している画素データの周囲の8画素のデー
タがすべて1”の場合には、前記注目している中心の画
素デーダ0′をノイズとみなし11”に置きかえる処理
を行うもので、このような処理を高速で行うためには当
然部分配列データを高速で得る必要がある。
従来、この種の処理のために部分配列データを高速で得
る方法として第4図に示すものがめった。
る方法として第4図に示すものがめった。
図において、lは画像メモ!J、I+、+2は画像の横
方向の長さと同じ長さを有するシフトレジスタ、13は
長さ3のシフトレジスタである。
方向の長さと同じ長さを有するシフトレジスタ、13は
長さ3のシフトレジスタである。
次に動作について説明する。まず、各シフトレジスタI
+、12.13は所定のタイミングで左から右へデータ
をシフトしている。そこでシフトレジスタ11からオー
バーフローしたデータはシフトレジスタ12の先頭に入
力され、シフトレジスタ12のオーバーフローデータは
シフトレジスタ13の先頭に入力され、またシフトレジ
スタ13のオーバー70−データは切捨てられる。
+、12.13は所定のタイミングで左から右へデータ
をシフトしている。そこでシフトレジスタ11からオー
バーフローしたデータはシフトレジスタ12の先頭に入
力され、シフトレジスタ12のオーバーフローデータは
シフトレジスタ13の先頭に入力され、またシフトレジ
スタ13のオーバー70−データは切捨てられる。
そこで、画像メモリ1から、いわゆるラスク走査と呼ば
れる鷹序で画像データを順次読み出し、上記シフトレジ
スタI+、12.13のデータをシフトしながら新しく
読み出されたデータがシフトレジスタ11の先頭に入力
されるようにすると、シフトレジスタ11.12はちょ
うど画像の横方向の長さ、すなわち、画素数と同じにな
っているので、シフトレジスタ11.12.13のアド
レスa−iの符号を施した部分に3×3の部分画像のデ
ータが順次得られる。
れる鷹序で画像データを順次読み出し、上記シフトレジ
スタI+、12.13のデータをシフトしながら新しく
読み出されたデータがシフトレジスタ11の先頭に入力
されるようにすると、シフトレジスタ11.12はちょ
うど画像の横方向の長さ、すなわち、画素数と同じにな
っているので、シフトレジスタ11.12.13のアド
レスa−iの符号を施した部分に3×3の部分画像のデ
ータが順次得られる。
上記のように従来の記憶装置では1画素データを読み出
す毎に、すなわち、1メモリサイクル毎に新しい3x3
の部分配列データが高速で得られる特長がめ9、かつデ
ータ処理回路も簡単で、非常に優れた方法でおるが、上
記説明からも分るように3×3の窓枠が画像の上をラス
ク走査するような順序でしか部分画像が得られず、読み
出したい部分画像の位置を任意にコントロールし画像処
理したい記憶装置の場合にに不適蟲でるる等の問題点が
あった。
す毎に、すなわち、1メモリサイクル毎に新しい3x3
の部分配列データが高速で得られる特長がめ9、かつデ
ータ処理回路も簡単で、非常に優れた方法でおるが、上
記説明からも分るように3×3の窓枠が画像の上をラス
ク走査するような順序でしか部分画像が得られず、読み
出したい部分画像の位置を任意にコントロールし画像処
理したい記憶装置の場合にに不適蟲でるる等の問題点が
あった。
本発明はかかる問題点を解決するためになされたもので
、任意の画像位置の部分配列データをも1メモリサイク
ルで得られるように2次元データの部分配列データをメ
モリ競合を生ずることなくデータ順序を揃えて高速で読
み出すことができる記憶装置を得ることを目的とする。
、任意の画像位置の部分配列データをも1メモリサイク
ルで得られるように2次元データの部分配列データをメ
モリ競合を生ずることなくデータ順序を揃えて高速で読
み出すことができる記憶装置を得ることを目的とする。
行と列とからなる2次元配列データの座標番号を受信し
て複数個のアドレス決定回路によってメモリアドレスを
決定し、前記夫々のアドレス決定回路からの出力信号に
対応してメモリデータを夫々記憶するメモリユニットを
複数個設け、夫々のメモリユニットからの出力データ信
号をデータ整列回路に受信し最終的に整列された出力デ
ータ信号を得るようにしたものである。
て複数個のアドレス決定回路によってメモリアドレスを
決定し、前記夫々のアドレス決定回路からの出力信号に
対応してメモリデータを夫々記憶するメモリユニットを
複数個設け、夫々のメモリユニットからの出力データ信
号をデータ整列回路に受信し最終的に整列された出力デ
ータ信号を得るようにしたものである。
この発明においては2次元データの任意の位置の部分配
列データを互いにメモリ競合を生ずることなく任意の部
分画像の位置を同時読み出し可能とすることによって読
み出しの高速化を図ったもので、従来のシフトレジスタ
方式による2次元部分配列データ作成方式に比し、ノイ
ズ等によるメモリ誤動作時の出力信号に対する信頼性が
大幅に向上する。また、回路構成に当っても最近のメモ
リデバイスをもってすれば充分容易に実現可能で安価な
2次元データ記憶装置が構成できる。
列データを互いにメモリ競合を生ずることなく任意の部
分画像の位置を同時読み出し可能とすることによって読
み出しの高速化を図ったもので、従来のシフトレジスタ
方式による2次元部分配列データ作成方式に比し、ノイ
ズ等によるメモリ誤動作時の出力信号に対する信頼性が
大幅に向上する。また、回路構成に当っても最近のメモ
リデバイスをもってすれば充分容易に実現可能で安価な
2次元データ記憶装置が構成できる。
〔実施例〕
第1図はこの発明の一実施例を示す2次元データ上の各
データと各メモリユニット、およびメモリユニット内ア
ドレスとの対応を示す図で、9×9=81要素の2次元
データを3x3=9個のメモリユニットに格納する場合
の例として各データの対応づけを示し之ものでるる。こ
こで、2次元データの各データの座標は、行がI(I=
、、0〜8)、列がJ(J=0〜8)で示されている。
データと各メモリユニット、およびメモリユニット内ア
ドレスとの対応を示す図で、9×9=81要素の2次元
データを3x3=9個のメモリユニットに格納する場合
の例として各データの対応づけを示し之ものでるる。こ
こで、2次元データの各データの座標は、行がI(I=
、、0〜8)、列がJ(J=0〜8)で示されている。
また、各データは5t(s=o〜8 、t=Q〜8の整
数)で表わされてお9,8はメモリユニットの番号O〜
8を、またtは各メモリユニット内のアドレスを意味し
ている。この対応づけは(1)式で示される。
数)で表わされてお9,8はメモリユニットの番号O〜
8を、またtは各メモリユニット内のアドレスを意味し
ている。この対応づけは(1)式で示される。
すなわち、
ここで、I(mod3)は整数部を3で割った時の剰余
を意味している。また、I(div3)は整数Iを3で
割った時の整数部を意味する。すなわち、I =(I
(div3)) x 3 + I (mod3)が成立
つ。
を意味している。また、I(div3)は整数Iを3で
割った時の整数部を意味する。すなわち、I =(I
(div3)) x 3 + I (mod3)が成立
つ。
この対応づけによれば、第1図から明らかなように、2
次元データ上の任意゛の位置の3×3の部分配列の9個
のデータを表わすSの値、すなわち、格納されるメモリ
ユニットの番号はすべて異る。
次元データ上の任意゛の位置の3×3の部分配列の9個
のデータを表わすSの値、すなわち、格納されるメモリ
ユニットの番号はすべて異る。
従つ工、9個のメモリユニットを同時にアクセスするこ
とによジ、3×3の部分配列を構成する9個のデータを
1メモリサイクルで読み出すことが可能となる。
とによジ、3×3の部分配列を構成する9個のデータを
1メモリサイクルで読み出すことが可能となる。
このような2次元データとメモリユニット内アドレスと
の対応づけを行った場合には、3×3の部分配列の中心
座標が外部から与えられた時、各メモリユニットの何番
地にアクセスすればよいかを決定するアルゴリズムが必
要であるが、それは次のようにして決められる。
の対応づけを行った場合には、3×3の部分配列の中心
座標が外部から与えられた時、各メモリユニットの何番
地にアクセスすればよいかを決定するアルゴリズムが必
要であるが、それは次のようにして決められる。
アクセスする3×3のデータの中心の番地を(Ir J
)= (’ 、J )(” = 1〜7 、j=l〜7
)とした時、各メモリユニット5(S=O〜8)のアク
セスすべき番地tb・〜(Cは kB = (i−8(div3)+1)(div3)x
3+(j−8(mod3)+1)(div3) −−(
2)で与えられる。
)= (’ 、J )(” = 1〜7 、j=l〜7
)とした時、各メモリユニット5(S=O〜8)のアク
セスすべき番地tb・〜(Cは kB = (i−8(div3)+1)(div3)x
3+(j−8(mod3)+1)(div3) −−(
2)で与えられる。
次に、メモリュニツ)S(S=0〜8)の上記(2)式
で決まるアドレスtsから読み出した9個のデータを部
分配列の順に並べる必要があるが、その配列は(1)式
から分るように、次表の如く与えられる。
で決まるアドレスtsから読み出した9個のデータを部
分配列の順に並べる必要があるが、その配列は(1)式
から分るように、次表の如く与えられる。
上記は、本発明の記憶装置における2次元データ上の各
データとメモリユニットおよびメモリユニット内アドレ
スとの対応づけ、ならびにアクセス時に必要なメモリユ
ニット番号とメモリユニット内アドレスの計算の仕方、
および読み出しデータの配列順序について説明した。
データとメモリユニットおよびメモリユニット内アドレ
スとの対応づけ、ならびにアクセス時に必要なメモリユ
ニット番号とメモリユニット内アドレスの計算の仕方、
および読み出しデータの配列順序について説明した。
次にこれを実現するための本発明の一実施例を以下に述
べる。
べる。
第2図は本発明の一実施例を示す全体構成図で、アクセ
スする部分配列の大きさは3×3でらる。
スする部分配列の大きさは3×3でらる。
図において、i+Jは座標信号、200,201・・・
・・・208は前記したメモリ二二ツ)(S =0.1
゜・・・8)、100,101・・・・・・10日は各
メモリユニット対応に設けたアドレス決定回路、300
は読み出した9個のデータを所定のデータの順に並べて
出力するデータ整列回路、400〜408は所定の順序
に整列された出力データ信号でるる。
・・・208は前記したメモリ二二ツ)(S =0.1
゜・・・8)、100,101・・・・・・10日は各
メモリユニット対応に設けたアドレス決定回路、300
は読み出した9個のデータを所定のデータの順に並べて
出力するデータ整列回路、400〜408は所定の順序
に整列された出力データ信号でるる。
次に動作について説明する。すなわち、座標番号i+J
を受けたアドレス決定回路10S C3=0.1.・・
・・・・8)はまずアドレス信号15S1但しくS=0
.1.・・・・・・8)として(2)式に従ってそれぞ
れ計算し結果を出力する。そしてデータ信号250〜2
58には、各メモリユニット200〜208の上記計算
結果のアドレスのデータが出力される。
を受けたアドレス決定回路10S C3=0.1.・・
・・・・8)はまずアドレス信号15S1但しくS=0
.1.・・・・・・8)として(2)式に従ってそれぞ
れ計算し結果を出力する。そしてデータ信号250〜2
58には、各メモリユニット200〜208の上記計算
結果のアドレスのデータが出力される。
データ整列回路300は、各メモリユニット200〜2
08から読み出されたデータ信号250〜258を座標
信号i+Jにもとづいて整列された出力データ信号40
0〜408が座標位置と下記対応になるように次表の如
く並べ変えられる。
08から読み出されたデータ信号250〜258を座標
信号i+Jにもとづいて整列された出力データ信号40
0〜408が座標位置と下記対応になるように次表の如
く並べ変えられる。
次にデータ整列回路300について詳細に説明する。第
3図はデータ整列回路の一実施例を示すもので、第2図
と同一の部分は同一の符号をもって図示している。図に
おいて600〜608はデータ選択回路、500〜50
8は各データ選択回路600〜608に対応した選択信
号発生回路でろる。
3図はデータ整列回路の一実施例を示すもので、第2図
と同一の部分は同一の符号をもって図示している。図に
おいて600〜608はデータ選択回路、500〜50
8は各データ選択回路600〜608に対応した選択信
号発生回路でろる。
次に動作について説明する。選択信号発生回路500〜
508はそれぞれ後掲の「選択信号発生回路Φ選択信号
の計算」表に従って選択信号550〜558を計算し出
力する。データ選択回路600〜608はそれぞれ前記
選択信号550〜558を受け、その選択信号で示され
るメモリユニット200〜208から出力されるデータ
を選択してそれぞれ整列された出力データ信号400〜
408として出力する。
508はそれぞれ後掲の「選択信号発生回路Φ選択信号
の計算」表に従って選択信号550〜558を計算し出
力する。データ選択回路600〜608はそれぞれ前記
選択信号550〜558を受け、その選択信号で示され
るメモリユニット200〜208から出力されるデータ
を選択してそれぞれ整列された出力データ信号400〜
408として出力する。
上記の動作により前掲の表「配列位置・読み出すメそリ
ユニット番号」と「座標・出力信号」を比較すれば、配
列位置と出力信号の対応関係が明確となる。
ユニット番号」と「座標・出力信号」を比較すれば、配
列位置と出力信号の対応関係が明確となる。
この発明は以上説明したように2次元データの任意の位
置の部分配列のデータをメモリ競合を生じることなく、
データ順序を揃えて高速に読み出すことが可能になるの
で、大量の2次元データを取扱う画像処理、あるいは大
規模科学演算の分野の高速並列処理の効率を大幅に向上
させることができる効果がある。なお、実施例では9×
902次元メモリに対して3×3の部分配列データにア
クセスする場合を例にとって説明したが、MXNの2次
元メモリとm×nの部分配列の場合に容易に一般化する
ことができる。
置の部分配列のデータをメモリ競合を生じることなく、
データ順序を揃えて高速に読み出すことが可能になるの
で、大量の2次元データを取扱う画像処理、あるいは大
規模科学演算の分野の高速並列処理の効率を大幅に向上
させることができる効果がある。なお、実施例では9×
902次元メモリに対して3×3の部分配列データにア
クセスする場合を例にとって説明したが、MXNの2次
元メモリとm×nの部分配列の場合に容易に一般化する
ことができる。
第1図は本発明における2次元データ上の各データと各
メモリユニットおよびメモリユニット内アドレス対応説
明用図、第2図は本発明の一実施例を示す全体構成図、
第3図は本発明の一部であるデータ整列回路図、第4図
はシフトレジスタを用いた従来例における2次元データ
の部分配列データ図でるる。 100〜108・・・アドレス決定回路、200〜20
8・・・メモリエニツ)、300・・・データ整列回路
、500〜508・・・選択信号発生回路、600〜6
08・・・データ選択回路、’+J・・・座標番号。 特許出願人 三菱電機株式会社 手続補正書(自発)
メモリユニットおよびメモリユニット内アドレス対応説
明用図、第2図は本発明の一実施例を示す全体構成図、
第3図は本発明の一部であるデータ整列回路図、第4図
はシフトレジスタを用いた従来例における2次元データ
の部分配列データ図でるる。 100〜108・・・アドレス決定回路、200〜20
8・・・メモリエニツ)、300・・・データ整列回路
、500〜508・・・選択信号発生回路、600〜6
08・・・データ選択回路、’+J・・・座標番号。 特許出願人 三菱電機株式会社 手続補正書(自発)
Claims (5)
- (1)行と列とからなる2次元配列データの座標番号を
受信しメモリアドレスを決定する複数個のアドレス決定
回路と、前記夫々のアドレス決定回路からの出力信号に
対応しメモリデータを夫々記憶する複数個のメモリユニ
ツトと、前記夫々のメモリユニツトからの出力データ信
号を受信し整列された出力データ信号を出力するデータ
整列回路とを備えた記憶装置。 - (2)前記、行と列からなる複数の2次元配列データを
記憶するメモリユニツトはm×n個のデータの同時アク
セスを可能とし、任意の位置のすべて異るm×n個の大
きさの部分配列データを出力可能としたことを特徴とす
る特許請求の範囲第1項記載の記憶装置。 - (3)前記2次元配列データの位置を示す行と列番号と
からなる座標信号を入力とし、前記メモリユニツト内の
アクセスすべきアドレスを決定するアドレス決定回路を
前記m×n個のメモリユニツトに対応し夫々独立に設け
たことを特徴とする特許請求の範囲第1項記載の記憶装
置。 - (4)前記2次元配列データの任意の位置のm×n個の
大きさの部分配列を構成するデータを常に部分配列の順
に並べて出力するデータ整列回路の出力信号を1メモリ
サイクルで読み出せるようにしたことを特徴とする特許
請求の範囲第1項記載の記憶装置。 - (5)前記データ整列回路の構成としてm×n個のデー
タ選択回路を設け、夫々のデータを該データ選択回路に
同時に読み出して導入し、前記座標信号が入力された際
、該m×n個のデータのうちの一つを選択出力できるよ
うにしたことを特徴とする特許請求の範囲第1項記載の
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20384984A JPS6180435A (ja) | 1984-09-28 | 1984-09-28 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20384984A JPS6180435A (ja) | 1984-09-28 | 1984-09-28 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6180435A true JPS6180435A (ja) | 1986-04-24 |
Family
ID=16480710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20384984A Pending JPS6180435A (ja) | 1984-09-28 | 1984-09-28 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6180435A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05108581A (ja) * | 1991-10-17 | 1993-04-30 | Fujitsu Ltd | データ転送制御方式 |
-
1984
- 1984-09-28 JP JP20384984A patent/JPS6180435A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05108581A (ja) * | 1991-10-17 | 1993-04-30 | Fujitsu Ltd | データ転送制御方式 |
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