JPS6180435A

JPS6180435A - 記憶装置

Info

Publication number: JPS6180435A
Application number: JP20384984A
Authority: JP
Inventors: Shinjiro Kawato; 慎二郎川戸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-09-28
Filing date: 1984-09-28
Publication date: 1986-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は画像データなど２次元データを記憶する記憶装
置に関するものである。

〔従来の技術〕

一般に画像データなど２次元データの画像処理を行う場
合には、しばしば部分配列データを用いて計算する方法
が使われる。この方法は、例えば、２値画像のノイズ除
去処理方法として、画素を中心とする３ｘ３の配列デー
タのうち、注目している画素データが”０″である場合
に、その注目している画素データの周囲の８画素のデー
タがすべて１”の場合には、前記注目している中心の画
素デーダ０′をノイズとみなし１１”に置きかえる処理
を行うもので、このような処理を高速で行うためには当
然部分配列データを高速で得る必要がある。

従来、この種の処理のために部分配列データを高速で得
る方法として第４図に示すものがめった。

図において、ｌは画像メモ！Ｊ、Ｉ＋、＋２は画像の横
方向の長さと同じ長さを有するシフトレジスタ、１３は
長さ３のシフトレジスタである。

次に動作について説明する。まず、各シフトレジスタＩ
＋、１２．１３は所定のタイミングで左から右へデータ
をシフトしている。そこでシフトレジスタ１１からオー
バーフローしたデータはシフトレジスタ１２の先頭に入
力され、シフトレジスタ１２のオーバーフローデータは
シフトレジスタ１３の先頭に入力され、またシフトレジ
スタ１３のオーバー７０−データは切捨てられる。

そこで、画像メモリ１から、いわゆるラスク走査と呼ば
れる鷹序で画像データを順次読み出し、上記シフトレジ
スタＩ＋、１２．１３のデータをシフトしながら新しく
読み出されたデータがシフトレジスタ１１の先頭に入力
されるようにすると、シフトレジスタ１１．１２はちょ
うど画像の横方向の長さ、すなわち、画素数と同じにな
っているので、シフトレジスタ１１．１２．１３のアド
レスａ−ｉの符号を施した部分に３×３の部分画像のデ
ータが順次得られる。

〔発明が解決しようとする問題点〕

上記のように従来の記憶装置では１画素データを読み出
す毎に、すなわち、１メモリサイクル毎に新しい３ｘ３
の部分配列データが高速で得られる特長がめ９、かつデ
ータ処理回路も簡単で、非常に優れた方法でおるが、上
記説明からも分るように３×３の窓枠が画像の上をラス
ク走査するような順序でしか部分画像が得られず、読み
出したい部分画像の位置を任意にコントロールし画像処
理したい記憶装置の場合にに不適蟲でるる等の問題点が
あった。

本発明はかかる問題点を解決するためになされたもので
、任意の画像位置の部分配列データをも１メモリサイク
ルで得られるように２次元データの部分配列データをメ
モリ競合を生ずることなくデータ順序を揃えて高速で読
み出すことができる記憶装置を得ることを目的とする。

〔問題点を解決するための手段〕

行と列とからなる２次元配列データの座標番号を受信し
て複数個のアドレス決定回路によってメモリアドレスを
決定し、前記夫々のアドレス決定回路からの出力信号に
対応してメモリデータを夫々記憶するメモリユニットを
複数個設け、夫々のメモリユニットからの出力データ信
号をデータ整列回路に受信し最終的に整列された出力デ
ータ信号を得るようにしたものである。

〔作　用〕

この発明においては２次元データの任意の位置の部分配
列データを互いにメモリ競合を生ずることなく任意の部
分画像の位置を同時読み出し可能とすることによって読
み出しの高速化を図ったもので、従来のシフトレジスタ
方式による２次元部分配列データ作成方式に比し、ノイ
ズ等によるメモリ誤動作時の出力信号に対する信頼性が
大幅に向上する。また、回路構成に当っても最近のメモ
リデバイスをもってすれば充分容易に実現可能で安価な
２次元データ記憶装置が構成できる。

〔実施例〕第１図はこの発明の一実施例を示す２次元データ上の各
データと各メモリユニット、およびメモリユニット内ア
ドレスとの対応を示す図で、９×９＝８１要素の２次元
データを３ｘ３＝９個のメモリユニットに格納する場合
の例として各データの対応づけを示し之ものでるる。こ
こで、２次元データの各データの座標は、行がＩ（Ｉ＝
、、０〜８）、列がＪ（Ｊ＝０〜８）で示されている。

また、各データは５ｔ（ｓ＝ｏ〜８　、ｔ＝Ｑ〜８の整
数）で表わされてお９，８はメモリユニットの番号Ｏ〜
８を、またｔは各メモリユニット内のアドレスを意味し
ている。この対応づけは（１）式で示される。

すなわち、ここで、Ｉ（ｍｏｄ３）は整数部を３で割った時の剰余
を意味している。また、Ｉ（ｄｉｖ３）は整数Ｉを３で
割った時の整数部を意味する。すなわち、Ｉ　＝（Ｉ　
（ｄｉｖ３））　ｘ　３　＋　Ｉ　（ｍｏｄ３）が成立
つ。

この対応づけによれば、第１図から明らかなように、２
次元データ上の任意゛の位置の３×３の部分配列の９個
のデータを表わすＳの値、すなわち、格納されるメモリ
ユニットの番号はすべて異る。

従つ工、９個のメモリユニットを同時にアクセスするこ
とによジ、３×３の部分配列を構成する９個のデータを
１メモリサイクルで読み出すことが可能となる。

このような２次元データとメモリユニット内アドレスと
の対応づけを行った場合には、３×３の部分配列の中心
座標が外部から与えられた時、各メモリユニットの何番
地にアクセスすればよいかを決定するアルゴリズムが必
要であるが、それは次のようにして決められる。

アクセスする３×３のデータの中心の番地を（Ｉｒ　Ｊ
）＝　（’　、Ｊ　）（”　＝　１〜７　、ｊ＝ｌ〜７
）とした時、各メモリユニット５（Ｓ＝Ｏ〜８）のアク
セスすべき番地ｔｂ・〜（ＣはｋＢ　＝　（ｉ−８（ｄｉｖ３）＋１）（ｄｉｖ３）ｘ
３＋（ｊ−８（ｍｏｄ３）＋１）（ｄｉｖ３）　−−（
２）で与えられる。

次に、メモリュニツ）Ｓ（Ｓ＝０〜８）の上記（２）式
で決まるアドレスｔｓから読み出した９個のデータを部
分配列の順に並べる必要があるが、その配列は（１）式
から分るように、次表の如く与えられる。

上記は、本発明の記憶装置における２次元データ上の各
データとメモリユニットおよびメモリユニット内アドレ
スとの対応づけ、ならびにアクセス時に必要なメモリユ
ニット番号とメモリユニット内アドレスの計算の仕方、
および読み出しデータの配列順序について説明した。

次にこれを実現するための本発明の一実施例を以下に述
べる。

第２図は本発明の一実施例を示す全体構成図で、アクセ
スする部分配列の大きさは３×３でらる。

図において、ｉ＋Ｊは座標信号、２００，２０１・・・
・・・２０８は前記したメモリ二二ツ）（Ｓ　＝０．１
゜・・・８）、１００，１０１・・・・・・１０日は各
メモリユニット対応に設けたアドレス決定回路、３００
は読み出した９個のデータを所定のデータの順に並べて
出力するデータ整列回路、４００〜４０８は所定の順序
に整列された出力データ信号でるる。

次に動作について説明する。すなわち、座標番号ｉ＋Ｊ
を受けたアドレス決定回路１０Ｓ　Ｃ３＝０．１．・・
・・・・８）はまずアドレス信号１５Ｓ１但しくＳ＝０
．１．・・・・・・８）として（２）式に従ってそれぞ
れ計算し結果を出力する。そしてデータ信号２５０〜２
５８には、各メモリユニット２００〜２０８の上記計算
結果のアドレスのデータが出力される。

データ整列回路３００は、各メモリユニット２００〜２
０８から読み出されたデータ信号２５０〜２５８を座標
信号ｉ＋Ｊにもとづいて整列された出力データ信号４０
０〜４０８が座標位置と下記対応になるように次表の如
く並べ変えられる。

次にデータ整列回路３００について詳細に説明する。第
３図はデータ整列回路の一実施例を示すもので、第２図
と同一の部分は同一の符号をもって図示している。図に
おいて６００〜６０８はデータ選択回路、５００〜５０
８は各データ選択回路６００〜６０８に対応した選択信
号発生回路でろる。

次に動作について説明する。選択信号発生回路５００〜
５０８はそれぞれ後掲の「選択信号発生回路Φ選択信号
の計算」表に従って選択信号５５０〜５５８を計算し出
力する。データ選択回路６００〜６０８はそれぞれ前記
選択信号５５０〜５５８を受け、その選択信号で示され
るメモリユニット２００〜２０８から出力されるデータ
を選択してそれぞれ整列された出力データ信号４００〜
４０８として出力する。

上記の動作により前掲の表「配列位置・読み出すメそリ
ユニット番号」と「座標・出力信号」を比較すれば、配
列位置と出力信号の対応関係が明確となる。

〔発明の効果〕

この発明は以上説明したように２次元データの任意の位
置の部分配列のデータをメモリ競合を生じることなく、
データ順序を揃えて高速に読み出すことが可能になるの
で、大量の２次元データを取扱う画像処理、あるいは大
規模科学演算の分野の高速並列処理の効率を大幅に向上
させることができる効果がある。なお、実施例では９×
９０２次元メモリに対して３×３の部分配列データにア
クセスする場合を例にとって説明したが、ＭＸＮの２次
元メモリとｍ×ｎの部分配列の場合に容易に一般化する
ことができる。

【図面の簡単な説明】

第１図は本発明における２次元データ上の各データと各
メモリユニットおよびメモリユニット内アドレス対応説
明用図、第２図は本発明の一実施例を示す全体構成図、
第３図は本発明の一部であるデータ整列回路図、第４図
はシフトレジスタを用いた従来例における２次元データ
の部分配列データ図でるる。１００〜１０８・・・アドレス決定回路、２００〜２０
８・・・メモリエニツ）、３００・・・データ整列回路
、５００〜５０８・・・選択信号発生回路、６００〜６
０８・・・データ選択回路、’＋Ｊ・・・座標番号。特許出願人　　三菱電機株式会社手続補正書（自発）

Claims

【特許請求の範囲】

（１）行と列とからなる２次元配列データの座標番号を
受信しメモリアドレスを決定する複数個のアドレス決定
回路と、前記夫々のアドレス決定回路からの出力信号に
対応しメモリデータを夫々記憶する複数個のメモリユニ
ツトと、前記夫々のメモリユニツトからの出力データ信
号を受信し整列された出力データ信号を出力するデータ
整列回路とを備えた記憶装置。
（２）前記、行と列からなる複数の２次元配列データを
記憶するメモリユニツトはｍ×ｎ個のデータの同時アク
セスを可能とし、任意の位置のすべて異るｍ×ｎ個の大
きさの部分配列データを出力可能としたことを特徴とす
る特許請求の範囲第１項記載の記憶装置。
（３）前記２次元配列データの位置を示す行と列番号と
からなる座標信号を入力とし、前記メモリユニツト内の
アクセスすべきアドレスを決定するアドレス決定回路を
前記ｍ×ｎ個のメモリユニツトに対応し夫々独立に設け
たことを特徴とする特許請求の範囲第１項記載の記憶装
置。
（４）前記２次元配列データの任意の位置のｍ×ｎ個の
大きさの部分配列を構成するデータを常に部分配列の順
に並べて出力するデータ整列回路の出力信号を１メモリ
サイクルで読み出せるようにしたことを特徴とする特許
請求の範囲第１項記載の記憶装置。
（５）前記データ整列回路の構成としてｍ×ｎ個のデー
タ選択回路を設け、夫々のデータを該データ選択回路に
同時に読み出して導入し、前記座標信号が入力された際
、該ｍ×ｎ個のデータのうちの一つを選択出力できるよ
うにしたことを特徴とする特許請求の範囲第１項記載の
記憶装置。