JPS6177770A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6177770A JPS6177770A JP59200095A JP20009584A JPS6177770A JP S6177770 A JPS6177770 A JP S6177770A JP 59200095 A JP59200095 A JP 59200095A JP 20009584 A JP20009584 A JP 20009584A JP S6177770 A JPS6177770 A JP S6177770A
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- JP
- Japan
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- output
- data
- signal
- terminal
- control signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、３ステートのデータ出力端子を有する半導
体集積回路装置に関する。
体集積回路装置に関する。
従来、この鎚の半導体集積回路装置における３ステート
・バッファのデータ出力回路は、例えば第８図に示すよ
うに植成されている。すなわち、データ出力回路１１に
は、装置内部からの出力制御信号Ｅとデータ信号りとが
入力され、これらの信号Ｅ、Ｄに基づいてハイ（−Ｈ”
）レベル、ロー（＠Ｌ＃）オヨヒ高インピーダンス状
態の３状態の信号が出力端子１２を介して外部データ線
（ＢＵＳ） １３に出力される。上記データ出力回路１
１は、一方の入力端にデータ信号りが供給され、他方の
入力端に出力制御信号Ｅがインバータ１４を介して供給
されるナンドｙ −ト１５、一方の入力端にデータ信号
りが、他方の入力端に出力制御信号Ｅがそれぞれ供給さ
れるノアｒ−）ｚ６、電源ｖＤＤと上記出力端子１２間
に接続され上記ナンドダート１５の出力で導通制御され
るＰチャネル形のＭＯＳ ＦＥＴ Ｊ ７、および上記
出力端子１２と接地点Ｖ８ｓ間に接続され上記ノアゲー
ト１６の出力で導通制御されるＮチャネル形のＭＯＳ
ＦＥＴ １ Ｂとから１成される。
・バッファのデータ出力回路は、例えば第８図に示すよ
うに植成されている。すなわち、データ出力回路１１に
は、装置内部からの出力制御信号Ｅとデータ信号りとが
入力され、これらの信号Ｅ、Ｄに基づいてハイ（−Ｈ”
）レベル、ロー（＠Ｌ＃）オヨヒ高インピーダンス状
態の３状態の信号が出力端子１２を介して外部データ線
（ＢＵＳ） １３に出力される。上記データ出力回路１
１は、一方の入力端にデータ信号りが供給され、他方の
入力端に出力制御信号Ｅがインバータ１４を介して供給
されるナンドｙ −ト１５、一方の入力端にデータ信号
りが、他方の入力端に出力制御信号Ｅがそれぞれ供給さ
れるノアｒ−）ｚ６、電源ｖＤＤと上記出力端子１２間
に接続され上記ナンドダート１５の出力で導通制御され
るＰチャネル形のＭＯＳ ＦＥＴ Ｊ ７、および上記
出力端子１２と接地点Ｖ８ｓ間に接続され上記ノアゲー
ト１６の出力で導通制御されるＮチャネル形のＭＯＳ
ＦＥＴ １ Ｂとから１成される。
上記のような宿成において動作を説明する。
まず、出力制御信号Ｅが“０″レベル、データ信号りが
＠０”レベルの時、ナンドｒ −ト１５およびノアｆ−
ト１６の出力がそれぞれ“ｌ＃レベルとなるので、ｆｉ
、（Ｏ８ＦＥＴ １７ ｉｆ オフ状態、ｈｑｏｓＦＥ
Ｔ １８がオン状態となる。従って、出力端子１２から
はＶｓｓ（”Ｌ″）レベルが出力される。
＠０”レベルの時、ナンドｒ −ト１５およびノアｆ−
ト１６の出力がそれぞれ“ｌ＃レベルとなるので、ｆｉ
、（Ｏ８ＦＥＴ １７ ｉｆ オフ状態、ｈｑｏｓＦＥ
Ｔ １８がオン状態となる。従って、出力端子１２から
はＶｓｓ（”Ｌ″）レベルが出力される。
次に、出力制御信号百が”Ｏ”レベルの状態でデータ信
号りが１１＃レベルとなると、ナントゲート１５および
ノアゲート１６の出力がそれぞれ”０＃レベルとなる。
号りが１１＃レベルとなると、ナントゲート１５および
ノアゲート１６の出力がそれぞれ”０＃レベルとなる。
これによって、ＭＯＳ ＦＥＴ１２がオン状態、ＭＯＳ
ＦＥＴ １ Ｂがオフ状態となり、出力四子１２から
はｖＤＤ（“Ｌ″）レベルが出力てれる。一方、出力制
御信号Ｅが”１″レベルとなると、データ信号りのレベ
ルにかかわらずナントゲート１６の出力が”１＃レベル
、ノアゲート１７の出力が”０”レベルとなる。従って
、ＭＯＳ ＦＥＴ １７ 、１８はともにオフ状態とな
シ、出力端子１２は高インピーダンス状態に設定される
。
ＦＥＴ １ Ｂがオフ状態となり、出力四子１２から
はｖＤＤ（“Ｌ″）レベルが出力てれる。一方、出力制
御信号Ｅが”１″レベルとなると、データ信号りのレベ
ルにかかわらずナントゲート１６の出力が”１＃レベル
、ノアゲート１７の出力が”０”レベルとなる。従って
、ＭＯＳ ＦＥＴ １７ 、１８はともにオフ状態とな
シ、出力端子１２は高インピーダンス状態に設定される
。
ところで、上述した３ステート、バッファは、例エバマ
イクロ、コンピュータ、システムにおけるデータ、パス
の駆動回路として広く用いられている。この場合、一つ
のデータ、パスにはＣＰＵ 、メモリおよび工１０等の
ＬＳＩ用の各３ステート、バッファが接続されてデータ
の授受を行なっている＠このため、データ、パスの電位
を検出しただけでは、その電位がどのＬＳＩに設けられ
た出力回路の出力であるかわからない欠点がある。また
、誤動作などにょシ２つ以上の出力回路からデータが出
力されている場合、その確認もできない。
イクロ、コンピュータ、システムにおけるデータ、パス
の駆動回路として広く用いられている。この場合、一つ
のデータ、パスにはＣＰＵ 、メモリおよび工１０等の
ＬＳＩ用の各３ステート、バッファが接続されてデータ
の授受を行なっている＠このため、データ、パスの電位
を検出しただけでは、その電位がどのＬＳＩに設けられ
た出力回路の出力であるかわからない欠点がある。また
、誤動作などにょシ２つ以上の出力回路からデータが出
力されている場合、その確認もできない。
第９図は、従来のマイクロ、コンピュータ。
システムにおけるデータ転送を説明するための図である
。外部データ線（ＢＵＳ ） １３には、中央演算処理
装ｆｆ１（ＣＰＵ）Ｊ９．複数のメモリ装置２ ｏｌ
ｒ ２０２ ＋ ２０３、および種ｋＬＤ周辺装置
（ｒ７’ｏ ） ２１等の入出力端子がそれぞれ接続さ
れている。また、ＣＰＵ １９からは、その他の装置２
０Ｈ＋ ２１１７２ ＋ ２０３および２ノにデータ制
御信号風が出力される。今、上記データ制御信号風が“
Ｏ”レベルであるとすると、メモリ装置２０１ ＋ ２
０２ ．２０３および周辺装置２ノに設けられた出力回
路は高インピーダンス状態とな〃、ＢＵＳ １３にはＣ
ＰＵ １９からの出力のみ許される。一方、データ制御
信号風が“１＃レベルとなると、装置２０Ｈ＋ ２０ｚ
＊ ２０３および２１における出力回路のいずれか
１つが低インピーダンス状態に設定され、ＣＰＵ １９
はその装置からデータを受は取る＠ しかし、上記のような構成では、データ制御信号風が“
０”レベルの時、ＣＰＵ１９からデータが出力されてい
るのか、高インピーダンス状態かはわからないため、ノ
イズなどによって他の装置２θＩ Ｎ’２０２ Ｎ２
Ｏ３；ｈるいは２１が誤ってＢＵＳ １３にデータを出
力することが起こフうる・つまシ、ＣＰＵ １９がデー
タを出力しなくとも、他の装置がデータを受は取ってし
まうことがある。また、データ制御信号風が１１“レベ
ルの時でも、メモリ装置２０１ ＋２０２ ＋２０
３および周辺装置２ノのいずれもデータを出力しなかっ
た）、あるいは複数の装置から出力されるというような
誤動作も生ずる。このように、メモリ装置２θｌ 、２
０□ 、２ｏ３や周辺装置２１は外部への出力状態を出
力する端子を持たないため、装置内部の不良やシステム
を構成した際のチェック等が困難であった。
。外部データ線（ＢＵＳ ） １３には、中央演算処理
装ｆｆ１（ＣＰＵ）Ｊ９．複数のメモリ装置２ ｏｌ
ｒ ２０２ ＋ ２０３、および種ｋＬＤ周辺装置
（ｒ７’ｏ ） ２１等の入出力端子がそれぞれ接続さ
れている。また、ＣＰＵ １９からは、その他の装置２
０Ｈ＋ ２１１７２ ＋ ２０３および２ノにデータ制
御信号風が出力される。今、上記データ制御信号風が“
Ｏ”レベルであるとすると、メモリ装置２０１ ＋ ２
０２ ．２０３および周辺装置２ノに設けられた出力回
路は高インピーダンス状態とな〃、ＢＵＳ １３にはＣ
ＰＵ １９からの出力のみ許される。一方、データ制御
信号風が“１＃レベルとなると、装置２０Ｈ＋ ２０ｚ
＊ ２０３および２１における出力回路のいずれか
１つが低インピーダンス状態に設定され、ＣＰＵ １９
はその装置からデータを受は取る＠ しかし、上記のような構成では、データ制御信号風が“
０”レベルの時、ＣＰＵ１９からデータが出力されてい
るのか、高インピーダンス状態かはわからないため、ノ
イズなどによって他の装置２θＩ Ｎ’２０２ Ｎ２
Ｏ３；ｈるいは２１が誤ってＢＵＳ １３にデータを出
力することが起こフうる・つまシ、ＣＰＵ １９がデー
タを出力しなくとも、他の装置がデータを受は取ってし
まうことがある。また、データ制御信号風が１１“レベ
ルの時でも、メモリ装置２０１ ＋２０２ ＋２０
３および周辺装置２ノのいずれもデータを出力しなかっ
た）、あるいは複数の装置から出力されるというような
誤動作も生ずる。このように、メモリ装置２θｌ 、２
０□ 、２ｏ３や周辺装置２１は外部への出力状態を出
力する端子を持たないため、装置内部の不良やシステム
を構成した際のチェック等が困難であった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、データ出力の状態を外部に出
力することによって、回路の動作不良やシステムのチェ
、りを容易に行なえる半導体集積回路装置全提供するこ
とである。
その目的とするところは、データ出力の状態を外部に出
力することによって、回路の動作不良やシステムのチェ
、りを容易に行なえる半導体集積回路装置全提供するこ
とである。
すなわち、この発明においては、上記の目的を達成する
ために、半導体集積回路装置に、３ステートの出力にお
ける低インピーダンス状態および高インピーダンス状態
を制御する制御信号を外部に出力する端子を設けたもの
である。
ために、半導体集積回路装置に、３ステートの出力にお
ける低インピーダンス状態および高インピーダンス状態
を制御する制御信号を外部に出力する端子を設けたもの
である。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第８図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
出力制御信号Ｅが供給されるラインを、制御信号出力回
路２２として働くインバータ２３１−２３ｚ’ｘそれぞ
れ介して外部への出力端子（制御信号出力端子）２４に
接続したものである。
する。第１図において、前記第８図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
出力制御信号Ｅが供給されるラインを、制御信号出力回
路２２として働くインバータ２３１−２３ｚ’ｘそれぞ
れ介して外部への出力端子（制御信号出力端子）２４に
接続したものである。
このような構成によれば、出力制御信号ｒが上記出力端
子２４から取シ出せるため、半導体集積回路装置のデー
タの出力状態を外部から知ることができ、回路の動作不
良やシステムのチェックを容易に行々うことができる。
子２４から取シ出せるため、半導体集積回路装置のデー
タの出力状態を外部から知ることができ、回路の動作不
良やシステムのチェックを容易に行々うことができる。
例えば前記第８図に示したようなマイクロ、コンピュー
タ、システムの場合、１つの装置をアクセスしたにもか
かわらず２つ以上の装置からデータが出力されたシ、ア
クセスしてもどの装置からもデータが出力されなかった
際に、誤動作している装置が容易に発見できる。従って
、システム上のデパックが可能となる。
タ、システムの場合、１つの装置をアクセスしたにもか
かわらず２つ以上の装置からデータが出力されたシ、ア
クセスしてもどの装置からもデータが出力されなかった
際に、誤動作している装置が容易に発見できる。従って
、システム上のデパックが可能となる。
なお、第２図に示すように、同一のＬＳＩ内に複数のデ
ータ出力回路１１１〜１１４が設けられ、これらデータ
出力回路Ｉｆ１〜１１４にそれぞれ異なるデータＤＢｏ
〜ＤＢ３および共通の出力制御信号Ｅが供給される朽合
には、制ｆｒｌＩ信号出力回路２２および出力端子２４
は各々１つ設ければ良い。
ータ出力回路１１１〜１１４が設けられ、これらデータ
出力回路Ｉｆ１〜１１４にそれぞれ異なるデータＤＢｏ
〜ＤＢ３および共通の出力制御信号Ｅが供給される朽合
には、制ｆｒｌＩ信号出力回路２２および出力端子２４
は各々１つ設ければ良い。
上述したように、出力制御信号Ｅ’Ｑ出力する出力端子
２４を設けることによって、ＣＰＵが特定の装置にデー
タの出力を要求してもデータが出力されなで１った場合
、このＣＰＵ ｉｃ割シ込みを行なって取シ込んだデー
タを無効化することもできる。すなわち、第３図に示す
ように、ＣＰＵ２５から出力されるデータ制御信号ＮＩ
Ｒおよび装置２６の出力制御信号ｉをそれぞれアンドゲ
ート２７に供給し、このアンドゲート２７の出力をＣＰ
Ｕ ２５の割シ込み端子ＩＮＴ ＩＣ供給して割シ込み
をかける。これによってＣＰＵ ２５はデータの出力が
無かったことを知り、それに応じた処理を行なう。
２４を設けることによって、ＣＰＵが特定の装置にデー
タの出力を要求してもデータが出力されなで１った場合
、このＣＰＵ ｉｃ割シ込みを行なって取シ込んだデー
タを無効化することもできる。すなわち、第３図に示す
ように、ＣＰＵ２５から出力されるデータ制御信号ＮＩ
Ｒおよび装置２６の出力制御信号ｉをそれぞれアンドゲ
ート２７に供給し、このアンドゲート２７の出力をＣＰ
Ｕ ２５の割シ込み端子ＩＮＴ ＩＣ供給して割シ込み
をかける。これによってＣＰＵ ２５はデータの出力が
無かったことを知り、それに応じた処理を行なう。
第４図は、ＣＰＵが他の周辺装置にデータの出力を要求
したにもかかわらず、どの装置からもデータが出力され
ない場合、出力制御信号検出回路によってこれを検出し
、ＣＰＵ忙割シ込みを行なうようにしたものである。
ＣＰｏ ２５と周辺装置２６１ ＋２６２ ＋２６
３ ｍ・・・とけバス２８によってその入出力端子間
がそれぞれ接続される。上記ＣＰＵ ２５から各装ｆｔ
２６． ＋ｚｅ、 ＋２６３・・・へはデータ制御信号
風が供給され、各装Ｒ２ｅ１２６２ ．２６３ 、・
・・から出力される出力制御信号Ｅがアンドｆｆ −）
２９にそれぞれ供給される。
したにもかかわらず、どの装置からもデータが出力され
ない場合、出力制御信号検出回路によってこれを検出し
、ＣＰＵ忙割シ込みを行なうようにしたものである。
ＣＰｏ ２５と周辺装置２６１ ＋２６２ ＋２６
３ ｍ・・・とけバス２８によってその入出力端子間
がそれぞれ接続される。上記ＣＰＵ ２５から各装ｆｔ
２６． ＋ｚｅ、 ＋２６３・・・へはデータ制御信号
風が供給され、各装Ｒ２ｅ１２６２ ．２６３ 、・
・・から出力される出力制御信号Ｅがアンドｆｆ −）
２９にそれぞれ供給される。
このアンドヶ”−） ２９の出力は、アンドゲート３θ
の一方の入力端に供給され、他方の入力端にはＣＰＵ
２５から出力されるデータ制御信号凧が供給される。そ
して、上記アンドゲート３０の出力がＣＰＵ ２５の割
シ込み端子ＩＮＴに供給される。なお、アンドダート２
９．３０が出力制御信号検出回路３１ｔ−構成している
。このような構成によれば、ＣＰＵ ２５は割）込み端
子ＩＮＴ Ｉｃ ”１’が入力されることによってデー
タの出力がなかったことを知り、それに応じた処理が可
能となる・ 第５図は、ＣＰＴＪ ２５が他の周辺装置２６１ 。
の一方の入力端に供給され、他方の入力端にはＣＰＵ
２５から出力されるデータ制御信号凧が供給される。そ
して、上記アンドゲート３０の出力がＣＰＵ ２５の割
シ込み端子ＩＮＴに供給される。なお、アンドダート２
９．３０が出力制御信号検出回路３１ｔ−構成している
。このような構成によれば、ＣＰＵ ２５は割）込み端
子ＩＮＴ Ｉｃ ”１’が入力されることによってデー
タの出力がなかったことを知り、それに応じた処理が可
能となる・ 第５図は、ＣＰＴＪ ２５が他の周辺装置２６１ 。
２６２＋２６３ 、・・・にデータの出力ｔ−要求して
いる時に、２つ以上の装置からデータが出力された場合
、ＣＰＵ ２５に割り込みを行なうようにしたものであ
る。ＣＰＵ ２５と周辺装置２６１ 。
いる時に、２つ以上の装置からデータが出力された場合
、ＣＰＵ ２５に割り込みを行なうようにしたものであ
る。ＣＰＵ ２５と周辺装置２６１ 。
２６２ ．２６３ ＋・・・とけバス２８によってそ
の入出力端間がそれぞれ接続されている。上記ＣＰＵ
２５から出力されるデータ制御信号風は、各装置２６１
＋２６２ ＋２６ｇ ＋・・・およびコントロ
ーラ３２に供給される。上記コントローラ３２Ｖｃは、
上記各装置２ｅ １ １ Ｊ ６２ １２６３＋＝・か
らそれぞれ出力制御信号Ｅが供給され、２つ以上の装置
からデータが出力されると上記ＣＰＵ２５の割り込み端
子ＩＮＴに割り込み信号が供給されるようになっている
。
の入出力端間がそれぞれ接続されている。上記ＣＰＵ
２５から出力されるデータ制御信号風は、各装置２６１
＋２６２ ＋２６ｇ ＋・・・およびコントロ
ーラ３２に供給される。上記コントローラ３２Ｖｃは、
上記各装置２ｅ １ １ Ｊ ６２ １２６３＋＝・か
らそれぞれ出力制御信号Ｅが供給され、２つ以上の装置
からデータが出力されると上記ＣＰＵ２５の割り込み端
子ＩＮＴに割り込み信号が供給されるようになっている
。
一方、第６図は、ＣＰＵ ：ｚ ｓがデータの出力要求
を出していない時に何れかの装置からデータの出力があ
った場合、ＣＰＵ ２５（あるいはその他の装置）に割
シ込みを行なって取り込んだデータを無効化するもので
ある。この回路は、前記第４図の回路と同様な０成とな
っておシ、ＣＰＵ ２５から出力されるデータ制御信号
犯を、インバータ３３によって反転してアンドゲート３
０に供給する点のみが異なっている。
を出していない時に何れかの装置からデータの出力があ
った場合、ＣＰＵ ２５（あるいはその他の装置）に割
シ込みを行なって取り込んだデータを無効化するもので
ある。この回路は、前記第４図の回路と同様な０成とな
っておシ、ＣＰＵ ２５から出力されるデータ制御信号
犯を、インバータ３３によって反転してアンドゲート３
０に供給する点のみが異なっている。
第７図は、複数の周辺装置からデータが出力された際に
、この中から最も優先順位の高い装置を選択してその出
力を取多込み、他の装置の出力を停止するものである。
、この中から最も優先順位の高い装置を選択してその出
力を取多込み、他の装置の出力を停止するものである。
すなわち、ＣＰＵ２５から出力されるデータ制御信号風
は、周辺装置２６１およびアンドダート３４１＋ ３４
２ ＋３４３ 、・・・の−入力端に供給される。上記
アンドグー）３４１ １３４２ ＋３４３ ＋・・
・の他の入力端にはそれぞれ、前段までの周辺装置から
出′力される出力制御信号Ｅが供給され、その出力が周
辺装置２６２ ＋２６３ ＊２６ａ １・・・に
データ制御信号として供給されるようになっている。
は、周辺装置２６１およびアンドダート３４１＋ ３４
２ ＋３４３ 、・・・の−入力端に供給される。上記
アンドグー）３４１ １３４２ ＋３４３ ＋・・
・の他の入力端にはそれぞれ、前段までの周辺装置から
出′力される出力制御信号Ｅが供給され、その出力が周
辺装置２６２ ＋２６３ ＊２６ａ １・・・に
データ制御信号として供給されるようになっている。
これによって、優先１閣位が周辺装ｆＲ２６１＋２６２
＋２６３ 、；ｊ６４ 、・・・の順に設定さ
れる。
＋２６３ 、；ｊ６４ 、・・・の順に設定さ
れる。
このように、内部の制御信号を出力する端子を設けるこ
とによシ、前記第３図ないし第７図に示したような種々
の機能が付加できる。
とによシ、前記第３図ないし第７図に示したような種々
の機能が付加できる。
以上説明したようにこの発明によれば、データ出力の状
態を外部に出力する手段を設けたので、回路の動作不良
やシステムのチェックを容易に行なえる半導体集積回路
装置が得られる。
態を外部に出力する手段を設けたので、回路の動作不良
やシステムのチェックを容易に行なえる半導体集積回路
装置が得られる。
第１図はこの発明の一実施例に係わる半導体集積回路装
置を説明するた・めの図、第２図ないし第７図はそれぞ
れこの発明の他の実施例を説明するための図、第８図お
よび第９図はそれぞれ従来の半導体集積回路装置を説明
するための図である。 １１・・・データ出力回路、１２・・・データ出力端子
、２４・・・制御信号出力端子、Ｄ・・・データ信号、
Ｅ・・・出力制御信号。 出願人代理人 弁理士 鈴 江 武 彦第２ 図 第３図 第４図 第５ 図 第６図 第７ 図 第８図
置を説明するた・めの図、第２図ないし第７図はそれぞ
れこの発明の他の実施例を説明するための図、第８図お
よび第９図はそれぞれ従来の半導体集積回路装置を説明
するための図である。 １１・・・データ出力回路、１２・・・データ出力端子
、２４・・・制御信号出力端子、Ｄ・・・データ信号、
Ｅ・・・出力制御信号。 出願人代理人 弁理士 鈴 江 武 彦第２ 図 第３図 第４図 第５ 図 第６図 第７ 図 第８図
Claims (1)
- ３ステートの外部へのデータ出力端子を有する半導体
集積回路装置において、その出力の低インピーダンス状
態および高インピーダンス状態を制御する内部の制御信
号を外部に出力する手段を設けたことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200095A JPS6177770A (ja) | 1984-09-25 | 1984-09-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200095A JPS6177770A (ja) | 1984-09-25 | 1984-09-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177770A true JPS6177770A (ja) | 1986-04-21 |
Family
ID=16418763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200095A Pending JPS6177770A (ja) | 1984-09-25 | 1984-09-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62129A (ja) * | 1985-06-26 | 1987-01-06 | Oki Electric Ind Co Ltd | 集積回路 |
| US5874835A (en) * | 1996-05-20 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | High impedance detecting circuit and interface circuit |
-
1984
- 1984-09-25 JP JP59200095A patent/JPS6177770A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62129A (ja) * | 1985-06-26 | 1987-01-06 | Oki Electric Ind Co Ltd | 集積回路 |
| JP2531615B2 (ja) * | 1985-06-26 | 1996-09-04 | 沖電気工業株式会社 | 集積回路 |
| US5874835A (en) * | 1996-05-20 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | High impedance detecting circuit and interface circuit |
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