JPS6177340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6177340A JPS6177340A JP19834184A JP19834184A JPS6177340A JP S6177340 A JPS6177340 A JP S6177340A JP 19834184 A JP19834184 A JP 19834184A JP 19834184 A JP19834184 A JP 19834184A JP S6177340 A JPS6177340 A JP S6177340A
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- Japan
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- layer
- substrate
- wiring layer
- barrier layer
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基板に接するコンタクト用配線層との界面に高
融点金属のシリサイド層等よりなるバリア層を介在させ
た半導体装置のコンタクト特性と信軌性を向上させる製
造方法に関する。
融点金属のシリサイド層等よりなるバリア層を介在させ
た半導体装置のコンタクト特性と信軌性を向上させる製
造方法に関する。
半導体装置の配線層として、一般に純アルミニウム（Ａ
ｌ）が多く用いられてきた。その理由は比抵抗が小さく
、Ｓｉおよび二酸化珪素（Ｓｔｏｗ）Ｊｉに対して密着
性が良く、珪素（Ｓｉ）基板に対して何れの導電型の場
合でも、良好なオーミックコンタクトが形成できること
である。
ｌ）が多く用いられてきた。その理由は比抵抗が小さく
、Ｓｉおよび二酸化珪素（Ｓｔｏｗ）Ｊｉに対して密着
性が良く、珪素（Ｓｉ）基板に対して何れの導電型の場
合でも、良好なオーミックコンタクトが形成できること
である。
しかし配線層として純Ａｔを使用した場合はプロセス中
の低温熱処理により、八１とＳｉ基板が接する界面で共
晶合金を生じ、Ｓｉ基板に深いエッチピ、ットを生じる
。近年半導体装置の高集積化により半導体装置を構成す
る素子は微細化されるに従ってこのことは問題となって
きた。
の低温熱処理により、八１とＳｉ基板が接する界面で共
晶合金を生じ、Ｓｉ基板に深いエッチピ、ットを生じる
。近年半導体装置の高集積化により半導体装置を構成す
る素子は微細化されるに従ってこのことは問題となって
きた。
そこで配線層としてＡＩに代わって、ＡｌＳｉ合金が用
いられるようになったが、Ａｌ中のＳｔがプロセスの熱
処理により、またはさらに低温においても固相反応によ
りＳｉエピタキシャル層がＡｌとＳｉ基板の界面に成長
してコンタクト不良原因となっていた。
いられるようになったが、Ａｌ中のＳｔがプロセスの熱
処理により、またはさらに低温においても固相反応によ
りＳｉエピタキシャル層がＡｌとＳｉ基板の界面に成長
してコンタクト不良原因となっていた。
特に微細化にともないコンタクト窓が小さくなると、固
相エピタキシャル層による影響は大きくなる。
相エピタキシャル層による影響は大きくなる。
固相エピタキシャル層の成長を防止するために、バリア
層として高融点金属のシリサイド層をＡＩとＳｉ基板間
に介在させる方法がよく用いられるようになった。
層として高融点金属のシリサイド層をＡＩとＳｉ基板間
に介在させる方法がよく用いられるようになった。
バリア層はモリブデンシリサイド（ＭｏＳｉｘ）、タン
グステンシリサイド（ＷＳｉ、） 、チタンナイトライ
ド（ＴｉＮ）等がある。
グステンシリサイド（ＷＳｉ、） 、チタンナイトライ
ド（ＴｉＮ）等がある。
しかしバリア層をＡＩとＳｉ基板間に介在させると、例
えばＭｏＳ ｉ Ｘにおいてはデポ直後の状態は非晶質
でＭｏとＳｉ間の結合が弱いため、Ｓｉは自由になって
＾ｌ中に入り、ポリ状のＳｉ結晶を析出する。
えばＭｏＳ ｉ Ｘにおいてはデポ直後の状態は非晶質
でＭｏとＳｉ間の結合が弱いため、Ｓｉは自由になって
＾ｌ中に入り、ポリ状のＳｉ結晶を析出する。
＾１配線層中にポリＳｉ結晶が析出すると、配線層の実
効的な断面積は減るため、配線層の抵抗は上がり、八１
のマイグレーションが生じ易くなり、信頼性を著しく阻
害する。
効的な断面積は減るため、配線層の抵抗は上がり、八１
のマイグレーションが生じ易くなり、信頼性を著しく阻
害する。
従ってバリア層をＡＩとＳｉ基板間に介在させた半導体
装置のＡｔ配線層中にポリＳ１結晶が析出することによ
る信頼性の低下を防止する製造方法が望まれる。
装置のＡｔ配線層中にポリＳ１結晶が析出することによ
る信頼性の低下を防止する製造方法が望まれる。
第２図（ａｌ乃至（Ｃ）は従来例によるバリア層を有す
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
第２図（ａ）において、１はｐ型Ｓｔ基板で、フィール
ド酸化領域２によって画定された素子形成領域にＭＯＳ
トランジスタが形成される。３．４はｎ４型のソース・
ドレイン領域、５はポリＳｔ層よりなるゲート、６はＳ
ｉ０１層、７は燐珪酸ガラス（ＰＳＧ）層を表し、ここ
までは通常の工程により形成される。
ド酸化領域２によって画定された素子形成領域にＭＯＳ
トランジスタが形成される。３．４はｎ４型のソース・
ドレイン領域、５はポリＳｔ層よりなるゲート、６はＳ
ｉ０１層、７は燐珪酸ガラス（ＰＳＧ）層を表し、ここ
までは通常の工程により形成される。
つぎにバリア層８として、スパッタにより厚さ１５０〜
３００人のＭｏＳｉｘ層を基板全面に被着する。
３００人のＭｏＳｉｘ層を基板全面に被着する。
つぎに本発明者により特願昭５８−１５９５３６号明細
書に開示された方法により９００℃で１０秒間の瞬間的
なハロゲンランプによるアニールを行う。
書に開示された方法により９００℃で１０秒間の瞬間的
なハロゲンランプによるアニールを行う。
この瞬間的なアニールにより、Ａ１配線層はコンタクト
特性を低下させないで、ボ’ＪＳｉ結晶の析出を可なり
防止できる。
特性を低下させないで、ボ’ＪＳｉ結晶の析出を可なり
防止できる。
第２図（ｂ）において、配５ａ層９として、蒸着により
厚さ１００００人のＡｌＳｉ層を基板全面に被着する。
厚さ１００００人のＡｌＳｉ層を基板全面に被着する。
第２図（ｅ）において、配線層９をパターニングして素
子形成を終わる。
子形成を終わる。
上記の瞬間的なアニールにより、ポリＳｉ結晶の析出は
かなり防止できるが、Ｍｏｓ＋、がＸ＝２よりＳｉが多
くなると、結合にあずからないＳｉはやはりＡｔ配線層
中に析出する。
かなり防止できるが、Ｍｏｓ＋、がＸ＝２よりＳｉが多
くなると、結合にあずからないＳｉはやはりＡｔ配線層
中に析出する。
生産工程において、Ｘを正確に制御することは難しいた
め、このＳｉの析出を抑える対策が必要となってきた。
め、このＳｉの析出を抑える対策が必要となってきた。
上記問題点の解決は、基板上にコンタクトａ域を覆って
高融点金属のシリサイド層を被着し、該コンタクト領域
以外の該シリサイド層を除去後、配線層を形成する本発
明による半導体装置の製造方法により達成される。
高融点金属のシリサイド層を被着し、該コンタクト領域
以外の該シリサイド層を除去後、配線層を形成する本発
明による半導体装置の製造方法により達成される。
コンタクトの安定化のために必要なバリア層はコンタク
ト窓の中だけにあればよいので、必要以外のバリア層は
エツチングして除去する。
ト窓の中だけにあればよいので、必要以外のバリア層は
エツチングして除去する。
これによりＡｔ配線層中へ入り込むバリア層の過剰Ｓｔ
は激減する。従って上記の瞬間的なアニールを用いて、
Ａｔ配線層のＳｔ基板へのコンタクト特性を劣化させな
いで、Ａｔ配線層へのポリＳｉ結晶の析出をより完全に
防止できるようになる。
は激減する。従って上記の瞬間的なアニールを用いて、
Ａｔ配線層のＳｔ基板へのコンタクト特性を劣化させな
いで、Ａｔ配線層へのポリＳｉ結晶の析出をより完全に
防止できるようになる。
第１図＋ａ）乃至（Ｃ）は本発明によるバリア層を有す
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
第１図（ａ）において、１はｐ型Ｓｔ基板で、フィール
ド酸化領域２によって画定された素子形成領域にＭＯＳ
）ランジスタが形成される。３，４はソース・ドレイン
領域、５はゲート、６はＳｉＯ□層、７はＰＳＧ層を表
し、ここまでは通常の工程により形成される。
ド酸化領域２によって画定された素子形成領域にＭＯＳ
）ランジスタが形成される。３，４はソース・ドレイン
領域、５はゲート、６はＳｉＯ□層、７はＰＳＧ層を表
し、ここまでは通常の工程により形成される。
つぎにバリア層８として、スパッタにより厚さ１５０〜
３００人のＭｏＳｉ、層を基板全面に被着する。
３００人のＭｏＳｉ、層を基板全面に被着する。
つぎに通常のりソゲラフイエ程を用いてコンタクト窓以
外のバリア層８をエツチングして除去する。
外のバリア層８をエツチングして除去する。
つぎに９００℃で１０秒間の瞬間的なハロゲンランプに
よるアニールを行う。
よるアニールを行う。
第１回出）において、配線層９として、蒸着により厚さ
１ｏｏｏｏ人の＾ＩＳｉ層を基板全面に被着する。
１ｏｏｏｏ人の＾ＩＳｉ層を基板全面に被着する。
第１図（０）において、配線層９をパターニングして素
子形成を終わる。
子形成を終わる。
以上詳細に説明したように本発明によれば、ＡＩ配線層
とＳｉ基板間のコンタクト特性を低下させないで、ＡＩ
配線層中へのポリＳｔ結晶の析出を防止でき、従って半
導体装置の信頼性を向上することができる。
とＳｉ基板間のコンタクト特性を低下させないで、ＡＩ
配線層中へのポリＳｔ結晶の析出を防止でき、従って半
導体装置の信頼性を向上することができる。
第１図（ａｌ乃至（Ｃ）は本発明によるバリア層を有す
る半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至（Ｃ）は従来例によるバリア層を有する半導
体装置の製造方法を工程順に示す断面図である。 図において、 １はｐ型Ｓｔ基板、 ２はフィールド酸化領域、 ３．４はソース・ドレイン領域、 ５はゲート、 ６はＳｉＯ□層、７はＰＳＧ層、
８はバリア層、９は配線層 を示す。 一つｎり−
る半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至（Ｃ）は従来例によるバリア層を有する半導
体装置の製造方法を工程順に示す断面図である。 図において、 １はｐ型Ｓｔ基板、 ２はフィールド酸化領域、 ３．４はソース・ドレイン領域、 ５はゲート、 ６はＳｉＯ□層、７はＰＳＧ層、
８はバリア層、９は配線層 を示す。 一つｎり−
Claims (1)
- 基板上にコンタクト領域を覆って高融点金属のシリサ
イド層を被着し、該コンタクト領域以外の該シリサイド
層を除去後、配線層を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19834184A JPS6177340A (ja) | 1984-09-21 | 1984-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19834184A JPS6177340A (ja) | 1984-09-21 | 1984-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177340A true JPS6177340A (ja) | 1986-04-19 |
Family
ID=16389506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19834184A Pending JPS6177340A (ja) | 1984-09-21 | 1984-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177340A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-09-21 JP JP19834184A patent/JPS6177340A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
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