JPS617715A - Digital filter - Google Patents
Digital filterInfo
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- JPS617715A JPS617715A JP12882084A JP12882084A JPS617715A JP S617715 A JPS617715 A JP S617715A JP 12882084 A JP12882084 A JP 12882084A JP 12882084 A JP12882084 A JP 12882084A JP S617715 A JPS617715 A JP S617715A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕〕
この発明は、ディジタルフィルタ、特にディジタルビデ
オ信号のような高速のデータの信号処理に使用されるも
のに好適なディジタルフィルタに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital filter, and particularly to a digital filter suitable for use in signal processing of high-speed data such as digital video signals.
ディジタルフィルタとして、非巡回形（ＦＩＲ）ディジ
タルフィルタと巡回形ディジタルフィルタ（ＩＩＲ）と
が知られている。As digital filters, a non-recursive (FIR) digital filter and a recursive digital filter (IIR) are known.
ディジタルビデオ信号用の急峻な帯域制限フィルタ等の
用途においては、非巡回形ディジタルフィルタと比較し
てより低い次数即ちより簡単なハードウェアで所望の特
性が得られる巡回形ディジタルフィルタの実現が期待さ
れている。巡回形ディジタルフィルタは、フィードバッ
ク演算を行う必要があるため、高速論理素子を用いて構
成しなければならず、従って、消費電力が低いが、動作
速度の遅いＣＭＯ３を使用できない問題点があった。In applications such as steep band-limiting filters for digital video signals, it is expected that a cyclic digital filter can be realized that can obtain the desired characteristics with a lower order, that is, simpler hardware, compared to an acyclic digital filter. ing. Since the cyclic digital filter needs to perform feedback calculations, it must be constructed using high-speed logic elements.Therefore, although the power consumption is low, there is a problem in that the CMO3, which operates at a slow speed, cannot be used.
従って、この発明は、低消費電力の低速の論理素子によ
り、ディジタルビデオ信号のような高速データの場合で
も、フィードバック演算を可能とし、巡回形フィルタを
実現できるディジタルフィルタの提供を目的とするもの
である。Therefore, it is an object of the present invention to provide a digital filter that enables feedback calculations and realizes a cyclic filter even in the case of high-speed data such as digital video signals, using low-power, low-speed logic elements. be.
この発明は、データの加算を行う時に入力データを複数
ビット毎に区切り、この区切られた複数ビットの上位側
の複数ビ・ノド程遅延させて加算すると共に、加算器の
入力及び出力並びにキャリー伝播路の夫々にパイプライ
ンレジスタを設ける演算方式（ビットスライス・パイプ
ライン演算と称する。）を用いる。This invention divides the input data into multiple bits when adding data, and adds the input data with a delay in the upper bits of the divided multiple bits, and also controls the input and output of the adder and the carry propagation. An arithmetic method (referred to as bit slice pipeline arithmetic) is used in which a pipeline register is provided for each path.
この発明は、入力ディジタル信号をｎビ・ノド（ｎは正
の整数）毎に分割し、複数の加算器の一方の入力に上位
のｎビット群程、入力ディジタル信号のａ （ａは正
の整数）サンプリング周期遅延させて供給すると共に、
下位の加算器のキャリー出力をａサンプリング周期遅延
させて次位の加算器のキャリー入力に供給するようにな
し、各加算器の出力を所定時間遅延した後、２のべき乗
又は２のべき乗置の１の係数を乗じて加算器の他方の入
力に供給し、所望のフィルタ特性を得るようにしたディ
ジタルフィルタであって、
加算器のｎビット出力を２系統に分割し、その一方をそ
の加算器の他方の入力に供給すると共に、他方をその加
算器よりも上位又は下位の加算器の他方の入力に供給す
るようにしたことを特徴とするディジタルフィルタであ
る。In this invention, an input digital signal is divided into n bits (n is a positive integer), and the higher n bits of the input digital signal are input to one input of a plurality of adders. (integer) is supplied after delaying the sampling period, and
The carry output of the lower adder is delayed by a sampling period and supplied to the carry input of the next adder, and after delaying the output of each adder for a predetermined time, A digital filter that is multiplied by a coefficient of 1 and supplied to the other input of the adder to obtain the desired filter characteristics, and divides the n-bit output of the adder into two systems, one of which is sent to the other input of the adder. This digital filter is characterized in that it is supplied to the other input of the adder, and the other is supplied to the other input of an adder higher or lower than the adder.
以下、この発明の一実施例について図面を参照して説明
する。An embodiment of the present invention will be described below with reference to the drawings.
第１図において、１．２．３は、夫々フルアダーを示し
、これらのフルアダー１．２．３は、入力Ａ及びＢの加
算出力Ｓを発生すると共に、前段からのキャリー入力及
び次段へのキャリー出力の端子を有している。この一実
施例は、第２図に示すように、単位遅延素子２２を介さ
れた加算器２１の出力であって、係数器２３により２−
１の係数を乗じられたフィードバックデータと、入力デ
ータＸとを加算する構成のものである。この構成は、１
次のＩＩＲフィルタの構成に他ならない。In Fig. 1, 1.2.3 indicates full adders, and these full adders 1.2.3 generate an addition output S of inputs A and B, and carry input from the previous stage and a carry input to the next stage. It has a carry output terminal. In this embodiment, as shown in FIG. 2, the output of an adder 21 is passed through a unit delay element 22, and the
This configuration is such that feedback data multiplied by a coefficient of 1 and input data X are added. This configuration is 1
This is nothing but the configuration of the following IIR filter.
フルアダー１．２．３は、語長が３ｎビツトのデータ同
士の加算を行うビットスライス・パイプライン演算方式
の構成とされている。第３図は、フルアダーｌ、２．３
により構成されたビットスライス・パイプライン方式の
加算器を示し、語長が３ｎビツトの一方の入力データＸ
及び語長が３・ｎピントの他方の入力データＹの夫々が
ｎビットずつに分割される。つまり、一方の入力データ
Ｘが下位から順にＸｉ、 Ｘ２． Ｘ３に分割され、他
方の入力データＹが下位から順にＹｌ、 Ｙ２． Ｙ３
に分割される。Full Adder 1.2.3 is configured using a bit slice pipeline calculation method in which data with a word length of 3n bits are added together. Figure 3 shows full adder l, 2.3
This shows a bit-slice pipeline adder configured with one input data X with a word length of 3n bits.
and the other input data Y having a word length of 3·n pinto are each divided into n bits. That is, one input data X is Xi, X2 . X3, and the other input data Y is divided into Yl, Y2 . Y3
divided into
この入力データＸＬ Ｘ２． Ｘ３が上位のｎビット程
、遅延されて（この例では、×１より×２が１サンプリ
ング周期遅延され、ｘ２より×３が１サンプリング周期
遅延されている。）フルアダーｌ、２．３の一方の入力
端子に供給され、入力データＹｌ、 Ｙ２． Ｙ３が同
様に上位ビット群程遅延されて、フルアダー１．２．３
の他方の入力端子に供給されている。This input data XL X2. X3 is delayed by the upper n bits (in this example, x2 is delayed by one sampling period from x1, and x3 is delayed by one sampling period from x2.) One of full adder l, 2.3 are supplied to the input terminals of input data Yl, Y2. Y3 is similarly delayed as the upper bit group increases, and full adder 1.2.3
is supplied to the other input terminal of
フルアダー１．２．３の夫々の加算出力が１サンプリン
グ周期の遅延量のレジスタ１１．１，２．１３を介して
取り出される。フルアダー１のキャリー入力が０とされ
、そのキャリー出力が１サンプリング周期の遅延量のフ
リップフロップ１４を介して下位のフルアダー２のキャ
リー入力とされる。The addition outputs of the full adders 1.2.3 are taken out via registers 11.1 and 2.13 each having a delay amount of one sampling period. The carry input of the full adder 1 is set to 0, and its carry output is made the carry input of the lower full adder 2 via the flip-flop 14 with a delay of one sampling period.
フルアダー２のキャリー出力が１サンプリング周期の遅
延量のクリップフロップ１５を介して下位のフルアダー
３のキャリー入力とされる。The carry output of the full adder 2 is passed through the clip-flop 15 with a delay of one sampling period as the carry input of the lower full adder 3.
上述のｎビットスライス・パイプライン構成の加算器に
よれば、フルアダーｌ、２．３の繰り返し動作の限界で
動作させることができ、３ｎｎピット士を１個の加算器
により加算する時と比してフルアダー１．２．３として
低速度のものを使用することができる。According to the above-mentioned adder with the n-bit slice pipeline configuration, it is possible to operate the full adder at the limit of 2.3 repetitions, compared to adding 3nn pits using a single adder. A lower speed version can be used as a full adder 1.2.3.
この一実施例では、加算器の出力に２−″の係数を乗じ
てフィードバックするため、加算出力をｍビット、右に
シフトしてフルアダーの他方の入力端子に供給する。そ
のため、フルアダー１．２．３のｎビットの各出力を下
位のｍビットと上位の（ｎ −ｍン ビ・７トとに分割
し、夫々を１サンプリング周期の遅延量のレジスタＩｌ
ａ、ｌｌｂ、１２ａ、１２ｂ、１３ａ、１３ｂに供給す
る。In this embodiment, in order to multiply the output of the adder by a coefficient of 2-'' and feed it back, the addition output is shifted to the right by m bits and supplied to the other input terminal of the full adder. Divide each n-bit output of .3 into lower m bits and upper (n - m bits), and divide each output into a register Il of delay amount for one sampling period.
a, llb, 12a, 12b, 13a, 13b.
これと共にフルアダー１及び２の出力には、ｌサンプリ
ング周期のタイミングのずれがあるので、フルアダー１
の出力の上位の（ｎ−ｍ）ビットをレジスタｌｌｂから
フルアダー１の他方の入力端子の下位に供給し、フルア
ダー２の出力の下位のｍビ・ントをレジスタ１２ａを介
することなく、フルアダー１の他方の入力端子の上位に
供給する。Along with this, there is a timing difference of l sampling period between the outputs of full adders 1 and 2, so full adder 1
The upper (n-m) bits of the output of Full Adder 1 are supplied from register llb to the lower half of the other input terminal of Full Adder 1, and the lower m bits of the output of Full Adder 2 are supplied to Full Adder 1 without going through register 12a. Supplied to the upper side of the other input terminal.
同様に、フルアダー２及び３の出力には、１サンプリン
グ周期のタイミングのずれがあるので、フルアダー２の
出力の上位の（ｎ−ｍ）ビ・７トをレジスタ１２ｂから
フルアダー２の他方の入力端子の下位に供給し、フルア
ダー３の出力の下位のｍビットをレジスタ１３ａを介す
ることなく、フルアダー２の他方の入力端子の上位に供
給する。Similarly, since the outputs of full adders 2 and 3 have a timing difference of one sampling period, the upper (n-m) bits of the output of full adder 2 are transferred from the register 12b to the other input terminal of full adder 2. The lower m bits of the output of the full adder 3 are supplied to the upper half of the other input terminal of the full adder 2 without passing through the register 13a.
更に、フルアダー３の出力の上位の（ｎ−ｍ）ビットを
レジスタ１３ｂからフルアダー３の他方の入力端子の下
位にフィードバックし、この他方の入力端子の上位のｍ
ビットとして、全て０のデータを供給する。Furthermore, the upper (n-m) bits of the output of the full adder 3 are fed back from the register 13b to the lower half of the other input terminal of the full adder 3, and the upper m bits of the output of the other input terminal are fed back.
All 0 data is supplied as bits.
上述の構成によれば、各フルアダー１．２．３の出力レ
ジスタ１１ａ〜１３ｂの出力Ｓｌ、 Ｓ２． Ｓ３は、
加算器の３ｎビツトの出力に２−１Ｉを乗じて入力デー
タＸＩ、 Ｘ２． Ｘ３に加算したものとなり、第２図
と同様のフィードバック加算を行うことができる。第１
図に示すこの発明の一実施例では、右にシフトできるビ
ット数は、最大ｎビットまでである。According to the above configuration, the outputs Sl, S2. of the output registers 11a-13b of each full adder 1.2.3. S3 is
The 3n-bit output of the adder is multiplied by 2-1I to obtain input data XI, X2. It is added to X3, and the same feedback addition as in FIG. 2 can be performed. 1st
In one embodiment of the invention shown in the figure, the number of bits that can be shifted to the right is up to n bits.
第４図は、この発明の他の実施例を示す。この例は、フ
ィードバック加算を行う時の係数として、２’ （＃
≧０）の場合にこの発明を適用したものである。FIG. 4 shows another embodiment of the invention. In this example, 2'(#
This invention is applied to the case of ≧0).
第４図において、３１．３２．３３の夫々は、ｎビット
のフルアダーであり、加算出力が下位の（ｎ−＃）ビッ
トと上位のｌビットとに分割されて、出力レジスタ４１
ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂに供給さ
れ、出力レジスタ４１ｂ、４２ｂの出力がレジスタ４１
Ｇ、４２Ｃに供給される。これらのレジスタは、１サン
プリング周期の遅延を生じさせるものである。フルアダ
ー３１のキャリー出力がフリップフロップ４４を介して
フルアダー３２のキャリー入力とされ、フルアダー３２
のキャリー出力がフリ・ノブフロ・ノブ４５を介してフ
ルアダー３３のキャリー入力とされる。In FIG. 4, each of 31, 32, and 33 is a full adder of n bits, and the addition output is divided into lower (n-#) bits and upper l bits, and the output register 41
a, 41b, 42a, 42b, 43a, 43b, and the outputs of the output registers 41b, 42b are supplied to the register 41.
G, 42C. These registers provide a delay of one sampling period. The carry output of the full adder 31 is made the carry input of the full adder 32 via the flip-flop 44, and the full adder 32
The carry output of the full adder 33 is made the carry input of the full adder 33 via the free knob flow knob 45.
フルアダー３１．３２．３３の夫々の一方の入力端子に
１サンプリング周期毎に上位側はど遅延されたｎビット
の入力データｘ１、ｘ２、×３が供給される。この実施
例は、フルアダーの出力をｌビ・ノド左にシフトするの
で、フルアダーの加算出力の上位ｌビットが下位のフル
アダーの他方の入力端子の下位側に供給される。この場
合、ｎビ・ノド毎に１サンプリング周期の遅延量のずれ
があるので、レジスタ４１Ｃ１４２Ｃを介されたｌビ・
ノドが下位のフルアダーの他方の入力端子の下位側に供
給される。フルアダー３１の他方の入力端子の下位βビ
ットには、全てＯのデータが加えられている。One input terminal of each of the full adders 31, 32, and 33 is supplied with n-bit input data x1, x2, x3 whose upper side is delayed every sampling period. In this embodiment, the output of the full adder is shifted l bits to the left, so the upper l bits of the addition output of the full adder are supplied to the lower side of the other input terminal of the lower full adder. In this case, since there is a difference in the delay amount of one sampling period for each n bit node, the l bit
The node is supplied to the lower side of the other input terminal of the lower full adder. Data of all O's is added to the lower β bits of the other input terminal of the full adder 31.
また、フルアダー３１．３２．３３の他方の入力端子の
上位（ｎ−１）ビットには、出力レジスタ４１ａ、４２
ａ、４３ａからの自己の加算出力の下位（ｎ −Ａ）ビ
ットが供給される。この発明の他の実施例によれば、各
フルアダー３１．３２．３３の出力レジスタ４１ａ〜４
３ｂの出力Ｓｌ、 Ｓ２゜３３は、加算器の３ｎビツト
の出力に２１を乗じて入力データＸｉ、 Ｘ２． Ｘ３
に加算したものとなる。この他の実施例は、（ｌ≦ｎ）
の場合に限らず、（ｌ≧ｎ）の任意のｌビットのシフト
が可能である。In addition, the upper (n-1) bits of the other input terminal of the full adder 31, 32, and 33 have output registers 41a, 42
The lower (n-A) bits of the own addition output from a, 43a are supplied. According to another embodiment of the invention, the output registers 41a-4 of each full adder 31.32.33
3b's output Sl, S2.33 is the input data Xi, X2.3b obtained by multiplying the 3n-bit output of the adder by 21. X3
It will be added to. Another example is (l≦n)
It is possible to shift any l bits (l≧n), not only in the case of (l≧n).
但し、ｎビットのフルアダーの境を１個飛び越して左に
シフトする毎に、１サンプリング周期ずつ余分に遅延す
る必要がある。However, each time the n-bit full adder is skipped by one boundary and shifted to the left, it is necessary to delay it by one sampling period.
上述のように、この発明によれば、ｎビットスライス・
パイプライン加算でフィードバック加算を実現できる。As described above, according to the present invention, the n-bit slice
Feedback addition can be achieved by pipeline addition.
０ＭＯ３のフルアダーが低速であるとはいえ、サンプリ
ング周期が７０ｎｓｅｃのディジタルビデオ信号を８ビ
ットスライス或いは、１０ビットスライス程度でもって
行うパイプライン加算は、十分実用的である。Although the full adder of 0MO3 is slow, pipeline addition in which a digital video signal with a sampling period of 70 nsec is performed in 8-bit slices or 10-bit slices is sufficiently practical.
上述の実施例では、係数として２−″或いは２【といっ
た最も単純なものを用いたが、多入力の加算器により、
２のべき乗に分解できる係数を使用することができる。In the above embodiment, the simplest coefficients such as 2-'' or 2[ were used, but with a multi-input adder,
Coefficients that can be resolved into powers of two can be used.
更に、フィードバック係数が負の時は、フルアダーの入
力側に補数器を設ければ良い。Furthermore, when the feedback coefficient is negative, a complementer may be provided on the input side of the full adder.
この発明によるディジタルフィルタの第２図に示す構成
は、１次のＩＩＲフィルタの分母の構成に他ならない。The configuration of the digital filter according to the present invention shown in FIG. 2 is nothing but the denominator configuration of a first-order IIR filter.
任意のＩＩＲフィルタの伝達関数は、１次の伝達関数及
び２次の伝達関数の積に因数分解できるので、２次のＩ
Ｉ Ｒ，フィルタが構成できれば、その縦続接続によ
り全てのＩＩＲフィルタを実現できる。The transfer function of any IIR filter can be factorized into the product of a first-order transfer function and a second-order transfer function, so the second-order IIR
If IIR filters can be configured, all IIR filters can be realized by cascading them.
第５図に示すのは、ＩＩＲフィルタの２次セクションの
一例を示す。第５図において、５１．５２が加算器、５
３．５４が遅延素子、５５．５６．５７．５８が係数器
である。加算器５１及び５２が３入力の加算器となるの
で、２入力の加算器を用いた構成に変更すると、第６図
に示すものとなる。FIG. 5 shows an example of the second order section of an IIR filter. In FIG. 5, 51.52 is an adder, 5
3.54 is a delay element, and 55.56.57.58 is a coefficient multiplier. Since the adders 51 and 52 are 3-input adders, if the configuration is changed to use a 2-input adder, the configuration shown in FIG. 6 will be obtained.
即ち、第５図のＩＩＲフィルタの伝達関数の分母の伝達
関数が第６図において破線で囲んで示す回路部分６０で
実現され、その分子の伝達関数が破線で囲んで示す回路
部分７０で実現される。回路部分６０は、加算器６１．
６２、遅延素子６３．６４、係数器６５．６６で構成さ
れ、フィードバック演算を行うものであり、回路部分７
ｏは、加算器７１．７２、遅延素子７３．７４．７５、
係数器７６．７７で構成され、フィードフォワード演算
を行うものである。That is, the denominator transfer function of the transfer function of the IIR filter in FIG. 5 is realized in the circuit portion 60 shown surrounded by a broken line in FIG. 6, and the numerator transfer function is realized in the circuit portion 70 shown surrounded by the broken line. Ru. Circuit portion 60 includes adders 61 .
62, delay elements 63, 64, and coefficient multipliers 65, 66, and performs feedback calculations, and the circuit section 7
o is an adder 71.72, a delay element 73.74.75,
It is composed of coefficient multipliers 76 and 77, and performs feedforward calculations.
第６図に示すＩＩＲフィルタの入力データをＸとし、出
力データをＹとして伝達関数を求める。A transfer function is determined by setting the input data of the IIR filter shown in FIG. 6 to X and the output data to Y.
加算器６１の出力をＷとし、加算器６２の出力を■とし
、遅延素子６４の出力をＵとし、係数器６５．６６の係
数を夫々ｂ１．ｂ２とすると、次式が成立する。但し、
Ｚ −１は、単位遅延演算子である。The output of the adder 61 is W, the output of the adder 62 is ■, the output of the delay element 64 is U, and the coefficients of the coefficient multipliers 65 and 66 are b1 . When b2 is assumed, the following equation holds true. however,
Z −1 is a unit delay operator.
Ｖ＝ＷＺ−’＋ｂ Ｉ Ｚ−’Ｖ
Ｗ＝Ｘ＋ｂ ２ Ｚ−’Ｖ
、°、Ｖ／Ｘ＝Ｚ−！／（１−ｂｌＺ−”−ｂ２Ｚ−”
）また、係数器７６．７７の係数を夫々ａｌ、ａ２とす
ると、
（Ｖ＋ａ ｌ Ｚ−’Ｖ）Ｚ−”＋ＶＺ−’ａ ２＝Ｙ
、’、Ｙ／Ｖ＝Ｚ−２（１＋ａ Ｉ Ｚ−’＋ａ ２
Ｚ−”）となる。従って、伝達関数は、
Ｙ／Ｘ−（（１＋ａ Ｉ Ｚ−’＋ａ ２ Ｚ−”）
／ （１−ｂ Ｉ Ｚ−”−ｂ ２ Ｚ−２） ）
・Ｚ−’と求まる。この伝達関数は、第５図に示すＩＩ
Ｒフィルタの伝達関数に対してＺ４の項が付加されたも
のである。つまり、固定遅延が３段′増加しただけであ
り、両者は、同等のＩＩＲフィルタとして考えられる。V=WZ-'+b I Z-'V W=X+b 2 Z-'V, °, V/X=Z-! /(1-blZ-"-b2Z-"
) Also, if the coefficients of the coefficient multipliers 76 and 77 are a1 and a2, respectively, then (V+a l Z-'V)Z-"+VZ-'a 2=Y
,', Y/V=Z-2(1+a I Z-'+a 2
Therefore, the transfer function is Y/X-((1+a I Z-'+a 2 Z-")
/ (1-b I Z-”-b 2 Z-2) )
・Z-' is found. This transfer function is expressed as II shown in FIG.
The term Z4 is added to the transfer function of the R filter. In other words, the fixed delay is only increased by 3 stages, and both can be considered as equivalent IIR filters.
係数として、（ａｌ−４，ａ２＝１’／２．ｂｌ−１／
８．ｂ２＝ｘ／１６）を与えた時のＴＴＲフィルタの具
体的構成を第７図及び第８図に夫々示す。第７図は、第
６図の回路部分６０即ち上述の伝達関数の分母の項を実
現する回路構成を示し、第８図は、第６図の回路部分７
０即ち上述の伝達関数の分子の項を実現する回路構成を
示す。As a coefficient, (al-4, a2=1'/2.bl-1/
8. b2=x/16) are shown in FIGS. 7 and 8, respectively. FIG. 7 shows the circuit portion 60 of FIG. 6, that is, the circuit configuration for realizing the denominator term of the above-mentioned transfer function, and FIG. 8 shows the circuit portion 7 of FIG.
0, that is, a circuit configuration that realizes the numerator term of the above-mentioned transfer function.
第７図において、８１．８２．８３．８４は、夫々８ビ
ツトのフルアダーを示し、フルアダー８１の一方の入力
端子に語長１６ビツトの入力データＸの下位の８ビツト
ＸＬがレジスタ８５を介して供給され、フルアダー８２
の一方の入力端子に入力データＸの上位の８ビツトＸＨ
がレジスタ８６を介して供給される。フルアダー８１の
出力データがレジスタ８７を介してフルアダー８３の一
方の入力端子に供給され、フルアダー８２の出力データ
がレジスタ８８を介してフルアダー８４の一方の入力端
子に供給される。フルアダー８３の出力データがレジス
タ８９を介して回路部分６０の出力の下位８ビツトＵＬ
として取り出され、フルアダー８４の出力データがレジ
スタ９０を介して回路部分６０の出力の上位８ビツトＵ
Ｈとして取り出される。In FIG. 7, 81, 82, 83, and 84 each indicate an 8-bit full adder, and the lower 8 bits XL of input data Supplied, full adder 82
The upper 8 bits of input data X are input to one input terminal of
is provided via register 86. Output data of full adder 81 is supplied to one input terminal of full adder 83 via register 87, and output data of full adder 82 is supplied to one input terminal of full adder 84 via register 88. The output data of the full adder 83 is passed through the register 89 to the lower 8 bits UL of the output of the circuit section 60.
The output data of the full adder 84 is sent to the upper 8 bits U of the output of the circuit section 60 via the register 90.
It is extracted as H.
フルアダー８１及び８２により、加算器６１が構成され
、フルアダー８３及び８４により加算器６２が構成され
ている。レジスタ８７及び８８は、遅延素子６３と対応
し、レジスタ８９及び９０は、遅延素子６４と対応して
いる。The full adders 81 and 82 constitute an adder 61, and the full adders 83 and 84 constitute an adder 62. Registers 87 and 88 correspond to delay element 63, and registers 89 and 90 correspond to delay element 64.
（ｂｌ＝１／８）としているので、レジスタ８９及び９
０の上位５ビツトがフルアダー８３及び８４の他方の入
力端子の下位５ビツトにフィードバンクされる。フルア
ダー８３の他方の入力端子の上位３ビツトにフルアダー
８４の出力の下位３ビツトのデータが供給され、フルア
ダー８４の他方の入力端子の上位３ビツトに０のデータ
が供給され、右に３ビツトシフトされた遅延出力とレジ
スタ８７及び８８の出力との加算がフルアダーＢ３及び
８４によりなされる。(bl=1/8), registers 89 and 9
The upper 5 bits of 0 are feedbanked to the lower 5 bits of the other input terminals of full adders 83 and 84. The data of the lower three bits of the output of the full adder 84 is supplied to the upper three bits of the other input terminal of the full adder 83, the data of 0 is supplied to the upper three bits of the other input terminal of the full adder 84, and the data is shifted three bits to the right. The delayed output and the output of registers 87 and 88 are added by full adders B3 and 84.
（ｂ、２＝１／１６）としているので、レジスタ８９及
び９０の上位４ビツトがフルアダー８１及び８２の他方
の入力端子の下位４ビツトに夫々フィードバックされる
。フルアダー８１の他方の入力端子の上位４ビツトにフ
ルアダー８４の出力の下位４ピツトメデータが供給され
、フルアダー８２の他方の入力端子の上位４ビツトにＯ
のデータが供給され、右に４ビツトシフトされた遅延出
力とレジスタ８５及び８６の出力との加算がフルアダー
８１及び８２によりなされる。(b, 2=1/16), the upper 4 bits of registers 89 and 90 are fed back to the lower 4 bits of the other input terminals of full adders 81 and 82, respectively. The lower four bits of the output of the full adder 84 are supplied to the upper four bits of the other input terminal of the full adder 81, and the upper four bits of the other input terminal of the full adder 82 are supplied with the lower four bits of the output of the full adder 84.
Full adders 81 and 82 add the delayed output shifted 4 bits to the right and the outputs of registers 85 and 86.
上述の回路部分６０の出力データＵＬ、ＵＨが第８図に
示す回路部分７０に入力される。第８図において、９１
．９２．９３．９４は、夫々８ビツトのフルアダーを示
し、フルアダー９１の一方の入力端子に語長１６ビソト
のデータＵの下位の８ビツトＵＬがレジスタ９５を介し
て供給され、フルアダー９２の一方の入力端子にデータ
Ｕの上位の８ビツトＵＨがレジスタ９Ｇを介して供給さ
れる。フルアダー９１の出力データがレジスタ９７を介
してフルアダー９３の一方の入力端子に供給され、フル
アダー９２の出力データがレジスタ９８を介してフルア
ダー９４の一方の入力端子に供給される。フルアダー９
３の出力データがＩＩＲフィルタの出力Ｙの下位８ビツ
トＹＬとして取り出され、フルアダー９４の出力データ
がＩＩＲフィルタの出力Ｙの上位８ピッ１−Ｙｌ（とじ
て取り出される。The output data UL and UH of the circuit section 60 described above are input to the circuit section 70 shown in FIG. In Figure 8, 91
．． 92, 93, and 94 each indicate an 8-bit full adder, in which the lower 8 bits UL of data U with a word length of 16 bits are supplied to one input terminal of the full adder 91 via the register 95, and one input terminal of the full adder 92 The upper 8 bits UH of data U are supplied to the input terminal via register 9G. Output data of full adder 91 is supplied to one input terminal of full adder 93 via register 97, and output data of full adder 92 is supplied to one input terminal of full adder 94 via register 98. full adder 9
The output data of 3 is taken out as the lower 8 bits YL of the output Y of the IIR filter, and the output data of the full adder 94 is taken out as the upper 8 bits 1-Yl of the output Y of the IIR filter.
フルアダー９１及び９２により、加算器７１が構成され
、フルアダー９３及び９４により加算器７２が構成され
ている。レジスタ９５及び９６は、遅延素子７３と対応
し、レジスタ９７及び９８は、遅延素子７５と対応して
いる。Full adders 91 and 92 constitute an adder 71, and full adders 93 and 94 constitute an adder 72. Registers 95 and 96 correspond to delay element 73, and registers 97 and 98 correspond to delay element 75.
（ａｌ＝１＞としているので、前段からのデータＵＬ、
ＵＨがフルアダー９１及び９２の他方の入力端子に供給
され、レジスタ９５．９６の遅延出力とデータＵＬ、Ｕ
’Ｈとの加算がフルアダー９１及び９２によりなされる
。(Since al=1>, the data UL from the previous stage,
UH is supplied to the other input terminals of full adders 91 and 92, and the delayed outputs of registers 95 and 96 and data UL and U
'H is added by full adders 91 and 92.
（ａ２−１／２）としているので、レジスタ・９７の出
力と右に１ビツトシフトされたレジスタ９５の出力とが
フルアダー９３により加算される。(a2-1/2), the full adder 93 adds the output of the register 97 and the output of the register 95 shifted one bit to the right.
この場合、遅延素子７４と対応する２段のレジスタ９９
及び１００を介してレジスタ９５の出力の上位７ビソト
がフルアダーの他方の入力端子の下位７ビソトに供給さ
れる。フルアダー９３の最上位ビットには、レジスタ９
６の出力の最下位ビットがフリップフロップ１０１を介
して供給される。In this case, a two-stage register 99 corresponding to the delay element 74
and 100, the upper 7 bits of the output of the register 95 are supplied to the lower 7 bits of the other input terminal of the full adder. The most significant bit of the full adder 93 contains register 9.
The least significant bit of the output of 6 is provided via flip-flop 101.
１段のフリップフロップ１０１で良いのは、入力される
データＵＬ及びＵＨ間に１段の遅延量の差があるからで
ある。同様に、レジスタ９８の出力と右に１ビツトシフ
トされると共にレジスタ１０２及び１０３を介されたレ
ジスタ９６の出力とがフルアダー９４により加算される
。フルアダー９４の他方の入力端子の最上位ビットには
、０のビットを供給すれば良い。The reason why one stage of flip-flop 101 is sufficient is because there is a delay amount difference of one stage between the input data UL and UH. Similarly, the output of register 98 and the output of register 96 which has been shifted one bit to the right and passed through registers 102 and 103 are added by full adder 94. A 0 bit may be supplied to the most significant bit of the other input terminal of the full adder 94.
この発明によれば、ビットスライス・パイプライン演算
を用いてフィードバンク演算を行うことにより、比較的
低速であるが、ＣＭＯ３等の低消費電力の素子によりデ
ィジタルフィルタを構成することが可能とできる。According to this invention, by performing a feedbank operation using a bit slice pipeline operation, it is possible to configure a digital filter using a relatively slow but low power consumption element such as a CMO3.
第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の説明に用いるブロック図
、第４図はこの発明の他の実施例のブロック図、第５図
及び第６図はこの発明を適用することができるＩＩＲフ
ィルタの一例の説明に用いるブロック図、第７図及び第
８図はこの発明を第７図に示すＩＩＲ’フィルタに通用
した場合の構成を示すブロック図である。FIG. 1 is a block diagram of an embodiment of this invention, FIGS. 2 and 3 are block diagrams used to explain one embodiment of this invention, and FIG. 4 is a block diagram of another embodiment of this invention. 5 and 6 are block diagrams used to explain an example of an IIR filter to which this invention can be applied, and FIGS. 7 and 8 show a case where this invention is applied to the IIR' filter shown in FIG. 7. FIG. 2 is a block diagram showing the configuration of FIG.
Claims (1)
割し、複数の加算器の一方の入力に上位のｎビット群程
、上記入力ディジタル信号のａ（ａは正の整数）サンプ
リング周期遅延させて供給すると共に、下位の加算器の
キャリー出力を上記ａサンプリング周期遅延させて次位
の加算器のキャリー入力に供給するようになし、上記各
加算器の出力を所定時間遅延した後、２のべき乗又は２
のべき乗分の１の係数を乗じて上記加算器の他方の入力
に供給し、所望のフィルタ特性を得るようにしたディジ
タルフィルタであって、 上記加算器のｎビット出力を２系統に分割し、その一方
をその加算器の上記他方の入力に供給すると共に、他方
をその加算器よりも上位又は下位の加算器の上記他方の
入力に供給するようにしたことを特徴とするディジタル
フィルタ。[Claims] The input digital signal is divided into n bits (n is a positive integer), and the higher n bits of the input digital signal are input to one input of a plurality of adders (a is a positive integer). (an integer of )), the carry output of the lower adder is delayed by the sampling period a and is supplied to the carry input of the next adder, and the output of each adder is After a time delay, a power of 2 or 2
A digital filter that is multiplied by a coefficient of 1 to a power of 1 and supplied to the other input of the adder to obtain desired filter characteristics, the n-bit output of the adder being divided into two systems, A digital filter characterized in that one of the filters is supplied to the other input of the adder, and the other is supplied to the other input of an adder higher or lower than the adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128820A JPH0666638B2 (en) | 1984-06-22 | 1984-06-22 | Digital Filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128820A JPH0666638B2 (en) | 1984-06-22 | 1984-06-22 | Digital Filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617715A true JPS617715A (en) | 1986-01-14 |
| JPH0666638B2 JPH0666638B2 (en) | 1994-08-24 |
Family
ID=14994219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128820A Expired - Lifetime JPH0666638B2 (en) | 1984-06-22 | 1984-06-22 | Digital Filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666638B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338332A (en) * | 1986-07-30 | 1988-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | Signal processing with word slicing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162120A (en) * | 1982-03-23 | 1983-09-26 | Toshiba Corp | Transversal filter |
| JPS5922427A (en) * | 1982-07-28 | 1984-02-04 | Anritsu Corp | Accumulator |
-
1984
- 1984-06-22 JP JP59128820A patent/JPH0666638B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162120A (en) * | 1982-03-23 | 1983-09-26 | Toshiba Corp | Transversal filter |
| JPS5922427A (en) * | 1982-07-28 | 1984-02-04 | Anritsu Corp | Accumulator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338332A (en) * | 1986-07-30 | 1988-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | Signal processing with word slicing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666638B2 (en) | 1994-08-24 |
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