JPH0666638B2 - Digital Filter - Google Patents
Digital FilterInfo
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- JPH0666638B2 JPH0666638B2 JP59128820A JP12882084A JPH0666638B2 JP H0666638 B2 JPH0666638 B2 JP H0666638B2 JP 59128820 A JP59128820 A JP 59128820A JP 12882084 A JP12882084 A JP 12882084A JP H0666638 B2 JPH0666638 B2 JP H0666638B2
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- bits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕〕 この発明は、ディジタルフィルタ、特にディジタルビデ
オ信号のような高速のデータの信号処理に使用されるも
のに好適なディジタルフィルタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital filter, and more particularly to a digital filter suitable for use in signal processing of high speed data such as digital video signals.
ディジタルフィルタとして、非巡回形（FIR）ディジタ
ルフィルタと巡回形ディジタルフィルタ（IIR）とが知
られている。Non-recursive (FIR) digital filters and recursive digital filters (IIR) are known as digital filters.
ディジタルビデオ信号用の急峻な帯域制限フィルタ等の
用途においては、非巡回形ディジタルフィルタと比較し
てより低い次数即ちより簡単なハードウエアで所望の特
性が得られる巡回形ディジタルフィルタの実現が期待さ
れている。巡回形ディジタルフィルタは、フィードバッ
ク演算を行う必要があるため、高速論理素子を用いて構
成しなければならず、従って、消費電力が低いが、動作
速度の遅いCMOSを使用できない問題点があった。In applications such as steep band limiting filters for digital video signals, it is expected to realize a cyclic digital filter that can obtain desired characteristics with a lower order, that is, with simpler hardware, as compared with a non-cyclic digital filter. ing. Since the recursive digital filter needs to perform a feedback operation, it has to be configured by using a high-speed logic element. Therefore, although the power consumption is low, there is a problem that a CMOS having a slow operation speed cannot be used.
従って、この発明は、低消費電力の低速の論理素子によ
り、ディジタルビデオ信号のような高速データの場合で
も、フィードバック演算を可能とし、巡回形フィルタを
実現できるディジタルフィルタの提供を目的とするもの
である。Therefore, it is an object of the present invention to provide a digital filter that enables a feedback calculation even in the case of high-speed data such as a digital video signal by a low-power-consumption low-speed logic element and can realize a recursive filter. is there.
この発明は、データの加算を行う時に入力データを複数
ビット毎に区切り、この区切られた複数ビットの上位側
の複数ビット程遅延させて加算すると共に、加算器の入
力及び出力並びにキャリー伝播路の夫々にパイプライン
レジスタを設ける演算方式（ビットスライス・パイプラ
イン演算と称する。）を用いる。According to the present invention, when data is added, input data is divided into a plurality of bits, and the upper bits of the divided plurality of bits are delayed and added, and the input and output of the adder and the carry propagation path are added. An operation method (called a bit slice pipeline operation) in which a pipeline register is provided for each is used.
この発明は、入力ディジタル信号をｎビット（ｎは正の
整数）毎に分割し、複数の加算器の一方の入力に上位の
ｎビット群程、入力ディジタル信号のａ（ａは正の整
数）サンプリング周期遅延させて供給すると共に、下位
の加算器のキャリー出力をａサンプリング周期遅延させ
て次位の加算器のキャリー入力に供給するようになし、
各加算器の出力を所定時間遅延した後、２のべき乗又は
２のべき乗分の１の係数を乗じて加算器の他方の入力に
供給し、所望のフィルタ特性を得るようにしたディジタ
ルフィルタであって、 加算器のｎビット出力を２系統に分割し、その一方をそ
の加算器の他方の入力に供給すると共に、他方をその加
算器よりも上位又は下位の加算器の他方の入力に供給す
るようにしたことを特徴とするディジタルフィルタであ
る。According to the present invention, an input digital signal is divided into n bits (n is a positive integer), and a higher n-bit group is input to one input of a plurality of adders, a (a is a positive integer) of the input digital signal. In addition to delaying the sampling period for supply, the carry output of the lower adder is delayed for a sampling period and supplied to the carry input of the next-order adder.
A digital filter in which the output of each adder is delayed by a predetermined time and then multiplied by a power of 2 or by a coefficient of a power of 2 and supplied to the other input of the adder to obtain a desired filter characteristic. The n-bit output of the adder is divided into two systems, one of which is supplied to the other input of the adder, and the other is supplied to the other input of the adder higher or lower than the adder. This is a digital filter characterized by doing so.
〔実施例〕 以下、この発明の一実施例について図面を参照して説明
する。[Embodiment] An embodiment of the present invention will be described below with reference to the drawings.
第１図において、１、２、３は、夫々フルアダーを示
し、これらのフルアダー１、２、３は、入力Ａ及びＢの
加算出力Ｓを発生すると共に、前段からのキャリー入力
及び次段へのキャリー出力の端子を有している。この一
実施例は、第２図に示すように、単位遅延素子22を介さ
れた加算器21の出力であって、係数器23により2-mの係
数を乗じられたフィードバックデータと、入力データＸ
とを加算する構成のものである。この構成は、１次のII
Rフィルタの構成に他ならない。In FIG. 1, reference numerals 1, 2 and 3 denote full adders, respectively. These full adders 1, 2, and 3 generate a summed output S of inputs A and B, and carry input from the previous stage and to the next stage. It has a carry output terminal. In this embodiment, as shown in FIG. 2, the output of the adder 21 via the unit delay element 22, the feedback data multiplied by the coefficient of 2 − m by the coefficient unit 23, and the input data X
This is a configuration for adding and. This configuration is the primary II
It is nothing but the configuration of the R filter.
フルアダー１、２、３は、語長が3nビットのデータ同士
の加算を行うビットスライス・パイプライン演算方式の
構成とされている。第３図は、フルアダー１、２、３に
より構成されたビットスライス・パイプライン方式の加
算器を示し、語長が3nビットの一方の入力データＸ及び
語長が3nビットの他方の入力データＹの夫々がｎビット
ずつに分割される。つまり、一方の入力データＸが下位
から順にX1,X2,X3に分割され、他方の入力データＹが下
位から順にY1,Y2,Y3に分割される。The full adders 1, 2, and 3 have a configuration of a bit slice pipeline operation method that adds data having a word length of 3n bits. FIG. 3 shows a bit-slice pipeline type adder composed of full adders 1, 2, and 3, and one input data X having a word length of 3n bits and the other input data Y having a word length of 3n bits. Are divided into n bits each. That is, one input data X is divided into X1, X2, and X3 from the lower order, and the other input data Y is divided into Y1, Y2, and Y3 from the lower order.
この入力データX1,X2,X3が上位のｎビット程、遅延され
て（この例では、X1よりX2が１サンプリング周期遅延さ
れ、X2よりX3が１サンプリング周期遅延されている。）
フルアダー１、２、３の一方の入力端子に供給され、入
力データY1,Y2,Y3が同様に上位ビット群程遅延されて、
フルアダー１、２、３の他方の入力端子に供給されてい
る。フルアダー１、２、３の夫々の加算出力が１サンプ
リング周期の遅延量のレジスタ11、12、13を介して取り
出される。フルアダー１のキャリー入力が０とされ、そ
のキャリー出力が１サンプリング周期の遅延量のフリッ
プフロップ14を介して下位のフルアダー２のキャリー入
力とされる。フルアダー２のキャリー出力が１サンプリ
ング周期の遅延量のフリップフロップ15を介して下位の
フルアダー３のキャリー入力とされる。The input data X1, X2, and X3 are delayed by higher n bits (in this example, X2 is delayed by 1 sampling period and X2 is delayed by 1 sampling period).
It is supplied to one of the input terminals of full adders 1, 2, and 3, and the input data Y1, Y2, and Y3 are similarly delayed by the higher bit group,
It is supplied to the other input terminals of the full adders 1, 2, and 3. The addition outputs of the full adders 1, 2, and 3 are taken out via the delay amount registers 11, 12 and 13 of one sampling period. The carry input of the full adder 1 is set to 0, and the carry output is set to the carry input of the lower full adder 2 via the flip-flop 14 having a delay amount of one sampling period. The carry output of the full adder 2 is used as the carry input of the lower full adder 3 via the flip-flop 15 having the delay amount of one sampling period.
上述のｎビットスライス・パイプライン構成の加算器に
よれば、フルアダー１、２、３の繰り返し動作の限界で
動作させることができ、3nビット同士を１個の加算器に
より加算する時と比してフルアダー１、２、３として低
速度のものを使用することができる。According to the adder of the n-bit slice pipeline configuration described above, it is possible to operate at the limit of the repeated operation of the full adders 1, 2, and 3, and in comparison with the case where 3n bits are added by one adder. Thus, low-speed full adders 1, 2, and 3 can be used.
この一実施例では、加算器の出力に2-mの係数を乗じて
フィードバックするため、加算出力をｍビット、右にシ
フトしてフルアダーの他方の入力端子に供給する。その
ため、フルアダー１、２、３のｎビットの各出力を下位
のｍビットと上位の（ｎ−ｍ）ビットとに分割し、夫々
を１サンプリング周期の遅延量のレジスタ11a,11b,12a,
12b,13a,13bに供給する。In this embodiment, 2 to the output of the adder - for feedback by multiplying the coefficients of m, supplied to the other input terminal of the full adder by shifting the added output m bits to the right. Therefore, each n-bit output of full adders 1, 2, and 3 is divided into a lower m bit and an upper (n−m) bit, and each of them is registered with a delay amount register 11a, 11b, 12a, of one sampling period.
Supply to 12b, 13a, 13b.
これと共にフルアダー１及び２の出力には、１サンプリ
ング周期の遅タイミングのずれがあるので、フルアダー
１の出力の上位の（ｎ−ｍ）ビットをレジスタ11bから
フルアダー１の他方の入力端子の下位に供給し、フルア
ダー２の出力の下位のｍビットをレジスタ12aを介する
ことなく、フルアダー１の他方の入力端子の上位に供給
する。同様に、フルアダー２及び３の出力には、１サン
プリング周期のタイミングのずれがあるので、フルアダ
ー２の出力の上位の（ｎ−ｍ）ビットをレジスタ12bか
らフルアダー２の他方の入力端子の下位に供給し、フル
アダー３の出力の下位のｍビットをレジスタ13aを介す
ることなく、フルアダー２の他方の入力端子の上位に供
給する。更に、フルアダー３の出力の上位の（ｎ−ｍ）
ビットをレジスタ13bからフルアダー３の他方の入力端
子の下位にフィードバックし、この他方の入力端子の上
位のｍビットとして、全て０のデータを供給する。At the same time, since the outputs of the full adders 1 and 2 have a delay timing of one sampling period, the upper (nm) bits of the output of the full adder 1 are transferred from the register 11b to the lower side of the other input terminal of the full adder 1. The lower m bits of the output of the full adder 2 are supplied to the upper side of the other input terminal of the full adder 1 without passing through the register 12a. Similarly, since the outputs of the full adders 2 and 3 have a timing difference of one sampling period, the upper (nm) bits of the output of the full adder 2 are transferred from the register 12b to the lower side of the other input terminal of the full adder 2. The lower m bits of the output of the full adder 3 are supplied to the upper side of the other input terminal of the full adder 2 without passing through the register 13a. Furthermore, the higher (nm) output of the full adder 3
Bits are fed back from the register 13b to the lower side of the other input terminal of the full adder 3, and all zero data is supplied as the upper m bits of the other input terminal.
上述の構成によれば、各フルアダー１、２、３の出力レ
ジスタ11a〜13bの出力S1,S2,S3は、加算器の3nビットの
出力に2-mを乗じて入力データX1,X2,X3に加算したもの
となり、第２図と同様のフィードバック加算を行うこと
ができる。第１図に示すこの発明の一実施例では、右に
シフトできるビット数は、最大ｎビットまでである。According to the above configuration, the outputs S1, S2, S3 of the output registers 11a to 13b of each full adder 1, 2, 3 are input data X1, X2, X3 by multiplying the 3n-bit output of the adder by 2 - m. Therefore, the same feedback addition as in FIG. 2 can be performed. In the embodiment of the present invention shown in FIG. 1, the number of bits that can be shifted to the right is up to n bits.
第４図は、この発明の他の実施例を示す。この例は、フ
ィードバック加算を行う時の係数として、2L（ｌ≧０）
の場合にこの発明を適用したものである。FIG. 4 shows another embodiment of the present invention. In this example, as a coefficient for performing feedback addition, 2 L (l ≧ 0)
In this case, the present invention is applied.
第４図において、31、32、33の夫々は、ｎビットのフル
アダーであり、加算出力が下位の（ｎ−ｌ）ビットと上
位のｌビットとに分割されて、出力レジスタ41a,41b,42
a,42b,43a,43bに供給され、出力レジスタ41b,42bの出力
がレジスタ41c,42cに供給される。これらのレジスタ
は、１サンプリング周期の遅延を生じさせるものであ
る。フルアダー31のキャリー出力がフリップフロップ44
を介してフルアダー32のキャリー入力とされ、フルアダ
ー32のキャリー出力がフリップフロップ45を介してフル
アダー33のキャリー入力とされる。In FIG. 4, 31, 32, and 33 are n-bit full adders, and the addition output is divided into lower (n-1) bits and upper 1 bits, and output registers 41a, 41b, 42
a, 42b, 43a, 43b, and the outputs of the output registers 41b, 42b are supplied to the registers 41c, 42c. These registers cause a delay of one sampling period. Carry output of full adder 31 is flip-flop 44
The carry output of the full adder 32 is made to be via the input terminal, and the carry output of the full adder 32 is made to be the carry input of the full adder 33 via the flip-flop 45.
フルアダー31、32、33の夫々の一方の入力端子に１サン
プリング周期毎に上位側ほど遅延されたｎビットの入力
データX1、X2、X3が供給される。この実施例は、フルア
ダーの出力をｌビット左にシフトするので、フルアダー
の加算出力の上位ｌビットが下位のフルアダーの他方の
入力端子の下位側に供給される。この場合、ｎビット毎
に１サンプリング周期の遅延量のずれがあるので、レジ
スタ41c、42cを介されたｌビットが下位のフルアダーの
他方の入力端子の下位側に供給される。フルアダー31の
他方の入力端子の下位ｌビットには、全て０のデータが
加えられている。The n-bit input data X1, X2, and X3 delayed by the higher order for each sampling period are supplied to one input terminal of each of the full adders 31, 32, and 33. In this embodiment, since the output of the full adder is shifted to the left by 1 bit, the upper 1 bit of the addition output of the full adder is supplied to the lower side of the other input terminal of the lower full adder. In this case, since there is a deviation in the delay amount of one sampling cycle for every n bits, 1 bit via the registers 41c and 42c is supplied to the lower side of the other input terminal of the lower full adder. Data of all 0s is added to the lower 1 bit of the other input terminal of the full adder 31.
また、フルアダー31、32、33の他方の入力端子の上位
（ｎ−ｌ）ビットには、出力レジスタ41a,42a,43aから
の自己の加算出力の下位（ｎ−ｌ）ビットが供給され
る。この発明の他の実施例によれば、各フルアダー31、
32、33の出力レジスタ41a〜43bの出力S1,S2,S3は、加算
器の3nビットの出力に2Lを乗じて入力データX1,X2,X3に
加算したものとなる。この他の実施例は、（ｌ≦ｎ）の
場合に限らず、（ｌ≧ｎ）の任意のｌビットのシフトが
可能である。但し、ｎビットのフルアダーの境を１個飛
び越して左にシフトする毎に、１サンプリング周期ずつ
余分に遅延する必要がある。Further, the lower (n-1) bits of its own addition output from the output registers 41a, 42a, 43a are supplied to the upper (n-1) bits of the other input terminals of the full adders 31, 32, 33. According to another embodiment of the present invention, each full adder 31,
The outputs S1, S2, S3 of the output registers 41a-43b of 32, 33 are the 3n-bit output of the adder multiplied by 2 L and added to the input data X1, X2, X3. This other embodiment is not limited to the case of (l ≦ n), and can shift any l bit of (l ≧ n). However, it is necessary to extra delay by one sampling cycle each time one n-bit full adder boundary is skipped and shifted to the left.
上述のように、この発明によれば、ｎビットスライス・
パイプライン加算でフィードバック加算を実現できる。
CMOSのフルアダーが低速であるとはいえ、サンプリング
周期が70nsecのディジタルビデオ信号を８ビットスライ
ス或いは、10ビットスライス程度でもって行うパイプラ
イン加算は、十分実用的である。As described above, according to the present invention, an n-bit slice
Feedback addition can be realized by pipeline addition.
Although the CMOS full adder is slow, pipeline addition for performing a digital video signal with a sampling period of 70 nsec with about 8 bit slices or about 10 bit slices is sufficiently practical.
上述の実施例では、係数として2-m或いは2Lといった最
も単純なものを用いたが、多入力の加算器により、２の
べき乗に分解できる係数を使用することができる。更
に、フィードバック係数が負の時は、フルアダーの入力
側に補数器を設ければ良い。In the described embodiment, 2 as the coefficient - m or was used simplest such 2 L, a multi-input adder can be used coefficient can be decomposed to a power of 2. Further, when the feedback coefficient is negative, a complementer may be provided on the input side of the full adder.
この発明によるディジタルフィルタの第２図に示す構成
は、１次のIIRフィルタの分母の構成に他ならない。任
意のIIRフィルタの伝達関数は、１次の伝達関数及び２
次の伝達関数の積に因数分解できるので、２次のIIRフ
ィルタが構成できれば、その縦続接続により全てのIIR
フィルタを実現できる。The structure shown in FIG. 2 of the digital filter according to the present invention is nothing but the structure of the denominator of the first-order IIR filter. The transfer function of an arbitrary IIR filter is the transfer function of the first order and 2
Since it can be factored into the product of the following transfer functions, if a second-order IIR filter can be constructed, all IIR filters can be connected in cascade.
A filter can be realized.
第５図に示すのは、IIRフィルタの２次セクションの一
例を示す。第５図において、51、52が加算器、53、54が
遅延素子、55、56、57、58が係数器である。加算器51及
び52が３入力の加算器となるので、２入力の加算器を用
いた構成に変更すると、第６図に示すものとなる。Shown in FIG. 5 is an example of a second order section of an IIR filter. In FIG. 5, 51 and 52 are adders, 53 and 54 are delay elements, and 55, 56, 57 and 58 are coefficient multipliers. Since the adders 51 and 52 are three-input adders, if the configuration is changed to a two-input adder, the one shown in FIG. 6 is obtained.
即ち、第５図のIIRフィルタの伝達関数の分母の伝達関
数が第６図において破線で囲んで示す回路部分60で実現
され、その分子の伝達関数が破線で囲んで示す回路部分
70で実現される。回路部分60は、加算器61、62、遅延素
子63、64、係数器65、66で構成され、フィードバック演
算を行うものであり、回路部分70は、加算器71、72、遅
延素子73、74、75、係数器76、77で構成され、フィード
フォワード演算を行うものである。That is, the transfer function of the denominator of the transfer function of the IIR filter in FIG. 5 is realized by the circuit portion 60 surrounded by the broken line in FIG. 6, and the transfer function of the numerator is the circuit portion surrounded by the broken line.
Realized at 70. The circuit portion 60 is composed of adders 61 and 62, delay elements 63 and 64, and coefficient units 65 and 66, and performs feedback calculation. The circuit portion 70 includes adders 71 and 72 and delay elements 73 and 74. , 75, and coefficient units 76 and 77, which perform feedforward calculation.
第６図に示すIIRフィルタの入力データをＸとし、出力
データをＹとして伝達関数を求める。加算器61の出力を
Ｗとし、加算器62の出力をＶとし、遅延素子64の出力を
Ｕとし、係数器65、66の係数を夫々b1,b2とすると、次
式が成立する。但し、Z-1は、単位遅延演算子である。The transfer function is obtained by setting the input data of the IIR filter shown in FIG. 6 as X and the output data as Y. When the output of the adder 61 is W, the output of the adder 62 is V, the output of the delay element 64 is U, and the coefficients of the coefficient multipliers 65 and 66 are b1 and b2, respectively, the following equation is established. However, Z −1 is a unit delay operator.
Ｖ＝WZ-1＋b1Z-1V Ｗ＝Ｘ＋b2Z-1V ∴Ｖ／Ｘ＝Z-1／（１−b1Z-1−b2Z-2） また、係数器76、77の係数を夫々a1,a2とすると、 （Ｖ＋a1Z-1V）Z-2＋VZ-4a2＝Ｙ ∴Ｙ／Ｖ＝Z-2（１＋a1Z-1＋a2Z-2） となる。従って、伝達関数は、 Ｙ／Ｘ＝〔（１＋a1Z-1＋a2Z-2）／（１ −b1Z-1−b2Z-2）〕・Z-3 と求まる。この伝達関数は、第５図に示すIIRフィルタ
の伝達関数に対してZ-3の項が付加されたものである。
つまり、固定遅延が３段増加しただけであり、両者は、
同等のIIRフィルタとして考えられる。V = WZ -1 + b1Z -1 V W = X + b2Z -1 V ∴V / X = Z -1 / (1-b1Z -1 -b2Z -2 ) Also, the coefficients of coefficient units 76 and 77 are a1 and a2, respectively. Then, (V + a1Z -1 V) Z -2 + VZ -4 a2 = Y ∴Y / V = Z -2 (1 + a1Z -1 + a2Z -2 ). Therefore, the transfer function is obtained as follows: Y / X = [(1 + a1Z- 1 + a2Z- 2 ) / (1-b1Z- 1- b2Z- 2 )]. Z- 3 . This transfer function is obtained by adding the term Z -3 to the transfer function of the IIR filter shown in FIG.
In other words, the fixed delay is only increased by 3 steps, and both
Considered as an equivalent IIR filter.
係数として、（a1＝1,a2＝１／2,b1＝１／8,b2＝１／1
6）を与えた時のIIRフィルタの具体的構成を第７図及び
第８図に夫々示す。第７図は、第６図の回路部分60即ち
上述の伝達関数の分母の項を実現する回路構成を示し、
第８図は、第６図の回路部分70即ち上述の伝達関数の分
子の項を実現する回路構成を示す。As coefficients, (a1 = 1, a2 = 1/2, b1 = 1/8, b2 = 1/1
Specific configurations of the IIR filter when 6) is given are shown in FIGS. 7 and 8, respectively. FIG. 7 shows a circuit structure for realizing the circuit portion 60 of FIG. 6, that is, the term of the denominator of the above-mentioned transfer function,
FIG. 8 shows a circuit configuration for realizing the circuit portion 70 of FIG. 6, that is, the numerator term of the transfer function described above.
第７図において、81、82、83、84は、夫々８ビットのフ
ルアダーを示し、フルアダー81の一方の入力端子に語長
16ビットの入力データＸの下位の８ビットXLがレジスタ
85を介して供給され、フルアダー82の一方の入力端子に
入力データＸの上位の８ビットXHがレジスタ86を介して
供給される。フルアダー81の出力データがレジスタ87を
介してフルアダー83の一方の入力端子に供給され、フル
アダー82の出力データがレジスタ88を介してフルアダー
84の一方の入力端子に供給される。フルアダー83の出力
データがレジスタ89を介して回路部分60の出力の下位８
ビットULとして取り出され、フルアダー84の出力データ
がレジスタ90を介して回路部分60の出力の上位８ビット
UHとして取り出される。In FIG. 7, 81, 82, 83, and 84 respectively represent 8-bit full adders, and one input terminal of the full adder 81 has a word length.
The lower 8-bit XL of 16-bit input data X is a register
The high-order 8 bits XH of the input data X are supplied to one input terminal of the full adder 82 via the register 86. The output data of the full adder 81 is supplied to one input terminal of the full adder 83 via the register 87, and the output data of the full adder 82 is supplied to the full adder via the register 88.
It is supplied to one input terminal of 84. The output data of the full adder 83 is transferred to the lower 8 of the output of the circuit part 60 via the register 89.
The output data of the full adder 84, which is taken out as the bit UL, is output through the register 90 and the upper 8 bits of the output of the circuit part 60.
It is taken out as UH.
フルアダー81及び82により、加算器61が構成され、フル
アダー83及び84により加算器62が構成されている。レジ
スタ87及び88は、遅延素子63と対応し、レジスタ89及び
90は、遅延素子64と対応している。The full adders 81 and 82 form an adder 61, and the full adders 83 and 84 form an adder 62. Registers 87 and 88 correspond to the delay element 63, and register 89 and
90 corresponds to the delay element 64.
（b1＝１／８）としているので、レジスタ89及び90の上
位５ビットがフルアダー83及び84の他方の入力端子の下
位５ビットにフィードバックされる。フルアダー83の他
方の入力端子の上位３ビットにフルアダー84の出力の下
位３ビットのデータが供給され、フルアダー84の他方の
入力端子の上位３ビットに０のデータが供給され、右に
３ビットシフトされた遅延出力とレジスタ87及び88の出
力との加算がフルアダー83及び84によりなされる。Since (b1 = 1/8), the upper 5 bits of the registers 89 and 90 are fed back to the lower 5 bits of the other input terminals of the full adders 83 and 84. The lower 3 bits of the output of the full adder 84 are supplied to the upper 3 bits of the other input terminal of the full adder 83, the 0 data is supplied to the upper 3 bits of the other input terminal of the full adder 84, and the right 3 bits are shifted. The full delays 83 and 84 add the delayed output and the outputs of the registers 87 and 88.
（b2＝１／16）としているので、レジスタ89及び90の上
位４ビットがフルアダー81及び82の他方の入力端子の下
位４ビットに夫々フィードバックされる。フルアダー81
の他方の入力端子の上位４ビットにフルアダー84の出力
の下位４ビットのデータが供給され、フルアダー82の他
方の入力端子の上位４ビットに０のデータが供給され、
右に４ビットシフトされた遅延出力とレジスタ85及び86
の出力との加算がフルアダー81及び82によりなされる。Since (b2 = 1/16), the upper 4 bits of the registers 89 and 90 are fed back to the lower 4 bits of the other input terminals of the full adders 81 and 82, respectively. Full adder 81
Data of the lower 4 bits of the output of the full adder 84 is supplied to the upper 4 bits of the other input terminal of, and data of 0 is supplied to the upper 4 bits of the other input terminal of the full adder 82,
Delayed output shifted by 4 bits to the right and registers 85 and 86
Is added by the full adders 81 and 82.
上述の回路部分60の出力データUL,UHが第８図に示す回
路部分70に入力される。第８図において、91、92、93、
94は、夫々８ビットのフルアダーを示し、フルアダー91
の一方の入力端子に語長16ビットのデータＵの下位の８
ビットULがレジスタ95を介して供給され、フルアダー92
の一方の入力端子にデータＵの上位の８ビットUHがレジ
スタ96を介して供給される。フルアダー91の出力データ
がレジスタ97を介してフルアダー93の一方の入力端子に
供給され、フルアダー92の出力データがレジスタ98を介
してフルアダー94の一方の入力端子に供給される。フル
アダー93の出力データがIIRフィルタの出力Ｙの下位８
ビットYLとして取り出され、フルアダー94の出力データ
がIIRフィルタの出力Ｙの上位８ビットYHとして取り出
される。The output data UL, UH of the circuit portion 60 described above is input to the circuit portion 70 shown in FIG. In FIG. 8, 91, 92, 93,
94 indicates an 8-bit full adder, and a full adder 91
The lower 8 bits of the data U having a word length of 16 bits are input to one of the input terminals.
Bit UL is provided via register 95, full adder 92
The upper 8 bits UH of the data U are supplied to one of the input terminals via the register 96. The output data of the full adder 91 is supplied to one input terminal of the full adder 93 via the register 97, and the output data of the full adder 92 is supplied to one input terminal of the full adder 94 via the register 98. Output data of full adder 93 is lower 8 of output Y of IIR filter
The output data of the full adder 94 is extracted as the bit YL, and the upper 8 bits YH of the output Y of the IIR filter are extracted.
フルアダー91及び92により、加算器71が構成され、フル
アダー93及び94により加算器72が構成されている。レジ
スタ95及び96は、遅延素子73と対応し、レジスタ97及び
98は、遅延素子75と対応している。The full adders 91 and 92 form an adder 71, and the full adders 93 and 94 form an adder 72. Registers 95 and 96 correspond to the delay element 73, and register 97 and
98 corresponds to the delay element 75.
（a1＝１）としているので、前段からのデータUL,UHが
フルアダー91及び92の他方の入力端子に供給され、レジ
スタ95、96の遅延出力とデータUL,UHとの加算がフルア
ダー91及び92によりなされる。Since (a1 = 1), the data UL, UH from the previous stage is supplied to the other input terminal of the full adders 91 and 92, and the addition of the delayed outputs of the registers 95 and 96 and the data UL, UH is added to the full adders 91 and 92. Made by.
（a2＝１／２）としているので、レジスタ97の出力と右
に１ビットシフトされたレジスタ95の出力とがフルアダ
ー93により加算される。この場合、遅延素子74と対応す
る２段のレジスタ99及び100を介してレジスタ95の出力
の上位７ビットがフルアダーの他方の入力端子の下位７
ビットに供給される。フルアダー93の最上位ビットに
は、レジスタ96の出力の最下位ビットがフリップフロッ
プ101を介して供給される。１段のフリップフロップ101
で良いのは、入力されるデータUL及びUH間に１段の遅延
量の差があるからである。同様に、レジスタ98の出力と
右に１ビットシフトされると共にレジスタ102及び103を
介されたレジスタ96の出力とがフルアダー94により加算
される。フルアダー94の他方の入力端子の最上位ビット
には、０のビットを供給すれば良い。Since (a2 = 1/2), the output of the register 97 and the output of the register 95 shifted right by 1 bit are added by the full adder 93. In this case, the upper 7 bits of the output of the register 95 are transferred to the lower 7 of the other input terminal of the full adder via the delay element 74 and the corresponding two stages of registers 99 and 100.
Supplied to a bit. The least significant bit of the output of the register 96 is supplied to the most significant bit of the full adder 93 via the flip-flop 101. One-stage flip-flop 101
The reason is that there is a one-step difference in delay amount between the input data UL and UH. Similarly, the output of the register 98 and the output of the register 96 which is shifted to the right by 1 bit and passed through the registers 102 and 103 are added by the full adder 94. A 0 bit may be supplied to the most significant bit of the other input terminal of the full adder 94.
この発明によれば、ビットスライス・パイプライン演算
を用いてフィードバック演算を行うことにより、比較的
低速であるが、CMOS等の低消費電力の素子によりディジ
タルフィルタを構成することが可能とできる。According to the present invention, a digital filter can be configured by a low power consumption element such as CMOS, which is relatively low in speed, by performing a feedback calculation using a bit slice pipeline calculation.
第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の説明に用いるブロック
図、第４図はこの発明の他の実施例のブロック図、第５
図及び第６図はこの発明を適用することができるIIRフ
ィルタの一例の説明に用いるブロック図、第７図及び第
８図はこの発明を第７図に示すIIRフィルタに適用した
場合の構成を示すブロック図である。 １、２、３、31、32、33:nビット入力のフルアダー、8
1、82、83、84、91、92、93、94:8ビット入力のフルア
ダー。FIG. 1 is a block diagram of an embodiment of the present invention, FIGS. 2 and 3 are block diagrams used to explain an embodiment of the present invention, and FIG. 4 is a block diagram of another embodiment of the present invention. Fifth
FIG. 6 and FIG. 6 are block diagrams used to explain an example of an IIR filter to which the present invention can be applied, and FIGS. 7 and 8 show a configuration when the present invention is applied to the IIR filter shown in FIG. It is a block diagram shown. 1,2,3,31,32,33: n bit input full adder, 8
1, 82, 83, 84, 91, 92, 93, 94: 8-bit input full adder.
Claims (1)
し、入力ディジタル信号を上記遅延手段で所定量遅延さ
せ、上記乗算手段で所定の係数を乗じてフィードバック
し、上記加算手段で入力ディジタル信号とフィードバッ
クされたディジタル信号とを加算するような構成を基本
とするIIR型のディジタルフィルタにおいて、 上記加算手段は、各桁の範囲の加算を行う複数のｎビッ
ト加算器からなり、上記各ｎビット加算器のキャリー出
力をａ（ａは正の整数）サンプリング周期遅延させて次
に上位の桁の範囲の加算を行うｎビット加算器のキャリ
ー入力に供給するようになし、 上記ディジタル信号をｎビット毎に分割してｎビット群
を作り、それぞれの上記ｎビット群を、上位の桁の範囲
の演算を行う加算器に行く毎に遅延量がａずつ増えるよ
うに遅延させて、それぞれ対応する桁の範囲の加算を行
うｎビット加算器の一方の入力に供給し、 上記乗算手段は、2-m又は2l（ｍ、ｌは正の整数）の係
数の乗算をビットシフトで行うものとされ、 上記所定の係数が2-mの係数の場合には、上記ｎビット
加算器の出力を下位ｍビットと上位（ｎ−ｍ）ビットと
に分け、上記下位ｍビットは次に下位の桁の範囲の加算
を行うｎビット加算器の他方の入力の上位ｍビットに入
力させ、上記上位（ｎ−ｍ）ビットはａサンプリング周
期遅延させて同一のｎビット加算器の他方の入力の下位
（ｎ−ｍ）ビット入力に入力させ、 上記所定の係数が2lの係数の場合には、上記ｎビット加
算器の出力を上位ｌビットと下位（ｎ−ｌ）ビットに分
け、上記上位ｌビットは2aサンプリング周期遅延させて
次に上位の桁の範囲の加算を行うｎビット加算器の他方
の入力の下位ｌビットに入力させ、上記下位（ｎ−ｌ）
ビットはａサンプリング周期遅延させて同一のｎビット
加算器の他方の入力の上位（ｎ−ｌ）ビットに入力させ
るようにしたことを特徴とするディジタルフィルタ。1. An addition means, a delay means, and a multiplication means, wherein an input digital signal is delayed by a predetermined amount by the delay means, multiplied by a predetermined coefficient by the multiplication means, and fed back, and the addition means. In an IIR type digital filter based on a structure for adding an input digital signal and a fed back digital signal, the adding means is composed of a plurality of n-bit adders for performing addition in the range of each digit. The carry output of each n-bit adder is delayed by a (a is a positive integer) sampling period to be supplied to the carry input of the n-bit adder for performing addition in the range of the next higher digit. Is divided into n-bit groups to form an n-bit group, and each time the n-bit group goes to an adder that performs an operation in the upper digit range, the delay amount increases by a. Delaying such, and supplied to one input of the corresponding n-bit adder for adding the range of digits, said multiplying means, 2 - m or 2l (m, l is a positive integer) of the coefficient of If the predetermined coefficient is a coefficient of 2 − m, the output of the n-bit adder is divided into lower m bits and upper (n−m) bits, and The m bits are then input to the upper m bits of the other input of the n-bit adder that performs addition in the range of the lower digits, and the upper (nm) bits are delayed by a sampling period to add the same n bits. When the predetermined coefficient is a coefficient of 2l, the output of the n-bit adder is the upper 1 bit and the lower (n-1) bit. The upper 1 bit is delayed by 2a sampling period and then Is input to the lower l bits of the other input of the n-bit adder for adding the position of the digit range, the lower (n-l)
A digital filter characterized in that bits are delayed by a sampling period and input to the upper (n-1) bits of the other input of the same n-bit adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128820A JPH0666638B2 (en) | 1984-06-22 | 1984-06-22 | Digital Filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128820A JPH0666638B2 (en) | 1984-06-22 | 1984-06-22 | Digital Filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617715A JPS617715A (en) | 1986-01-14 |
| JPH0666638B2 true JPH0666638B2 (en) | 1994-08-24 |
Family
ID=14994219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128820A Expired - Lifetime JPH0666638B2 (en) | 1984-06-22 | 1984-06-22 | Digital Filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666638B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4800517A (en) * | 1986-07-30 | 1989-01-24 | Advanced Micro Devices, Inc. | Word-sliced signal processor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162120A (en) * | 1982-03-23 | 1983-09-26 | Toshiba Corp | Transversal filter |
| JPS5922427A (en) * | 1982-07-28 | 1984-02-04 | Anritsu Corp | Accumulator |
-
1984
- 1984-06-22 JP JP59128820A patent/JPH0666638B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617715A (en) | 1986-01-14 |
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