JPS6174477A - Television receiver - Google Patents

Abstract

PURPOSE:To select and display freely either a subscreen video signal or character signal on a subscreen by adding a switching circuit to an address setting circuit part and write data line part in field memory. CONSTITUTION:When a switching signal is outputted to a switching control signal line A, all switching circuits 31-33 come to an input mode of data and address data from a control circuit 34. When write address data is transferred from the circuit 34 to an address supply line C and simultaneously data and latch signal are transferred to a data supply line B and latch control line D, respectively, arbitrary data can be written at prescribed addresses in field memories 21R, 21G and 21B. Where such an action is executed, a field memory 21 acts as a video RAM where an arbitracy character can be written at an arbitrary address, and an arbitrary character can be displayed in a subscreen area. Namely, a character can be projected together with a subscreen picture.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はテレビジョン受像機（関Ｌ、４？ｌＣ１つの表
示面上に同時に２つもしくはそれ以上の画像を映出可能
にした、いわゆるピクチャー・イン。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a so-called picture receiver that can display two or more images simultaneously on a single display screen of a television receiver. in.

ピクチャ一方式の画像映出手段を備えたものに関する。This invention relates to a device equipped with a picture-type image projection means.

〔発明の技術的背景〕[Technical background of the invention]

上述の如きピクチャー・イン・ピクチャ一方式による画
像映出例としては、カラー受像管等の表示装置の表示面
上に主画面を映出し、その主画面の一部分に副画面を映
出するようＫしたものがある。このような複数の画像を
映出させる手段としては、従来よシランダムアクセスメ
モリ（以下ＲＡＭと称す）を使用したフィールドメモリ
に副画面の映像信号を蓄積しておき、時間軸を圧縮して
読み出し、この読み出した信号を主画面の一部分に挿入
することで主画面の中に副画面を構成できるようにして
いる。As an example of image projection using the picture-in-picture method described above, a main screen is projected on the display surface of a display device such as a color picture tube, and a sub-screen is projected on a part of the main screen. There is something I did. Conventionally, as a means to display such multiple images, the video signals of the sub-screen are stored in a field memory using cyrandom access memory (hereinafter referred to as RAM), and the time axis is compressed and read out. By inserting this read signal into a part of the main screen, a sub-screen can be constructed within the main screen.

上述の如く複数画面を映出する例としては、テレビジョ
ン受像機内に受信チューナを２系統設け、一方のチュー
ナ出力による信号を主画面として映出し、他方のチュー
ナ出力による信号を副画面（いわゆる裏番組のモニタ用
）として映出したり。As an example of displaying multiple screens as described above, two receiving tuners are installed in a television receiver, and the signal output from one tuner is displayed as the main screen, and the signal output from the other tuner is displayed as a sub screen (so-called back screen). It can be displayed as a program monitor).

あるいは副画面としてＶＴＲ、ビデオディスクプレーヤ
、カメラ等からの映像信号による画像を映出することが
考えられる。Alternatively, it is conceivable to display an image based on a video signal from a VTR, video disk player, camera, etc. as a sub-screen.

第４図は従来のピクチャー・イン・ピクチャ一方式のカ
ラーテレビジ目ン受像機の構成を示す回路図であり、そ
の構成と動作を簡単に説明する。FIG. 4 is a circuit diagram showing the configuration of a conventional picture-in-picture type color television receiver, and its configuration and operation will be briefly explained.

第４図においてアンテナ（１）で受信した信号はチ１−
す（２）を介して映像中間周波増幅および映像検波回路
（３）に入力される。この回路（３）の出力は音声検波
および増幅回路（４）に供給され、音声出力がスピーカ
（５）に与えられる。さらに回路（３）の出力は輝度・
色信号分離フィルタ（６）Ｋ供給され、輝度信号は映像
増幅回路（７）Ｋ、色信号は色復調回路（８）に供給さ
れる。ｐｅ増幅回路（７）の出力と色復調回路（８）の
出力はマ）　Ｉ）クス回路（９）に供給されてＲ（赤）
、Ｇ優）、Ｂ　（ｆ）の原色信号が作られる。また前記
回路（３）の出力は同期分離回路αａに供給され、同期
信号が次段の水平発振回路αυ、垂直発振回路αのに供
給される。これら各発振回路ａｖ　、　ａつは水平・垂
直偏向回路α覆を介して偏向ヨークα荀に接続されるＣ
以上の回路は一般的なカラーテレビジョン受像機の構成
であシ、詳細な説Ｅ！Ａは省略する。In Figure 4, the signal received by antenna (1) is
The signal is input to the video intermediate frequency amplification and video detection circuit (3) via the video intermediate frequency amplification and video detection circuit (3). The output of this circuit (3) is supplied to an audio detection and amplification circuit (4), and the audio output is given to a speaker (5). Furthermore, the output of circuit (3) is the luminance
A color signal separation filter (6)K is supplied, a luminance signal is supplied to a video amplification circuit (7)K, and a color signal is supplied to a color demodulation circuit (8). The output of the PE amplifier circuit (7) and the output of the color demodulation circuit (8) are supplied to the R (red)
, G Yu), B (f) primary color signals are created. Further, the output of the circuit (3) is supplied to a synchronous separation circuit αa, and a synchronous signal is supplied to the horizontal oscillation circuit αυ and vertical oscillation circuit α in the next stage. Each of these oscillation circuits av and a is connected to the deflection yoke α through the horizontal/vertical deflection circuit α.
The above circuit is the configuration of a general color television receiver. A is omitted.

前記マトリクス回路（９）からの三原色信号凡Ｉ　Ｇ　
ＩＢは信号切換回路σ９に供給され、この回路（ｌ！１
ｇではアンテナ（１）から入力された信号を上述の構成
回路で受信して得られた主画面用三原色信号Ｒ，Ｇ、Ｂ
と、後述する副画面用の三原色信号Ｒ’、　Ｇ’、　Ｂ
’とを切換えて出力する。そしてその出力は受像管ドラ
イブ回路（Ｉｅに供給され、さらにカラー受像管等の表
示装置ａηにて画像が再生されるう 次だ副画面用のビデオ信号はビデオ入力端子側に供給さ
れる。ここに供給されるビデオ信号としては、前述のチ
ー−す（２）とは別系統のチューナで受信して得られた
ビデオ信号とか、ＶＴＲ、ビデオディスクプレーヤ等の
外部機器からのビデオ信号が考えられる。そしてこの入
力端子α＆に供給された信号は前述の主画面用処理回路
と同様に輝度・色信号分離フィルタ（６ｏ）、映像増幅
回路（７０λ色復調回路（８０）、マトリクス回路（９
０）　Ｋ　ヨ’−＞　テＲ、Ｇ　、　Ｂ三原色信号とさ
れる。これらの三原色信号はそれぞれアナログ・ディジ
タルコンバータ（以下Ｎつコンバータと略称）　（１９
，，１９Ｇ、１９Ｂ　）、ラッチ回路（２０３，２０３
，２０Ｂ、）、フィールドメモリ（２１３，２１Ｇ　、
２１Ｂ）、ラッチ回路（２２Ｂ、２２Ｇ、２２Ｂ）　、
およびディジタル・アナログコンバータ（以下Ｄ／Ａコ
ンバータと略称）（２３Ｒ、Ｚ３Ｇ　、Ｚ３Ｂ　）、を
通して前記信号切換回路−に導かれる。Three primary color signals from the matrix circuit (9)
IB is supplied to the signal switching circuit σ9, and this circuit (l!1
In g, the three primary color signals R, G, and B for the main screen are obtained by receiving the signal input from the antenna (1) by the above-mentioned circuit.
and three primary color signals R', G', and B for the sub-screen, which will be described later.
' and then output. The output is supplied to the picture tube drive circuit (Ie), and the video signal for the sub-screen is supplied to the video input terminal. Possible video signals supplied to the system include a video signal received by a tuner of a different system than the above-mentioned cheese (2), or a video signal from an external device such as a VTR or video disc player. Similarly to the main screen processing circuit described above, the signal supplied to this input terminal α& is transmitted through a luminance/chrominance signal separation filter (6o), a video amplification circuit (70λ color demodulation circuit (80), and a matrix circuit (90)).
0) K Yo'-> Te R, G, B Three primary color signals. These three primary color signals are each converted into an analog-digital converter (hereinafter abbreviated as N-converter) (19
,,19G,19B), latch circuit (203,203
, 20B, ), field memory (213, 21G,
21B), latch circuit (22B, 22G, 22B),
and digital/analog converters (hereinafter abbreviated as D/A converters) (23R, Z3G, Z3B) to the signal switching circuit.

尚、以後の説明にかいては、Ｎ勺コンバータ（１９Ｂ）
　、　（１９Ｇ）　、　（１９Ｂ　＞を総称して単純に
符号ｄｌのみで表現することもある。同様にラッチ回路
（２ＯＲ）。In addition, for the following explanation, please refer to the N-Converter (19B).
, (19G), (19B> may be collectively expressed simply by the symbol dl. Similarly, a latch circuit (2OR).

（２０Ｇ）　、　（２０Ｂ　’）を符号■で表現し、メ
モリ（２１Ｂ）。(20G) and (20B') are represented by the symbol ■, and the memory (21B).

（２１Ｇ）　、　（２１Ｂ　）を符号１２℃で表現し、
ラッチ回路（２２Ｒ）。(21G) and (21B) are expressed with the code 12℃,
Latch circuit (22R).

（２２Ｇ）　、　（２２Ｂ＞を符号器で表現し、　Ｄ／
Ａコンバータ（Ｚ３．）　、　（Ｚ３Ｇ　”）　、　（
２３Ｂ　）を符号例で表現することもあるＯ Ａ／Ｄコンバータ（ｔｌ　カラＤ／Ａコンバータ＠まで
の間、画像信号はアナログ信号からディジタル信号に変
換されディジタルデータとしてフィールドメモリＣηに
書き込まれ、さらに読み出されて再び　−ディジタル信
号からアナログ信号に変換される。(22G), (22B> are expressed by an encoder, and D/
A converter (Z3.), (Z3G”), (
The image signal is converted from an analog signal to a digital signal and written to the field memory Cη as digital data, and then Read out and again - converted from digital signal to analog signal.

主画面エリア内に副画面を挿入する際には副画面の画像
信号を時間軸圧縮する必要があり、また主画面の走査周
期（同期信号）Ｋ副画面の走査周期を合せる必要がある
ことから、フィールドメモリＣυへの書き込みタイミン
グと読み出しタイミングを考慮しなければならず、以下
に説明するようなタイミング回路が必要になる。When inserting a sub-screen within the main screen area, it is necessary to compress the image signal of the sub-screen on the time axis, and it is also necessary to match the scanning period (synchronization signal) of the main screen with the scanning period of the sub-screen. , write timing and read timing to the field memory Cυ must be considered, and a timing circuit as described below is required.

先ず、書き込みタイミング回路についてみると副画面用
三原色信号をψコンバータαＩ−リディジタル信号に変
換する場合には、有効画素数の観点から〜Φコンバータ
のサンプリング周波数が決定される。一般的にサンプリ
ング周波数は色副搬送波の整数倍に選ばれるので、色復
調回路（８０）に接続されている自動位相制御回路（Ａ
ＰＣ回路）（８１）から基準信号３．５８ＭＨｚを取出
し、逓倍回路（８２）で整数倍にした信号でもってサン
プリングするようにしている。Ｎ勺変換された信号はラ
ッチ回路■を介してメモリＣυに書き込まれるが、１フ
イ一ルド分のみ書き込むので、入力端子α３に同期分離
回路（１００）を接続し、かつ、この同期分離回路（１
００）の出力を水平、垂直の発振回路（１１０）。First, regarding the write timing circuit, when converting the three primary color signals for the sub-screen into the ψ converter αI-redigital signal, the sampling frequency of the ~Φ converter is determined from the viewpoint of the number of effective pixels. Generally, the sampling frequency is selected to be an integer multiple of the color subcarrier, so the automatic phase control circuit (A) connected to the color demodulation circuit (80)
A reference signal of 3.58 MHz is taken out from a PC circuit (81), and the signal is multiplied by an integer in a multiplier circuit (82) for sampling. The converted signal is written to the memory Cυ via the latch circuit ■, but since only one field is written, a synchronous separation circuit (100) is connected to the input terminal α3, and this synchronous separation circuit (100) is connected to the input terminal α3. 1
00) output to horizontal and vertical oscillation circuits (110).

（１２０）に供給し、同期信号に同期した水平発振回路
（１１０）および垂直発掘回路（１２０）の出力信号を
使用して書き込みアドレスの頭出しを行うようにしてい
る。書き込みアドレスの更新はへΦコンバータグ９のサ
ンプリング周期となるので前記逓倍回路（８２）からの
出力パルスをそのｉま使用し、書込アドレスカウンタ例
によって頭出しとカウントを行い、アドレスデータを作
シ、アドレスセレクタ（ハ）を介してフィールドメモリ
Ｑ１）のアドレスデータ入力端子に供給している。(120), and the output signals of the horizontal oscillation circuit (110) and the vertical excavation circuit (120) synchronized with the synchronization signal are used to cue the write address. Since the update of the write address corresponds to the sampling period of the Φ converter 9, the output pulse from the multiplier circuit (82) is used for the time being, and the address data is created by cueing and counting using the example of the write address counter. The data is supplied to the address data input terminal of the field memory Q1) via the address selector (C).

ラッチ回路１２Ｉはアドレスデータの更新のタイミング
とＮΦコンバータα■の出力データのタイミングを合せ
るために設けられておシ、書込アドレスカウンタ１２４
）の出力に同期した書込パルス発生回路−の出力でコン
トロールされている。The latch circuit 12I is provided to match the update timing of address data with the output data timing of the NΦ converter α■.
) is controlled by the output of the write pulse generation circuit which is synchronized with the output of the write pulse generator.

フィールドメモリＱυはリード・ライト制御回路（５）
の出、力信号で１フイ一ルド分のデータ書込処理の間隙
で任意のアドレスが読み出されるように構成されておシ
、主画面走査中、所定の位置に来た所でフィールドメモ
リデータを読み出し、主画面中に副画面画像を挿入でき
る。Field memory Qυ is a read/write control circuit (5)
The structure is such that an arbitrary address can be read out during a gap in the data writing process for one field using the output signal. You can read out and insert sub-screen images into the main screen.

読み出しタイミング回路についても書き込みタイミング
回路と同様に構成され、前記色復調回路（８）に接続さ
れたＡＰＣ回路（８ａ）から色副搬送波周波数３．５８
鳩ｉと同じ周波数の基準信号を取出し、逓倍回路（８）
）で整数倍にして読み出しタイミングの基本周波数信号
を得ている。続出アドレスカウンタ例では基本周波数を
カウントしてアドレスデータを作成するとともに水平発
振回路αυおよび垂直発振回路α２からの出力パルスを
用いてアドレスデータの頭出しおよび副画面挿入位置決
めを行っている。続出アドレスカウンタ弼の出力は前記
アドレスセレクタｉＫ供給され、読み出し時にフィール
ドメモリ１２υのアドレスデータ入力端子に供給される
。The read timing circuit is also configured in the same manner as the write timing circuit, and the color subcarrier frequency is 3.58 from the APC circuit (8a) connected to the color demodulation circuit (8).
Take out the reference signal of the same frequency as pigeon i and apply it to the multiplier circuit (8)
) to obtain the fundamental frequency signal of the read timing. In the continuous address counter example, the basic frequency is counted to create address data, and output pulses from the horizontal oscillation circuit αυ and the vertical oscillation circuit α2 are used to cue the address data and position the sub-screen insertion. The output of the successive address counter 2 is supplied to the address selector iK, and at the time of reading, is supplied to the address data input terminal of the field memory 12υ.

一方、続出アドレスカウンタ（至）の出力信号を利用し
て読出パルス発生回路（イ）で読み出しパルスを形成し
、リード・ライト制御回路（３）を読み出し状態とする
とともに、フィールドメモリＱυの読み出しデータをラ
ッチ回路（イ）を用いて１基本周期期間ラッチさせてい
る。On the other hand, the read pulse generation circuit (a) forms a read pulse using the output signal of the successive address counter (to), puts the read/write control circuit (3) into the read state, and reads the read data of the field memory Qυ. is latched for one basic cycle period using a latch circuit (A).

ラッチ回路（ハ）の出力はＤ／Ａコンバータ１２３によ
りアナログ信号に変換され、三原色信号Ｗ、σ、Ｂ′が
切換回路α９に供給される。主画面への副画面挿入位置
は前述した通シ主画面用水平および垂直パルスを用いて
読出アドレスカウンタ弼内で設定され、信号切換回路（
１５への切換信号Ｓを供給している。The output of the latch circuit (c) is converted into an analog signal by the D/A converter 123, and the three primary color signals W, σ, B' are supplied to the switching circuit α9. The insertion position of the sub-screen into the main screen is set in the read address counter using the horizontal and vertical pulses for the main screen mentioned above, and the signal switching circuit (
15 is supplied.

以上の通シの処理過程による主、副画面映像信号のタイ
ミング図を第５図に示す。FIG. 5 shows a timing chart of the main and sub-screen video signals according to the above-described processing process.

第５図で（→は信号切換回路（Ｌ９への主画面入力信号
、（ｂ）はマトリクス回路（９０）の副面百出力信号、
（ｃ）はルＡコンバータ（２３Ｒ）　、　（Ｚ３Ｇ）　
、　（２３Ｂ）からの出力信号であって信号切換回路α
９への副画面入力信号、（ｄ）は信号切換回路（Ｌ９の
出力信号を示している。In Figure 5, (→ is the main screen input signal to the signal switching circuit (L9), (b) is the sub-side output signal of the matrix circuit (90),
(c) is Le A converter (23R), (Z3G)
, (23B), which is the output signal from the signal switching circuit α
9, (d) shows the output signal of the signal switching circuit (L9).

第６図は受像管画面での画像映出の一例を示したもので
（１）が主画面、ａＩ）が副画面である。FIG. 6 shows an example of an image projected on a picture tube screen, where (1) is the main screen and aI) is the sub screen.

〔背景技術の問題点〕[Problems with background technology]

以上のようなピクチャー・イン・ピクチャ一方式のテレ
ビジ冨ン受像機は、従来、テレビジョン受像機内に受信
チー−すを２系統設け、例えば裏番組のモニタ用に使用
されたが、実際に市場ではこ（の′様・々・−需要は少
ない。Traditionally, picture-in-picture TV receivers such as the one described above have two reception channels in the TV receiver, and were used, for example, to monitor alternate programs. So, there is little demand.

また副画面のビデオ信号ソースとしてＶＴＲ、ビデオデ
ィスク、カメラ等の使用が考えられるが、やはり十分に
普及することは期待薄である。Although it is possible to use a VTR, video disk, camera, etc. as a video signal source for the sub-screen, it is unlikely that this will become sufficiently widespread.

したがってピクチャー・イン・ピクチャー機能を備えて
もその付加価値が低いものとなっていた。Therefore, even if a picture-in-picture function is provided, its added value is low.

〔発明の目的〕[Purpose of the invention]

本発明は上述の点に鑑み、ピクチャー・イン・ピクチャ
ー機能を他の目的にも使用し、それがテレビジョン受像
機本来の重要な機能として成〕立ち、さらに前述した通
υの各ビデオ信号ソースのモニタとしても使用できるよ
うにしたものであって、従来チャンネル番号など１をキ
ャラクタゼネレータを使用して映像信号に重畳して画面
上に表わして５九機能を、ピクチャー・イン・ピクチャ
ーに使用しているフィールドメモリをビデオＲＡＭとし
ても使用できるようにし、もって各覆のテレビジョン受
像モード等を副画面内に表示可能としたテレビジ薯ン受
像機を提供することを目的とする。In view of the above points, the present invention utilizes the picture-in-picture function for other purposes, and makes it an important function inherent in television receivers, and furthermore, it uses the picture-in-picture function for other purposes. It can also be used as a picture-in-picture monitor, and conventionally the channel number 1 is superimposed on the video signal using a character generator and displayed on the screen, and the 59 function is used for picture-in-picture. To provide a television receiver capable of displaying various television reception modes in a sub-screen by using field memory as a video RAM.

〔発明の概要〕[Summary of the invention]

本発明は、受像管等の表示装置の表示面上に第１の映像
信号源からの映像信号による第１の画像を映出させるた
めの第１の信号処理手段と、前記第１の映像信号源から
の信号に同期してその第１の画像中に第２の画像を割り
込ませて映出させるための手段であって、第２の映像信
号源からの映像信号によるデータを時間軸圧縮するだめ
のフィールドメモリを備える第２の信号処理手段と。The present invention provides a first signal processing means for projecting a first image based on a video signal from a first video signal source on a display surface of a display device such as a picture tube; Means for displaying a second image by inserting it into the first image in synchronization with the signal from the source, and compressing the time axis of data based on the video signal from the second video signal source and second signal processing means comprising a secondary field memory.

前記表示装置の表示面上にチャンネル番号等のキャラク
タを映出させるための信号源となるキャラクタ・データ
発生手段と、 前記フィールドメモリに、前記第２の映像信号源からの
映像信号によるデータもしくは前記キャラクタ・データ
発生手段からのデータを書込データとして選択的て切換
えて供給するための切換手段と、 前記フィールドメモリへのデータの書き込みおよびフィ
ールドメモリからのデータの読み出しを制御し、前記表
示装置での第２の画像として前記第２の映像信号源から
の映＠装置による画像もしくは前記キャラクタのいずれ
かを選択的に映出せしめるための手段とを具備して成る
テレビジョン受像機である。character data generating means serving as a signal source for displaying characters such as channel numbers on the display surface of the display device; a switching means for selectively switching and supplying data from the character data generating means as write data; and a switching means for controlling writing of data to the field memory and reading of data from the field memory; and means for selectively displaying either the image from the second video signal source by the video device or the character as the second image of the television receiver.

〔発明の実施例〕[Embodiments of the invention]

以下第１図を参照して本発明のテレビジョン受像機につ
いて説明する。The television receiver of the present invention will be explained below with reference to FIG.

第１図において第４図と同一の機能を果す部分について
は同一符号を記し重複説明を省く。本発明の特徴とする
点は点線砕（３０）内に示す回路を付加したことにあり
、んΦ二ンパータ（１９Ｒ）　、　（１９Ｇ　）　’（
１９Ｂ　）とラッチ回路（２０ＦＬ）　、　（２Ｑ３’
）、　（加Ｂ）との間にそれぞれ切換回路（３１Ｒ）　
、　（３１ｏ）　、　（３１Ｂ）が設けられている。〔
尚、これら（３１，）　、　（３１Ｇ　）　、　（３１
Ｂ）については以後の説明において単に符号ｃ３ηをも
って総称することもある。）また書込アドレスカウンタ
（財）と書込パルス発生回路＠との間に切換回路器が設
けられ、さらに書込アドレスカウンタＱ４）とアドレス
セレクタ（至）との間に切換回路器が設けられている。In FIG. 1, parts that perform the same functions as those in FIG. 4 are designated by the same reference numerals, and redundant explanation will be omitted. The feature of the present invention lies in the addition of the circuit shown within the dotted line (30).
19B) and latch circuit (20FL), (2Q3'
) and (Additional B), each switching circuit (31R) is connected between them.
, (31o), and (31B) are provided. [
Furthermore, these (31,), (31G), (31
In the following explanation, B) may be simply referred to by the symbol c3η. ) Furthermore, a switching circuit is provided between the write address counter (Q4) and the write pulse generating circuit @, and a switching circuit is also provided between the write address counter (Q4) and the address selector (Q4). ing.

これら各切換回路Ｇυ、０２．（至）にはマイクロプロ
セッサ等による制御回路Ｃ１４）が接続され、この制御
回路＠かもの第１の切換制御信号線（Ａｌ）は゛書き込
みアドレスカウンタからの制御信号線（Ａ３）と共にア
ンドゲート（ト）に結合され、アンドゲート（ハ）の出
力線は第２の切換制御信号線（Ａ２）と共にオアゲート
鏝に結合され、このオアゲート（至）の出力線Ａが全切
換回路０１）　、　Ｇδ、（至）に結合され、データ供
給線（至）が切換回路Ｇυに結合され、アドレス供給線
（ｑが切換回路（至）に結合され、さらにラッチ制御線
０が切換回路Ｑに結合されている。Each of these switching circuits Gυ, 02. (to) is connected to a control circuit C14) by a microprocessor or the like, and the first switching control signal line (Al) of this control circuit is connected to the control signal line (A3) from the write address counter and an AND gate (to). ), the output line of the AND gate (C) is connected to the OR gate trowel together with the second switching control signal line (A2), and the output line A of this OR gate (to) connects all switching circuits 01), Gδ, ( The data supply line (TO) is coupled to the switching circuit Gυ, the address supply line (Q) is coupled to the switching circuit (TO), and the latch control line 0 is coupled to the switching circuit Q.

切換回路Ｇη、（至）１缶を挿入した部分はディジタル
信号処理部であり、具体的に使用する切換回路の構成要
素は汎用の論理ＩＣで良いが、扱う信号の周波数が比較
的高いため、ＴＴＬゲートを使用するのが良い。またメ
モリ書込データ訃よびアドレスデータは比較的ビット数
が多いので、使用する切換スイッチとしてはＴＴＬバス
ドライブあるいはＴＴＬマルチプレクサを使用するのが
良い。The part into which the switching circuit Gη, (to) 1 can is inserted is a digital signal processing section, and the components of the switching circuit specifically used may be general-purpose logic ICs, but since the frequency of the signal handled is relatively high, It is better to use TTL gates. Furthermore, since the memory write data and address data have a relatively large number of bits, it is preferable to use a TTL bus drive or a TTL multiplexer as the changeover switch.

以上のような構成において切換制御信号線（５）に切換
信号が出力されると切換回路Ｇ１）、（至）、（至）が
すべて制御回路（ロ）からのデータおよびアドレスデー
タの入力モードになる。制御回路（ロ）から書き込みア
ドレスデータをアドレス供給線（ｑに転送し、同時にデ
ータ供給線（均およびラッチ制御線０にデータおよびラ
ッチ信号をそれぞれ転送すると、フィ−ルドメモリの所
定のアドレスに任意のデータを書き込むことができる。In the above configuration, when a switching signal is output to the switching control signal line (5), switching circuits G1), (to), and (to) all enter the data and address data input mode from the control circuit (b). Become. When write address data is transferred from the control circuit (b) to the address supply line (q), and data and latch signals are transferred to the data supply line (equal and latch control lines 0) at the same time, an arbitrary value is written to a predetermined address in the field memory. Data can be written.

なお、ラッチ制御線０から切換回路（３３−ｂよび書込
パルス発生回路（至）を通してラッチ回路（２０３）　
、　（２０Ｇ）　、　（２０Ｂ　’）を制御する線は回
路図上１本の線で表現しているが、各三原色軸を独立に
ラッチできるようにするか、ちるいはデータ供給線（５
）を三原色軸側々く設けておけば、各色信号をフィール
ドメモリ゛（２１□）　、　（２１Ｇ　）　、　（，２
１Ｂ　）に書き込むことができる。In addition, the latch circuit (203) is connected from the latch control line 0 through the switching circuit (33-b and the write pulse generation circuit (to)).
, (20G), and (20B') are expressed as a single line on the circuit diagram, but it should be possible to latch each of the three primary color axes independently, or alternatively, the data supply line (5
) on each side of the three primary color axes, each color signal can be stored in field memories ゛(21□), (21G), (,2
1B).

この様な動作を行わせた場合フィールドメモリＣＩ）は
、任意のアドレスに任意のキャラクタ・−を書き込める
ビデオＲ，ＡＭとして動作し、副画面エリア内に任意の
キャラクタを表示できるようになる。When such an operation is performed, the field memory CI) operates as a video R, AM in which an arbitrary character - can be written to an arbitrary address, and an arbitrary character can be displayed in the sub-screen area.

どのようなキャラクタを表示するかは制御回路（至）の
ソフトウェア次第であり、制御回路（ロ）を例えばテレ
ビジ冒ン受像機用のリモートコントロール信号量慣用あ
るいは選局回路制御用に共用すれば、選局時のチャンネ
ル番号表示等に利用することができろう ところで副画面エリア内全面に渡って上述の如くキャラ
クタを表示すれば、表示期間中は、本来の副面面画＠（
裏番組等）を映出することはできない。本発明はこの点
に着目して成されたもので第２図（ａ）　、　（ｂ）に
それぞれ示すように副画面（１０の特定エリアをキャラ
クタ表示のためのキャラクタエリア（２）として割き、
本来の副画面画像と共にキャラクタをも映出することが
できるようにしたものである。What kind of character to display depends on the software of the control circuit (2), and if the control circuit (2) is used for example for remote control signal volume control for television receivers or for channel selection circuit control, If you display the character as described above over the entire sub-screen area in a place where it could be used to display the channel number when selecting a channel, during the display period, the character will be displayed on the original sub-screen @ (
(back programs, etc.) cannot be shown. The present invention has been made with attention to this point, and as shown in FIGS. 2(a) and 2(b), a sub-screen (10 specific areas are allocated as a character area (2) for character display,
This allows characters to be displayed along with the original sub-screen image.

本発明では、キャラクタエリア（２）を副画面（ＩＩ）
内の特定部分にのみ設定できるように書き込みアドレス
カウンタ（財）に特定のアドレスを抽出する機能を付加
し、この抽出信号を使用してキャラクタデータの書き込
み制御を行っている。In the present invention, the character area (2) is
A function for extracting a specific address is added to the write address counter (incorporated) so that it can be set only in a specific part of the character data, and this extraction signal is used to control writing of character data.

第３図にアドレス抽出機能を備えた書き込みアドレスカ
ウンタＧ４１の一例を示す。水平アドレスカウンタ（１
８１）は逓倍回路（８２）よシ供給される信号をクロッ
クとし、水平発振回路（１１０）の供給する水平同期信
号によシセットされる水平方向のアドレスを設定するた
めのカウンタであり、垂直アドレスカウンタ（１８２）
は垂直発振回路（１２０）の供給する垂直同期信号によ
り　ＩＪ上セツトれる垂直方向のアドレスを設定するた
めのカウンタである。コンパレータ（１８３）　Ｋは上
記水平アドレスカウンタ（１８１）の出力する水平アド
レスデータが供給されると共に、キャラクタエリア（２
）が設定される副画面（ｆｆ）内の水平方向の位置を特
定する水平アドレスの設定データが供給されている。ま
た、コンパレータ（１８４）には上記垂直アドレスカウ
ンタ（１８２）の出力する垂直アドレスデータと共に、
キャラクタエリア面の垂直アドレスの設定データが供給
されている。コンパレータ（１８３）、　（１８４）は
共に供給されデータの値を比較し、各々アドレスカウン
タ、・（１８１）、（１８２）の出力データ値が設定デ
ータ値よシも大きくなったときに比較出力をハイレベル
とする。各比較出力はアンドゲート（１８５）に導かれ
、論理積がとられてアドレス抽出として利用されるＣさ
て、再び第１図に戻９説明を続ける。前述の如くして得
られるアドレス抽出出″力は、書き込みアドレスカウン
タ＠より制御信号線（Ａ３）に転送され、アンドゲート
（至）に接続される。ここでアンドゲート（至）により
アドレス抽出出力と制御回路（ロ）からの第１の切換制
御信号線（Ａ１）との論理積をとっているのは、キャラ
クタエリア（ト）内のみへのキャラクタ書き込みを実行
するか否かの切換を行うためである。アンドゲート（至
）の出力はオアゲート鏝ニ接続されておシ、オアゲート
（至）の他方の入力釦は制御回路（ロ）より第２の切換
制御信号線（Ａ２）が接続されている。このオアゲート
（至）は第２の切換制御信号線（Ａ２）がハイレベルの
ときには切換制御信号線（８）を無条件にノ・イレベル
にするためのもので信号線（Ａ２）をハイレベルとする
ことによシ、キャラクタ表示をキャラクタエリア（２）
内に限らず副画面Ｊ）全体に渡って映出することを可能
とする。FIG. 3 shows an example of a write address counter G41 equipped with an address extraction function. Horizontal address counter (1
81) is a counter for setting the horizontal address which is clocked by the signal supplied from the multiplier circuit (82) and is reset by the horizontal synchronization signal supplied by the horizontal oscillation circuit (110). Counter (182)
is a counter for setting the vertical address set on IJ by the vertical synchronization signal supplied by the vertical oscillation circuit (120). The comparator (183) K is supplied with the horizontal address data output from the horizontal address counter (181), and is also connected to the character area (2
) is supplied with setting data of a horizontal address that specifies the horizontal position within the sub-screen (ff) where the image is set. In addition, the comparator (184) receives the vertical address data output from the vertical address counter (182).
Setting data for the vertical address of the character area surface is supplied. Comparators (183) and (184) are both supplied and compare the data values, and output a comparison output when the output data value of each address counter (181), (182) becomes larger than the set data value. High level. Each comparison output is led to an AND gate (185), where it is ANDed and used for address extraction.Now, returning to FIG. 1 again, the explanation will be continued. The address extraction output obtained as described above is transferred from the write address counter @ to the control signal line (A3) and connected to the AND gate (TO). Here, the AND gate (TO) outputs the address extraction output. The AND of the first switching control signal line (A1) from the control circuit (b) is used to switch whether or not to write characters only in the character area (g). This is because the output of the AND gate (to) is connected to the OR gate 2, and the other input button of the OR gate (to) is connected to the second switching control signal line (A2) from the control circuit (B). This OR gate (to) is for unconditionally bringing the switching control signal line (8) to the NO level when the second switching control signal line (A2) is at the high level. By setting the character display to a high level, the character area (2)
It is possible to display images not only within the screen but also over the entire sub-screen J).

キャラクタ表示をキャラクタエリア■内にのみ行うとき
には信号線（Ａ１）をハイレベル、信号線（Ａ２）をロ
ーレベルとする。とのときには切換制御信号線（２）の
論理値はアドレス抽出出力ＣＡ３）と等しくなり、キャ
ラクタエリア■のみにキャラクタエリアの書き込みが行
われる。副画面（１）内においてキャラクタデータが書
き込まれない部分は、切換制御信号線Ａがハイレベルと
なってから次のローレベルとなるまでの間、副画面画像
データもキャラクタデータも書き込まれない。すなわち
データの更新がないので、切換前の画像が静止した状態
で残っている。すなわち、キャラクタ書き込み期間中は
副画面画像は静止することになる。また書き込み期間中
に新ためキャラクタデータの書き込みを行わなければ既
に書き込まれているキャラクタデータが映出されること
Ｋなるので、常時副画面（［）内のキャラクタエリア（
ト）に、例えば現在受海中の主画面のチャンネル番号等
を映出しでおくことができる。When a character is displayed only in the character area (2), the signal line (A1) is set to high level and the signal line (A2) is set to low level. When , the logical value of the switching control signal line (2) becomes equal to the address extraction output CA3), and character area writing is performed only in the character area (2). In the portion of the sub-screen (1) where no character data is written, neither sub-screen image data nor character data is written from when the switching control signal line A goes high until it goes to the next low level. That is, since there is no data update, the image before switching remains in a still state. In other words, the sub-screen image remains stationary during the character writing period. Also, if new character data is not written during the writing period, the character data that has already been written will be displayed, so the character area (
For example, the channel number of the main screen that is currently receiving water can be displayed on the screen.

また副画面へのキャラクタ表示は、上述のチャンネル表
示に限らず、他の受信状態１例えば受像モード（例えば
ステレオ放送か、二ケ国語放送か等を表わすモード）を
表示するようにしたり、キー操作による音量や輝度調整
時にその音量レベルや輝度レベルを表示するようにして
も良い。あるいは、入力端子ａ８に入力された信°号が
ＶＴＲからの信号か、ビデオディスクプレーヤからの信
号か等、外部入力が何であるかを確認するためのキャラ
クタ−表示としても良く、種々の例が考えられる。こう
して受信状態を表わす情報を副画面に映出できる。Furthermore, the character display on the sub-screen is not limited to the above-mentioned channel display, but may also display other reception conditions such as reception mode (for example, a mode indicating stereo broadcasting, bilingual broadcasting, etc.), or key operation. The volume level and brightness level may be displayed when adjusting the volume and brightness. Alternatively, a character display may be used to confirm the external input, such as whether the signal input to the input terminal a8 is from a VTR or a video disc player. Conceivable. In this way, information representing the reception status can be displayed on the sub-screen.

なお以上の実施例では副画面時間軸圧縮用のディジタル
信号処理部分を几、Ｇ、Ｂ三原色信号で行い、〜Φコン
バータおよヒＤ／Ａコンパータヲ３ｍ使用した例を示し
たが、これを例えば色差信号と輝度信号の段でＮ勺変換
およびＤ／Ａ変換を実施し、Ｄ／Ａ変換の後にＲ，Ｇ、
Ｂマトリクス回路を設けるようＫすることもできる。こ
のとき、輝度信号と色差信号の周波数帯域幅の比で輝度
信号および色差信号を時分割マルチブレクスし、■変換
するようＫすればＮΦコンバータを１個にすることも可
能であυ、実用面ではこの方法がコスト的に有利である
。この場合はフィールドメモリのアドレスマツプが、先
の実施例のものと多少異なることが予想でき、また制御
回路（ロ）から輝度信号と色差信号のデータを個々にフ
ィールトメそりに転送しなければならないという繁雑さ
はあるが、これも制御回路（ロ）のソフトウェアに依存
するのみで、基本的な構成は先の実施例と同等に実現で
きる。In the above embodiment, the digital signal processing part for compressing the time axis of the sub-screen was performed using the three primary color signals of 几, G, and B, and an example was shown in which 3 m of ~Φ converters and 3 m of D/A converters were used. N-conversion and D/A conversion are performed at the color difference signal and luminance signal stage, and after D/A conversion, R, G,
It is also possible to provide a B matrix circuit. At this time, it is possible to reduce the number of NΦ converters to one by time-division multiplexing the luminance signal and the color difference signal according to the ratio of the frequency bandwidths of the luminance signal and the color difference signal, and converting the signal to ■. This method is cost-effective. In this case, it is expected that the address map of the field memory will be somewhat different from that of the previous embodiment, and the data of the luminance signal and color difference signal will have to be transferred individually from the control circuit (b) to the field memory. Although it is complicated, this also depends only on the software of the control circuit (b), and the basic configuration can be realized in the same way as the previous embodiment.

また以上の説明では主画面と副画面の２画面を表示する
ことを述べたが、視聴者が必要に応じて副画面の挿入を
阻止し、主画面のみを全体に表示できるように、適轟な
切換手段を設けても良い。In addition, in the above explanation, it was stated that two screens, the main screen and the sub screen, are displayed, but it is possible to prevent the viewer from inserting the sub screen as necessary and display only the main screen in the entire screen. A switching means may be provided.

〔発明の効果〕〔Effect of the invention〕

本発明によるピクチャー・イン・ピクチャ一方式のテレ
ビジ百ン受像機においては、副画面の映像信号の時間軸
圧縮の為に設けられたフィールドメモリの、アドレス設
定回路部分と書込データラッチ回路部分に切換回路を付
加することにより、副画面エリア内に副画面用映像信号
とマイクロプロセッサ等で作成されたキャラクタ信号の
いずれかる自由に選択して表示させることができ、さら
に、副画面エリア内の特定エリアのみにキャラクタ信号
を表示し他のエリアには副画面用映像信号を表示するこ
ともできる。特にキャラクタ信号による副画面画像とし
てテレビジ百ン受像機の機能上重要性の高い、例えば受
信状態を表わす情報Ｃチャンネル番号等）を表示するよ
うにすれば、テレビジ１ン受像機の多機能化が可能であ
シ、ピクチャー・イン・ピクチャー機能の付加価値が高
くなる。In the picture-in-picture type television receiver according to the present invention, the address setting circuit portion and the write data latch circuit portion of the field memory provided for time axis compression of the video signal of the sub-screen are By adding a switching circuit, it is possible to freely select and display either the sub-screen video signal or the character signal created by a microprocessor, etc. in the sub-screen area, and furthermore, it is possible to freely select and display either the sub-screen video signal or the character signal created by a microprocessor, etc. in the sub-screen area. It is also possible to display character signals only in one area and display sub-screen video signals in other areas. In particular, if information that is highly important in terms of the functionality of a television receiver (for example, the C channel number, which indicates the reception status) is displayed as a sub-screen image using character signals, the television receiver can become multi-functional. Yes, it is possible, and the added value of the picture-in-picture function is high.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明におけるピクチャー・イン・ピクチャ一
方式のカラーテレビジ賃ン受像機の基本構成を示す回路
図、第２図は本発明における受像管画面での表示例を示
す説明図、第３図は本発明に係る書き込みアドレスカウ
ンタの一実例を示す回路図、第４図はピクチャー・イン
・ピクチャ一方式のカラーテレビジｌン受像機の従来例
を示す回路図、第５図は第４図、の構成による各部映像
信号波形を示す波形図、第６図は２画面表示例を示す説
明図である。 １９Ｂ、　１９Ｑ、　１９Ｂ　・・・Ｎつコンバータ、
２１３、２１Ｇ、　２１Ｂ−・・フィールドメモリ、２
３Ｒ１２３Ｇ、２３Ｂ　・・・以伍コンバータ、ス・・
・書き込みアドレスカウンタ。 δ・・・アドレスセクタ。 あ・・書込パルス発生回路、 四・・・続出パルス発生回路、 ３１几、３１Ｇ、３１Ｂ、３２．３３・・・切換回路。 詞・・・制御回路（マイクロプロセッサ）。 代理人　弁理士　　則、近　憲　佑 第５図 第６図FIG. 1 is a circuit diagram showing the basic configuration of a picture-in-picture color television receiver according to the present invention, FIG. 2 is an explanatory diagram showing an example of display on a picture tube screen according to the present invention, and FIG. FIG. 3 is a circuit diagram showing an example of the write address counter according to the present invention, FIG. 4 is a circuit diagram showing a conventional example of a picture-in-picture color television receiver, and FIG. FIG. 4 is a waveform diagram showing the video signal waveform of each part according to the configuration, and FIG. 6 is an explanatory diagram showing an example of a two-screen display. 19B, 19Q, 19B...N converters,
213, 21G, 21B--field memory, 2
3R123G, 23B...More converters,...
-Write address counter. δ...Address sector. A...Write pulse generation circuit, 4...Continuous pulse generation circuit, 31L, 31G, 31B, 32.33...Switching circuit. Control circuit (microprocessor). Agent Patent Attorney Noriyuki Chika Figure 5 Figure 6

Claims (1)

【特許請求の範囲】 表示面上に画像が映出される表示装置と、 第１、第２の映像信号源と、 上記表示面上に前記第１の映像信号源からの映像信号に
よる第１の画像を映出させるための第１の信号処理手段
と、 前記第１の映像信号源からの信号に同期してその第１の
画像中に第２の画像を割り込ませて映出させるための手
段であって、前記第２の映像信号源からの映像信号によ
るデータを時間軸圧縮するためのフィールドメモリを備
える第２の信号処理手段と、 前記表示装置の表示面上にキャラクタを映出させるため
の信号源となるキャラクタ・データ発生手段と、 前記フィールドメモリに、前記第２の映像信号源からの
映像信号によるデータもしくは前記キャラクタ・データ
発生手段からのデータを書込データとして選択的に切換
えて供給するための切換手段と、 前記フィールドメモリへのデータの書き込みおよびフィ
ールドメモリからのデータ読み出しを制御し、前記表示
装置での第２の画像として前記第２の映像信号源からの
映像信号による画像中の特定位置に前記キャラクタを映
出せしめるための手段とを具備して成るテレビジョン受
像機。[Scope of Claims] A display device for projecting an image on a display surface; first and second video signal sources; a first signal processing means for displaying an image; and a means for displaying a second image inserted into the first image in synchronization with a signal from the first video signal source. a second signal processing means comprising a field memory for time-base compressing data based on the video signal from the second video signal source; and for projecting a character on the display surface of the display device. character data generating means serving as a signal source; and selectively switching data from the video signal from the second video signal source or data from the character data generating means into the field memory as write data. switching means for controlling writing of data into and reading of data from the field memory, and displaying an image based on the video signal from the second video signal source as a second image on the display device; and means for displaying the character at a specific position within the television receiver.