JPH024189B2 - - Google Patents
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- JPH024189B2 JPH024189B2 JP55139629A JP13962980A JPH024189B2 JP H024189 B2 JPH024189 B2 JP H024189B2 JP 55139629 A JP55139629 A JP 55139629A JP 13962980 A JP13962980 A JP 13962980A JP H024189 B2 JPH024189 B2 JP H024189B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
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- Processing Of Color Television Signals (AREA)
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Description
【発明の詳細な説明】
この発明は、多画面表示テレビジヨン受像機に
関し、特に、圧縮された画面上の一部を拡大して
表示し得るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multi-screen display television receiver, and particularly to one that can enlarge and display a compressed part of the screen.
複数のチヤンネルを受信し、１つのスクリーン
に複数画像を表示できる多画面表示テレビジヨン
受像機がある。この種従来のものとして第１図に
示すような受像機がある。第１図において、１１
は分配器であり、たとえば２つのチユーナ及び中
間周波増幅器１２Ａ，１２Ｂへの分配出力端を有
する。各チユーナには、図示していないが選局用
のキーボードから選局信号が加えられ各チユーナ
は、独自に指定チヤンネルを受信することができ
る。チユーナ及び中間周波増幅部１２Ａ，１２Ｂ
の出力はそれぞれ映像及び色信号処理回路１３
Ａ，１３Ｂに入力され、またそれぞれ対応した同
期分離回路１４Ａ，１４Ｂに入力される。 There are multi-screen television receivers that can receive multiple channels and display multiple images on one screen. As a conventional device of this type, there is a receiver as shown in FIG. In Figure 1, 11
is a distributor, and has distribution output terminals to, for example, two tuners and intermediate frequency amplifiers 12A and 12B. A tuning signal is applied to each tuner from a tuning keyboard (not shown), so that each tuner can independently receive a designated channel. Tuner and intermediate frequency amplification sections 12A, 12B
The outputs are respectively output from the video and color signal processing circuits 13.
A and 13B, and are also input to corresponding synchronous separation circuits 14A and 14B, respectively.
映像及び色信号処理回路１３Ａ，１３Ｂにおい
ては、カラーバースト信号の分離処理、輝度信号
と色信号の分離処理などが行なわれ、また３軸色
差信号の分離処理もなされる。したがつて、出力
端には、輝度信号、Ｒ−Ｙ復調信号、Ｇ−Ｙ復調
信号、Ｂ−Ｙ復調信号が得られる。また、映像及
び色信号処理回路１３Ａ，１３Ｂには、色副搬送
波（3.58MHz）も用いられている。 In the video and color signal processing circuits 13A and 13B, separation processing of color burst signals, separation processing of luminance signals and color signals, etc. are performed, and separation processing of three-axis color difference signals is also performed. Therefore, a luminance signal, an RY demodulated signal, a G-Y demodulated signal, and a BY demodulated signal are obtained at the output end. Further, a color subcarrier (3.58MHz) is also used in the video and color signal processing circuits 13A and 13B.
前記同期分離回路１４Ａ，１４Ｂにおいては、
それぞれ、水平同期信号、垂直同期信号の分離が
なされる。同期分離回路１４Ａで分離された水平
同期信号は、水平方向書き込みアドレス発生回路
１５に入力され、垂直同期信号は垂直方向書き込
みアドレス発生回路１６に入力される。また、水
平同期信号は、1/2に分周器１７で分周されて垂
直方向アドレス発生回路１６に入力される。さら
に、前記水平方向書き込みアドレス発生回路１５
に対しては、映像及び色信号処理回路１３Ｂにお
ける色副搬送波（3.58MHz）が入力されている。 In the synchronization separation circuits 14A and 14B,
A horizontal synchronization signal and a vertical synchronization signal are separated, respectively. The horizontal synchronization signal separated by the synchronization separation circuit 14A is input to the horizontal write address generation circuit 15, and the vertical synchronization signal is input to the vertical write address generation circuit 16. Further, the horizontal synchronizing signal is frequency-divided by a frequency divider 17 and input to the vertical address generation circuit 16. Furthermore, the horizontal direction write address generation circuit 15
The color subcarrier (3.58 MHz) in the video and color signal processing circuit 13B is input to.
次に、前記同期分離回路１４Ｂで分離された水
平同期信号は、水平表示アドレス発生回路１８に
入力され、垂直同期信号は、垂直方向表示アドレ
ス発生回路１９に入力される。また、垂直方向表
示アドレス発生回路１９には、同期分離回路１４
Ｂの水平同期信号が入力される。さらに、前記水
平方向表示アドレス発生回路１８に対しては、前
記映像及び色信号処理回路１３Ａにおける色副搬
送波（3.58MHz）が２てい倍器２０を介して入力
される。 Next, the horizontal synchronization signal separated by the synchronization separation circuit 14B is input to the horizontal display address generation circuit 18, and the vertical synchronization signal is input to the vertical display address generation circuit 19. The vertical display address generation circuit 19 also includes a synchronization separation circuit 14.
A horizontal synchronizing signal of B is input. Furthermore, the color subcarrier (3.58 MHz) in the video and color signal processing circuit 13A is input to the horizontal direction display address generation circuit 18 via a doubler 20.
前記水平方向書き込みアドレス発生回路１５、
垂直方向書き込みアドレス発生回路１６、水平方
向表示アドレス発生回路１８、垂直方向表示アド
レス発生回路１９の各出力は、アドレス切換回路
２１を介してメモリ回路２４を制御する。このメ
モリ回路２４に対しては、前記映像及び色信号処
理回路１３Ｂから得られた輝度信号、Ｒ−Ｙ復調
信号、Ｂ−Ｙ復調信号がそれぞれアナログデジタ
ル変換回路３３を介して入力される。 the horizontal write address generation circuit 15;
The outputs of the vertical write address generation circuit 16, the horizontal display address generation circuit 18, and the vertical display address generation circuit 19 control the memory circuit 24 via the address switching circuit 21. A luminance signal, an RY demodulated signal, and a BY demodulated signal obtained from the video and color signal processing circuit 13B are input to this memory circuit 24 via an analog-to-digital conversion circuit 33, respectively.
メモリ回路２４の出力において、輝度信号情報
は、デジタルアナログ変換回路２５へ、Ｒ−Ｙ復
調信号情報は、デジタルアナログ変換回路２６
へ、Ｂ−Ｙ復調信号情報はデジタルアナログ変換
回路２７へそれぞれ入力される。 At the output of the memory circuit 24, the luminance signal information is sent to the digital-to-analog conversion circuit 25, and the RY demodulation signal information is sent to the digital-to-analog conversion circuit 26.
The B-Y demodulated signal information is input to the digital-to-analog conversion circuit 27, respectively.
次に、前記映像及び色信号復調回路１３ａの輝
度信号出力は、スイツチ２９の一方の入力端子に
加えられ、Ｒ−Ｙ復調信号はスイツチ３０の一方
の端子へ、Ｇ−Ｙ復調信号はスイツチ３１の一方
の端子へ、さらにＢ−Ｙ復調信号はスイツチ３２
の一方の端子に加えられる。前記スイツチ２９の
他方の端子には、前記デジタルアナログ変換回路
２５の出力が加えられ、前記スイツチ３０の他方
の端子には前記デジタルアナログ変換回路２６の
出力が加えられ、前記スイツチ３１の他方の端子
には、前記デジタルアナログ変換回路２６，２７
の出力がマトリツクス回路２８を通じてマトリツ
クスされて加えられ、さらに前記スイツチ３２の
他方の端子には、前記デジタルアナログ変換回路
２７の出力が加えられる。 Next, the luminance signal output of the video and color signal demodulation circuit 13a is applied to one input terminal of the switch 29, the R-Y demodulated signal is applied to one terminal of the switch 30, and the G-Y demodulated signal is applied to the switch 31. The B-Y demodulated signal is sent to one terminal of the switch 32.
is applied to one terminal of The output of the digital-analog conversion circuit 25 is applied to the other terminal of the switch 29, the output of the digital-analog conversion circuit 26 is applied to the other terminal of the switch 30, and the output of the digital-analog conversion circuit 26 is applied to the other terminal of the switch 31. , the digital-to-analog conversion circuits 26 and 27
The outputs of the switch 32 are matrixed and applied through the matrix circuit 28, and the output of the digital-to-analog conversion circuit 27 is applied to the other terminal of the switch 32.
上記の多画面表示テレビジヨン受像機は、第２
図に示すように、主画面３３、副画面３４を表示
することができるもので、チユーナ及び中間周波
増幅回路１３Ｂ側のチヤンネルが副画面となる。 The above multi-screen display television receiver has a second
As shown in the figure, a main screen 33 and a sub-screen 34 can be displayed, and the channel on the tuner and intermediate frequency amplification circuit 13B side serves as the sub-screen.
メモリ回路２４に対して副画面の情報を書き込
む場合、同期分離回路１４Ａにおいて分離された
水平同期信号、垂直同期信号に同期して水平方向
書き込みアドレス発生回路１５、垂直方向書き込
みアドレス発生回路１６において、アドレス指定
信号が発生される。この場合、水平方向書き込み
アドレス発生回路１５においては色副搬送波をカ
ウント処理してアドレス指定信号をつくり、垂直
方向書き込みアドレス発生回路１６においては、
水平同期信号の1/2倍したものをカウント処理し
てアドレス指定信号をつくる。これによつて、作
られたアドレス指定信号は、アドレス切換回路２
１を通してメモリ回路２４に加えられ、このメモ
リ回路２４には、副ビデオ信号情報が記憶され
る。 When writing sub-screen information to the memory circuit 24, the horizontal write address generation circuit 15 and the vertical write address generation circuit 16 synchronize with the horizontal synchronization signal and vertical synchronization signal separated by the synchronization separation circuit 14A. Addressing signals are generated. In this case, the horizontal write address generation circuit 15 processes the color subcarriers to generate an addressing signal, and the vertical write address generation circuit 16 generates an address designation signal.
The address designation signal is created by counting the horizontal sync signal multiplied by 1/2. As a result, the generated address designation signal is transmitted to the address switching circuit 2.
1 to a memory circuit 24 in which sub-video signal information is stored.
次に、表示の場合は、主ビデオ信号は映像及び
色信号処理回路から、輝度信号、Ｒ−Ｙ復調信
号、Ｇ−Ｙ復調信号、Ｂ−Ｙ復調信号として、ス
イツチ２９，３０，３１，３２に導出される。ま
た、副ビデオ信号に関しては、水平方向表示アド
レス発生回路１８において色副搬送波の２倍の信
号をカウントし、主ビデオ信号の水平同期信号に
同期した表示アドレス指定信号が作られる。また
垂直方向表示アドレス発生回路１９において、主
ビデオ信号の水平同期信号をそのままカウント
し、主ビデオ信号の垂直同期信号に同期した表示
アドレス指定信号が作られる。そしてこれらの表
示アドレス指定信号は、アドレス切換回路２１を
通して、メモリ回路２４の読み出しアドレスを指
定する。これによつて各スイツチ２９，３０，３
１，３２の他方の入力端子には、副ビデオ信号の
輝度信号、Ｒ−Ｙ復調信号、Ｇ−Ｙ復調信号、Ｂ
−Ｙ復調信号が加えられる。スイツチ２９，３
０，３１，３２は、第２図の主ビデオ信号に対応
する画像表示タイミングにあつては、一方の入力
端子、副ビデオ信号に対応する画像表示タイミン
グにあつては、他方の入力端子に切換えられる。 Next, in the case of display, the main video signal is sent from the video and color signal processing circuit to the switches 29, 30, 31, 32 as a luminance signal, R-Y demodulated signal, G-Y demodulated signal, and B-Y demodulated signal. is derived. Regarding the sub video signal, the horizontal display address generation circuit 18 counts twice as many signals as the color subcarrier to generate a display address designation signal synchronized with the horizontal synchronization signal of the main video signal. Further, in the vertical direction display address generation circuit 19, the horizontal synchronization signal of the main video signal is directly counted, and a display address designation signal synchronized with the vertical synchronization signal of the main video signal is generated. These display address designating signals then pass through the address switching circuit 21 to designate the read address of the memory circuit 24. With this, each switch 29, 30, 3
The other input terminals 1 and 32 receive the luminance signal of the sub video signal, the R-Y demodulated signal, the G-Y demodulated signal, and the B-Y demodulated signal.
-Y demodulated signal is added. switch 29,3
0, 31, and 32 are switched to one input terminal when the image display timing corresponds to the main video signal in FIG. 2, and to the other input terminal when the image display timing corresponds to the sub video signal. It will be done.
上述した多画面表示テレビジヨン受像機による
と、とくに副ビデオ信号中に文字情報が含まれた
場合、副ビデオ信号は水平走査ラインが間引され
て表示されているためみづらくなつたりあるいは
識別できないような場合がある。 According to the above-mentioned multi-screen display television receiver, especially when text information is included in the sub video signal, the sub video signal becomes difficult to see or cannot be identified because the horizontal scanning lines are thinned out. There are cases like this.
この発明は上記の事情に鑑みてなされたもの
で、副ビデオ信号側の一部を主ビデオ信号の表示
時と同様な大きさで表示でき得るようにした多画
面表示テレビジヨン受像機を提供することを目的
とする。 This invention has been made in view of the above circumstances, and provides a multi-screen display television receiver that can display a part of the sub video signal side in the same size as the main video signal. The purpose is to
以下この発明の一実施例を図面を参照して説明
する。第３図はこの発明の一実施例であつて、第
１図と同一符号を付して説明する。すなわち、こ
の受像機にあつては、特にメモリ回路２４に対す
る書き込み信号処理系に特徴を備えるもので、そ
の部分をとくに詳述する。同期分離回路１４Ａか
ら得られる水平同期信号は、モノマルチバイブレ
ータ回路４１にも入力され、また垂直同期信号は
モノマルチバイブレータ回路４３にも入力され
る。このマルチバイブレータ回路４１，４３はそ
れぞれ時定数調整用（後述する枠移動用となる）
の可変抵抗４２，４４を有する。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 shows one embodiment of the present invention, and will be explained using the same reference numerals as in FIG. 1. That is, this receiver is particularly characterized by a write signal processing system for the memory circuit 24, and this portion will be specifically described in detail. The horizontal synchronization signal obtained from the synchronization separation circuit 14A is also input to the mono multivibrator circuit 41, and the vertical synchronization signal is also input to the mono multivibrator circuit 43. These multivibrator circuits 41 and 43 are used for time constant adjustment (for frame movement, which will be described later).
It has variable resistors 42 and 44.
モノマルチバイブレータ回路４１の出力は、水
平方向カウンタ回路４５のリセツト端に加えら
れ、前記モノマルチバイブレータ回路４３の出力
は、垂直方向カウンタ回路４６のリセツト端に加
えられる。これらのカウンタ回路４５，４６の出
力は、第４図に示すような副画面内の枠Ｚをつく
るため枠情報を作るのに利用される。また枠Ｚ内
の画像情報を記憶するときのアドレス指定信号形
成クロツクとしても用いられる。 The output of the mono multivibrator circuit 41 is applied to the reset end of the horizontal counter circuit 45, and the output of the mono multivibrator circuit 43 is applied to the reset end of the vertical counter circuit 46. The outputs of these counter circuits 45 and 46 are used to create frame information for creating a frame Z in the sub-screen as shown in FIG. It is also used as an address designation signal forming clock when storing image information within the frame Z.
前記水平方向カウンタ回路４５の入力クロツク
パルスとしては、映像及び色信号処理回路１３Ｂ
の色副搬送波を２てい倍器１３Ｃで２倍にした周
波数が利用される。また前記垂直方向カウンタ回
路４６の入力クロツクパルスとしては、前記同期
分離回路１４Ａの水平同期信号が利用される。 The input clock pulse of the horizontal direction counter circuit 45 is the input clock pulse of the video and color signal processing circuit 13B.
The frequency obtained by doubling the color subcarrier by the doubler 13C is used. Further, as the input clock pulse for the vertical counter circuit 46, the horizontal synchronization signal of the synchronization separation circuit 14A is used.
水平同期信号、モノマルチバイブレータ回路４
１、水平カウンタ回路４６の処理系は、水平方向
に関する枠Ｚの情報をつくるが、各部の信号波形
は、第５図ａ，ｂ，ｃ，ｄに示すようになる。す
なわち、第５図ａに示す信号が水平同期信号、同
図ｂがモノマルチバイブレータ回路４１の出力、
同図ｃが水平方向カウンタ回路４５のカウント期
間を示すもので、この信号は、カウンタ回路４５
の出力端４５ａ側に得られる。また同図ｄの信号
は、水平方向カウンタ回路４５のカウント期間の
始めと終りに得られるもので、この信号はカウン
タ回路４５の出力端４５ｂ側に得られる。 Horizontal synchronization signal, mono multivibrator circuit 4
1. The processing system of the horizontal counter circuit 46 creates information about the frame Z in the horizontal direction, and the signal waveforms of each part are as shown in FIGS. 5a, b, c, and d. That is, the signal shown in FIG. 5a is the horizontal synchronizing signal, and the signal shown in FIG.
In the figure, c shows the count period of the horizontal direction counter circuit 45, and this signal is applied to the counter circuit 45.
is obtained on the output end 45a side. Further, the signal d in the same figure is obtained at the beginning and end of the counting period of the horizontal direction counter circuit 45, and this signal is obtained at the output terminal 45b side of the counter circuit 45.
次に、垂直同期信号、モノマルチバイブレータ
回路４３、垂直方向カウンタ回路４６の処理系
は、垂直方向に関する枠Ｚの情報をつくるが、各
部の信号波形は、第６図ａ，ｂ，ｃ，ｄに示すよ
うになる。すなわち、第６図ａに示す信号が垂直
同期信号、同図ｂがモノマルチバイブレータ回路
４３の出力、同図ｃが垂直方向カウンタ回路４６
のカウント期間を示すもので、この信号はカウン
タ回路４６の出力端４６ａ側に得られる。また同
図ｄの信号は、垂直カウント期間の始めと終りに
得られるもので、この信号は、カウンタ回路４６
の出力端４６ｂ側に得られる。 Next, the processing system of the vertical synchronization signal, the mono multivibrator circuit 43, and the vertical direction counter circuit 46 creates the information of the frame Z regarding the vertical direction, and the signal waveforms of each part are as shown in FIG. It becomes as shown in . That is, the signal shown in FIG. 6a is the vertical synchronization signal, the signal shown in FIG.
This signal is obtained at the output terminal 46a of the counter circuit 46. Further, the signal d in the same figure is obtained at the beginning and end of the vertical count period, and this signal is used by the counter circuit 46.
is obtained on the output end 46b side.
前記水平方向カウンタ回路４５の出力端４５ｂ
側の信号（第５図ｄ）と、垂直方向カウンタ回路
４６の出力端４６ａ側の信号（第６図ｃ）とは、
アンド回路４７の第１、第２入力端に加えられ
る。また水平方向カウンタ回路４５の出力端４５
ａ側の信号（第５図ｅ）と、垂直方向カウンタ回
路４６の出力端４６ｂ側の信号（第６図ｄ）と
は、アンド回路４８の第１、第２入力端に加えら
れる。 Output end 45b of the horizontal direction counter circuit 45
The signal on the side (FIG. 5 d) and the signal on the output end 46a side of the vertical counter circuit 46 (FIG. 6 c) are as follows.
It is applied to the first and second input terminals of the AND circuit 47. Also, the output terminal 45 of the horizontal direction counter circuit 45
The signal on the a side (FIG. 5e) and the signal on the output end 46b side of the vertical counter circuit 46 (FIG. 6d) are applied to the first and second input ends of the AND circuit 48.
これによつて、枠情報がつくられるもので、ア
ンド回路４７，４８の出力は、オア回路４９を介
して、スイツチ５０を通し、輝度信号情報ライン
のスイツチ５２の一方の入力端と、たとえばＢ−
Ｙ復調信号情報ラインのスイツチ５１の一方の入
力端子に加えられる。スイツチ５１，５２は、ア
ナログデジタル変換器２３からの出力あるいは、
前記オア回路４９からの出力の何れか一方を選択
してメモリ回路２４に導入する。 As a result, frame information is created, and the outputs of the AND circuits 47 and 48 are connected to one input end of the switch 52 of the luminance signal information line via the OR circuit 49 and the switch 50, for example, B. −
It is applied to one input terminal of switch 51 of the Y demodulation signal information line. The switches 51 and 52 output the output from the analog-to-digital converter 23 or
One of the outputs from the OR circuit 49 is selected and introduced into the memory circuit 24.
次に、前記水平方向カウンタ回路４５の出力端
４５ａ側の信号（第５図ｃ）は、スイツチ５３の
一方の端子を介して、水平方向書き込みアドレス
発生回路１５にも入力することができる。このス
イツチ５３は、出力端４５ａ側の信号あるいは同
期分離回路１４Ａからの水平同期信号の何れか一
方を選択して、水平方向書き込みアドレス発生回
路１５に導入する。また、前記垂直方向カウンタ
回路４６の出力端４６ａ側の信号（第６図ｃ）
は、スイツチ５４の一方の端子を介して、垂直方
向書き込みアドレス発生回路１６にも入力するこ
とができる。このスイツチ５４は、出力端４６ａ
側の信号あるいは同期分離回路１４Ａからの垂直
同期信号の何れか一方を選択して、垂直方向書き
込みアドレス発生回路１６に導入する。 Next, the signal on the output terminal 45a side of the horizontal direction counter circuit 45 (FIG. 5c) can also be input to the horizontal direction write address generation circuit 15 via one terminal of the switch 53. This switch 53 selects either the signal on the output terminal 45a side or the horizontal synchronization signal from the synchronization separation circuit 14A, and introduces it into the horizontal direction write address generation circuit 15. Also, a signal on the output end 46a side of the vertical direction counter circuit 46 (FIG. 6c)
can also be input to the vertical write address generation circuit 16 via one terminal of the switch 54. This switch 54 has an output end 46a.
Either the side signal or the vertical synchronization signal from the synchronization separation circuit 14A is selected and introduced into the vertical write address generation circuit 16.
上記スイツチ５３，５４は、各対応するアドレ
ス発生回路１５，１６の同期タイミング切換えス
イツチとして機能する。また、このスイツチ５
３，５４によつて同期タイミングが切換わつた場
合は、各々のアドレス発生回路１５，１６に対す
る使用クロツク周波数も切換えられる。 The switches 53 and 54 function as synchronization timing changeover switches for the corresponding address generation circuits 15 and 16, respectively. Also, this switch 5
When the synchronization timing is switched by 3 and 54, the clock frequency used for each address generation circuit 15 and 16 is also switched.
すなわち、水平方向書き込みアドレス発生回路
１５のクロツク入力端には、スイツチ５５の出力
端が接続され、また垂直方向書き込みアドレス発
生回路１６のクロツク入力端には、スイツチ５６
の出力端子が接続されている。前記スイツチ５５
は、3.58MHzの色副搬送波そのもの、あるいは、
これを２倍にした7.16MHzの周波数クロツクを選
択することができる。また、前記スイツチ５６
は、水平同期信号そのものあるいはこれを1/2に
した周波数クロツクを選択することができる。 That is, the output terminal of the switch 55 is connected to the clock input terminal of the horizontal direction write address generation circuit 15, and the switch 56 is connected to the clock input terminal of the vertical direction write address generation circuit 16.
output terminal is connected. Said switch 55
is the 3.58MHz color subcarrier itself, or
A frequency clock of 7.16MHz, which is twice this frequency, can be selected. In addition, the switch 56
can select the horizontal synchronizing signal itself or a frequency clock halved from the horizontal synchronizing signal.
この発明の受像機は上述の如く構成され、通常
主画像と副画像を表示するときには、各スイツチ
は、第１図の装置と同様な接続関係となるように
設定される。ここで副画像に文字があり、それを
拡大しようとする場合は、各スイツチに対して制
御信号が送られる。すなわち、スイツチ５０，５
１，５２は、第５図ｄ及び第６図ｄの枠情報のと
き自動的にオア回路４９の出力を導入する電子的
なスイツチである。また、スイツチ５３，５５
は、第５図ｃに示す信号期間に自動的に入力端子
５３ａ，５５ａ側を選択するスイツチである。さ
らにスイツチ５４，５６は、第６図ｃに示す信号
期間に自動的に入力端子５４ａ，５６ａ側を選択
するスイツチである。 The television receiver of the present invention is constructed as described above, and when normally displaying a main image and a sub-image, each switch is set to have a connection relationship similar to that of the apparatus shown in FIG. Here, if there are characters in the sub-image and it is desired to enlarge them, a control signal is sent to each switch. That is, switch 50,5
Reference numerals 1 and 52 designate electronic switches that automatically introduce the output of the OR circuit 49 when the frame information of FIG. 5d and FIG. 6d is received. Also, switches 53, 55
is a switch that automatically selects the input terminals 53a and 55a during the signal period shown in FIG. 5c. Furthermore, the switches 54 and 56 are switches that automatically select the input terminals 54a and 56a during the signal period shown in FIG. 6c.
これによつて、メモリ回路２４には、枠情報
と、この枠内の映像情報（文字等のように拡大し
た部分）が記憶されるが、この情報は主ビデオ信
号と１対１の関係つまり走査線が間引されずに記
憶されていることになる。したがつて、第４図に
示すように主画像Ｘと副画像Ｙとが表示された場
合、副画像Ｙのうち一部（枠内）の画は、メモリ
回路２４に記憶する前の圧縮されない信号と１対
１の関係である。 As a result, frame information and video information within this frame (enlarged portions such as characters) are stored in the memory circuit 24, but this information has a one-to-one relationship with the main video signal. This means that the scanning lines are stored without being thinned out. Therefore, when the main image X and the sub-image Y are displayed as shown in FIG. There is a one-to-one relationship with the signal.
このため、副画像内に文字等のように圧縮（走
査線間引）してはみづらい信号があつた場合、こ
れを圧縮することなくみることができる。また、
文字等が副画像の何れの部分に位置しても、枠Ｚ
を、抵抗４２，４４の調整によつて水平垂直方向
へ移動すればその枠内画像を拡大することができ
る。 Therefore, if there is a signal such as a character in the sub-image that would be difficult to compress (scanning line thinning), it can be viewed without being compressed. Also,
No matter where the text, etc. is located in the sub-image, the frame Z
By moving the frame in the horizontal and vertical directions by adjusting the resistors 42 and 44, the image within the frame can be enlarged.
上述したようにこの発明においては、次によう
な信号処理手段を備えるものである。まず、一方
のチヤンネルを表示する主画像に関しては、送ら
れてくる水平周波数と、スクリーン上の表示画の
水平走査線数が１対１の関係にある。次に、他方
のチヤンネルを表示する副画像に関しては、送ら
れてくる水平周波数と、該スクリーン上の表示画
の水平走査線波数が１対数分の１（１対1/2）の関
係にある。これによつて、画面の広い主画像と、
この一部に時間的に圧縮された副画像とを表示し
得る。この場合、副画像の情報を記憶するメモリ
回路に対しては、その一部に時間的に圧縮されな
い情報を記憶せしめるものである。したがつて、
メモリ回路の情報が読み出されて表示されたとき
は、前記主画像における送られて来た水平周波数
と、表示画の水平走査線数とが１対１の関係にな
る部分が表示される。 As described above, the present invention includes the following signal processing means. First, regarding the main image displayed on one channel, there is a one-to-one relationship between the transmitted horizontal frequency and the number of horizontal scanning lines of the displayed image on the screen. Next, regarding the sub-image that displays the other channel, the horizontal frequency that is sent and the horizontal scanning line wave number of the displayed image on the screen are in a 1/1 logarithmic (1:1/2) relationship. . This allows for a wide main image on the screen,
A temporally compressed sub-image can be displayed in this part. In this case, a part of the memory circuit that stores sub-image information is made to store information that is not compressed in time. Therefore,
When the information in the memory circuit is read out and displayed, a portion of the main image where the transmitted horizontal frequency and the number of horizontal scanning lines of the display image have a one-to-one relationship is displayed.
上記したようにこの発明は、圧縮されて表示さ
れる副画像の一部を拡大して表示し得るように
し、これを簡単な構成で実現し得る多画面表示テ
レビジヨン受像機を提供することができる。 As described above, the present invention is capable of enlarging and displaying a part of a sub-image that is compressed and displayed, and provides a multi-screen display television receiver that can realize this with a simple configuration. can.
第１図は、従来考えられた多画面表示テレビジ
ヨン受像機の構成説明図、第２図は第１図の受像
機による表示形態を示す図、第３図はこの発明の
一実施例を示す構成説明図、第４図は第３図の受
像機のスクリーン上の表示例を示す図、第５図ａ
〜ｄ、第６図ａ〜ｄは第３図の回路各部信号波形
図である。
１４Ａ……同期分離回路、１５……水平方向書
き込みアドレス発生回路、１６……垂直方向書き
込みアドレス発生回路、２４……メモリ回路、４
１，４３……モノマルチバイブレータ回路、４５
……水平方向カウンタ回路、４６……垂直方向カ
ウンタ回路、５３，５４，５５……スイツチ。
FIG. 1 is an explanatory diagram of the configuration of a conventional multi-screen display television receiver, FIG. 2 is a diagram showing the display form of the receiver of FIG. 1, and FIG. 3 is an illustration of an embodiment of the present invention. An explanatory diagram of the configuration, FIG. 4 is a diagram showing an example of the display on the screen of the receiver in FIG. 3, and FIG. 5 a
-d and FIGS. 6a to 6d are signal waveform diagrams of various parts of the circuit in FIG. 3. 14A...Synchronization separation circuit, 15...Horizontal write address generation circuit, 16...Vertical write address generation circuit, 24...Memory circuit, 4
1,43...Mono multivibrator circuit, 45
...Horizontal counter circuit, 46...Vertical counter circuit, 53, 54, 55...Switch.
Claims (1)
る手段を有し、スクリーン上に第１の画像信号に
よる主画像を表示するとともに、この主画像の一
部に時間的に圧縮された第２の画像信号による副
画像を表示可能とする多画面表示テレビジヨン受
像機において、 前記副画像となる情報を記憶するメモリ回路
と、このメモリ回路に対して前記副画像の一部が
その表示形態として前記主画像における水平周波
数の走査線と１対１の関係と同じになるように処
理して該情報を時間的に非圧縮で記憶せしめる手
段を備え、 この手段は、前記第２のチヤンネルの信号の水
平・垂直同期信号を分離する同期分離回路と、前
記水平同期信号が加えられ、その時間的位置を外
部調整によつて修正できる第１のタイミング手段
と、この第１のタイミング手段の出力によつてリ
セツトされ、前記第２のチヤンネルの色副搬送波
周波数の２倍の周波数信号をカウント入力とする
水平方向カウンタ回路と、 前記垂直同期信号が加えられ、この時間的位置
を外部調整によつて修正できる第２のタイミング
手段と、この第２のタイミング手段の出力によつ
てリセツトされ、前記水平同期信号をカウント入
力とする垂直方向カウンタ回路と、 前記副画像の一部情報を非圧縮で前記メモリに
書き込むに際して、前記色副搬送波周波数の２倍
の周波数信号をクロツク入力とし、かつ前記水平
方向カウンタ回路の位置決めパルス期間をアドレ
ス指定信号発生期間として動作する水平方向書き
込みアドレス発生回路と、同じく前記副画像の一
部情報を非圧縮で前記メモリに書き込むに際し
て、前記水平周期信号をクロツク入力とし、かつ
前記垂直方向カウンタ回路の位置決めパルス期間
をアドレス指定信号発生期間として動作する垂直
方向書き込みアドレス発生回路とを具備したこと
を特徴とする多画面表示テレビジヨン受像機。[Scope of Claims] 1. It has means for receiving image signals of the first and second channels, and displays a main image based on the first image signal on the screen, and temporally displays a part of this main image. A multi-screen television receiver capable of displaying a sub-image based on a second image signal compressed into means for storing the information in a temporally uncompressed manner by processing the information so that the display format thereof is the same as the one-to-one relationship with the scanning line of the horizontal frequency in the main image; a synchronization separation circuit for separating horizontal and vertical synchronization signals of a second channel signal; first timing means to which said horizontal synchronization signal is applied and whose temporal position can be modified by external adjustment; a horizontal counter circuit reset by the output of the timing means and having as a count input a signal with a frequency twice the color subcarrier frequency of the second channel; a vertical counter circuit which is reset by the output of the second timing means and which takes the horizontal synchronization signal as a count input; and a part of the sub-image. a horizontal write address which uses a frequency signal twice the color subcarrier frequency as a clock input and operates a positioning pulse period of the horizontal counter circuit as an addressing signal generation period when writing information to the memory in an uncompressed manner; The generation circuit operates with the horizontal periodic signal as a clock input and the positioning pulse period of the vertical counter circuit as an addressing signal generation period when writing part of the information of the sub-image to the memory in an uncompressed manner. A multi-screen display television receiver comprising a vertical write address generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13962980A JPS5763972A (en) | 1980-10-06 | 1980-10-06 | Televison picture receiver of multiscreen display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13962980A JPS5763972A (en) | 1980-10-06 | 1980-10-06 | Televison picture receiver of multiscreen display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5763972A JPS5763972A (en) | 1982-04-17 |
| JPH024189B2 true JPH024189B2 (en) | 1990-01-26 |
Family
ID=15249724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13962980A Granted JPS5763972A (en) | 1980-10-06 | 1980-10-06 | Televison picture receiver of multiscreen display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5763972A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1215099B (en) * | 1986-09-02 | 1990-01-31 | Seleco Spa | PERFECTED TELEVISION RECEIVER |
| US5043811A (en) * | 1989-06-15 | 1991-08-27 | Sharp Kabushiki Kaisha | Scanning line number converting device for video signal, and down-converter and picture-in-picture TV receiver using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54105920A (en) * | 1978-02-07 | 1979-08-20 | Matsushita Electric Ind Co Ltd | Picture display device |
-
1980
- 1980-10-06 JP JP13962980A patent/JPS5763972A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54105920A (en) * | 1978-02-07 | 1979-08-20 | Matsushita Electric Ind Co Ltd | Picture display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5763972A (en) | 1982-04-17 |
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