JPS6174354A - 高周波デバイス用パツケ−ジ - Google Patents
高周波デバイス用パツケ−ジInfo
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- JPS6174354A JPS6174354A JP19624284A JP19624284A JPS6174354A JP S6174354 A JPS6174354 A JP S6174354A JP 19624284 A JP19624284 A JP 19624284A JP 19624284 A JP19624284 A JP 19624284A JP S6174354 A JPS6174354 A JP S6174354A
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- JP
- Japan
- Prior art keywords
- package
- frequency device
- ceramic frame
- device package
- package body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
- H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
この発明は高周波領域で用いる半導体装置用パツケージ
で、特に熱放散性を良好とした特性を有するものに関す
るものである。
で、特に熱放散性を良好とした特性を有するものに関す
るものである。
口、従来技術
最近における半導体デバイス技術の進歩は著しく、超高
速論理ＩＣの発達や高周波領域で使用される半導体パッ
ケージの量は増大している。その中でもＧａＡｓ結晶技
術の進歩によりこれを用いたＩＣやマイクロ波素子が実
用段階に入っており、これ用の半導体パッケージについ
ても従来に無い新しい特性のパッケージが要望されてい
る。
速論理ＩＣの発達や高周波領域で使用される半導体パッ
ケージの量は増大している。その中でもＧａＡｓ結晶技
術の進歩によりこれを用いたＩＣやマイクロ波素子が実
用段階に入っており、これ用の半導体パッケージについ
ても従来に無い新しい特性のパッケージが要望されてい
る。
そのパッケージとしては、■熱放散性の良好なこと、■
半導体素子搭載部では半導体素子と熱膨腸係数が近似し
ていること、に加えて■高周波領域での信号の伝播波形
に乱れや里腹が生じないこと、が必須の要請となってい
る。
半導体素子搭載部では半導体素子と熱膨腸係数が近似し
ていること、に加えて■高周波領域での信号の伝播波形
に乱れや里腹が生じないこと、が必須の要請となってい
る。
従来このような用途に用いるパッケージとしてはＢｅＯ
を用いたものパッケージが一般的である。
を用いたものパッケージが一般的である。
即ち第２図（ａ）、第２図（ｂ）、第２図（ｃ）に示す
ようにＢｅＯパッケージ本体（ｌｌ）の表面に所要の導
電性パターンをメタライズ！Ｉ３１シた後、外部端子の
リード（６）を銀ロー付（７）シたものである。そして
メタライズ（１唱こ半導体素子（４）を取り付ける。ま
た半導体素子（４）を保護するために内部調整回路部品
（５）を同時に搭載することが多い。このパッケージの
場合には半導体素子をアースするためＢｅＯパッケージ
本体（＋ｌの導電性のメタライズ（１３）を第２図（ｃ
）の断面図に示すように本体（１１）の側面を通して下
面にも施して電気的に接続している。
ようにＢｅＯパッケージ本体（ｌｌ）の表面に所要の導
電性パターンをメタライズ！Ｉ３１シた後、外部端子の
リード（６）を銀ロー付（７）シたものである。そして
メタライズ（１唱こ半導体素子（４）を取り付ける。ま
た半導体素子（４）を保護するために内部調整回路部品
（５）を同時に搭載することが多い。このパッケージの
場合には半導体素子をアースするためＢｅＯパッケージ
本体（＋ｌの導電性のメタライズ（１３）を第２図（ｃ
）の断面図に示すように本体（１１）の側面を通して下
面にも施して電気的に接続している。
ハ１発明が解決しようとする問題点
しかしながら上記のＢｅＯパッケージ本体は、ｆｌ）
ＢｅＯが毒性を有するもので従って製造上及び使用上
大きな制約があり、コスト的にも高価なものとならざる
を得ない。
ＢｅＯが毒性を有するもので従って製造上及び使用上
大きな制約があり、コスト的にも高価なものとならざる
を得ない。
（２１ＢｅＯパッケージ本体の側面までパターンをメタ
ライズする必要があるので、製造が厄介で構造複雑であ
り従って製造コストが高くなる。
ライズする必要があるので、製造が厄介で構造複雑であ
り従って製造コストが高くなる。
（３）更に重要な欠点としてはＢｅＯの熱膨腸係数は７
．６ Ｘ １０ ａｍ／ｃｍ℃でありＧａＡｓの熱膨
腸係数が６．５ Ｘ １０ ｃＩｒＬ／ｃｍ′ｃで不整
合である。従って素子や素子とマウント材との接合界面
における信頼性が低下する。特に信頼性を必要とされる
用途を対象とする高周波デバイスではこの点は重要′
である。等の問題点がある。
．６ Ｘ １０ ａｍ／ｃｍ℃でありＧａＡｓの熱膨
腸係数が６．５ Ｘ １０ ｃＩｒＬ／ｃｍ′ｃで不整
合である。従って素子や素子とマウント材との接合界面
における信頼性が低下する。特に信頼性を必要とされる
用途を対象とする高周波デバイスではこの点は重要′
である。等の問題点がある。
本発明は上記問題点を解消した高周波デバイス用パッケ
ージを提供することを目的とするものである。
ージを提供することを目的とするものである。
二１問題点を解決するための手段
この発明は表面にＡｕ、Ａｇ、Ｃｕ、Ｎｉの一種あるい
は少なくとも二種以上の材料を併せて１μｍ以上の厚さ
に被覆したＣｕを５〜２５ｗＬ％含有するＣｕ−Ｗ合金
材料で、上面に半導体素子を搭載する凸部をもうけた金
属基体ブロックをパッケージ本体とし、該凸部の外形と
同じ形の開孔を有し表面に所要の導電性のあるメタライ
ズパターンを備えた壁部をなす厚さ２０μｍ以上のＡｅ
２ｏ３のセラミックフレームをパッケージ本体の上に固
着した高周波デバイス用パッケージであり、該本体に半
導体素子、セラミックフレームの導電性メタライズパタ
ーン部分に外部導出用リードと必要により内部調整回路
部品を固着するようにしたことを特徴とするものである
。
は少なくとも二種以上の材料を併せて１μｍ以上の厚さ
に被覆したＣｕを５〜２５ｗＬ％含有するＣｕ−Ｗ合金
材料で、上面に半導体素子を搭載する凸部をもうけた金
属基体ブロックをパッケージ本体とし、該凸部の外形と
同じ形の開孔を有し表面に所要の導電性のあるメタライ
ズパターンを備えた壁部をなす厚さ２０μｍ以上のＡｅ
２ｏ３のセラミックフレームをパッケージ本体の上に固
着した高周波デバイス用パッケージであり、該本体に半
導体素子、セラミックフレームの導電性メタライズパタ
ーン部分に外部導出用リードと必要により内部調整回路
部品を固着するようにしたことを特徴とするものである
。
以下図面を用いて本発明を説明する。第１図（ａ）。
第１図（ｂ）、第１図（ｃ）に示すように、表面にＡｇ
等の材料を１μｍｎ以上の厚さに被覆したＣｕ−Ｗ合金
材料のパッケージ本体（＋）の上面に凸部（８）がもう
けられている。このパッケージ本体（りに凸部（８１と
同じ外形の開口を有し厚さ２０μｍ以上のＡｌ２Ｏ３の
セラミックフレーム（２）をロー付けしである（このロ
ー付けは図示せず）。凸部（８）の高さはセラミックフ
レームの厚さと同一としロー付けした時パッケージ本体
の表面が平面になるようにするのが好ましい。セラミッ
クフレーム（２）の表面には所要の導電性のメタライズ
パターン（３）が施され、該メタライズ（３）はセラミ
ックフレーム（２）の裏面まで行われている。
等の材料を１μｍｎ以上の厚さに被覆したＣｕ−Ｗ合金
材料のパッケージ本体（＋）の上面に凸部（８）がもう
けられている。このパッケージ本体（りに凸部（８１と
同じ外形の開口を有し厚さ２０μｍ以上のＡｌ２Ｏ３の
セラミックフレーム（２）をロー付けしである（このロ
ー付けは図示せず）。凸部（８）の高さはセラミックフ
レームの厚さと同一としロー付けした時パッケージ本体
の表面が平面になるようにするのが好ましい。セラミッ
クフレーム（２）の表面には所要の導電性のメタライズ
パターン（３）が施され、該メタライズ（３）はセラミ
ックフレーム（２）の裏面まで行われている。
このように構成したパッケージ本体に図示のように凸部
（８）の上に直接半導体素子（４）を固着し、必要によ
りセラミックフレーム（２）のメタライズパターン（３
）の上に内部調整回路部品（５）を固着する。また同様
にセラミックフレーム（２）のメタライズパタ−ン（３
）の両端部分にリード（６）をロー付け（７）する。
（８）の上に直接半導体素子（４）を固着し、必要によ
りセラミックフレーム（２）のメタライズパターン（３
）の上に内部調整回路部品（５）を固着する。また同様
にセラミックフレーム（２）のメタライズパタ−ン（３
）の両端部分にリード（６）をロー付け（７）する。
この場合にセラミックフレームとＣｕ−Ｗ合金の本体と
の接合、外部導出リードの接合、或いはメタライズパタ
ーンの形成の工程順位はいずれが先でも可能である。ま
たロー付は材料は種々の材質のものが使用可能であり、
メタライズパターンの形成方式についても厚膜法、薄膜
法のいずれかを適宜選択することができる。
の接合、外部導出リードの接合、或いはメタライズパタ
ーンの形成の工程順位はいずれが先でも可能である。ま
たロー付は材料は種々の材質のものが使用可能であり、
メタライズパターンの形成方式についても厚膜法、薄膜
法のいずれかを適宜選択することができる。
Ｗの熱膨腸係数は４．６ Ｘ Ｉ Ｏ備／ ｃｍ ℃で
あり、パッケージ本体のＣｕを５〜２５ｗｔ％含有する
Ｃｕ−Ｗ合金は高周波デバイス用半導体材料として用い
られるＧａＡｓ結晶の熱膨腸係数と整合する。
あり、パッケージ本体のＣｕを５〜２５ｗｔ％含有する
Ｃｕ−Ｗ合金は高周波デバイス用半導体材料として用い
られるＧａＡｓ結晶の熱膨腸係数と整合する。
従って半導体素子を搭載する部分での素子とマウント材
（パッケージ本体）との接合界面における信頼性が向上
する。さらに今後ますます予測される素子の大型下への
対処を可能にする。加えてこのＣｕ−Ｗ合金は熱伝導性
が良好で素子の高出力化への対応が可能な他、Ｃｕ−Ｗ
合金は当然のこととして導電材料であるため前記第２図
に示した従来のパッケージで見られるようなセラミック
の側面メタライズの如き複雑な構造をもちいる必要かな
い。
（パッケージ本体）との接合界面における信頼性が向上
する。さらに今後ますます予測される素子の大型下への
対処を可能にする。加えてこのＣｕ−Ｗ合金は熱伝導性
が良好で素子の高出力化への対応が可能な他、Ｃｕ−Ｗ
合金は当然のこととして導電材料であるため前記第２図
に示した従来のパッケージで見られるようなセラミック
の側面メタライズの如き複雑な構造をもちいる必要かな
い。
パッケージの壁部は厚さ２０μｍ以上のＡｌ２Ｏ３セラ
ミックフレームを使用しであるので、素子搭載部と外部
導出リードとの間の電気的絶縁は完全であり、一方また
この絶縁体はコンデンサーとして機能することによって
特性インピーダンスの劣化など高周波デバイスにおいて
特に問題となる電気信号伝播上の阻害要因を抑制するこ
とができる。
ミックフレームを使用しであるので、素子搭載部と外部
導出リードとの間の電気的絶縁は完全であり、一方また
この絶縁体はコンデンサーとして機能することによって
特性インピーダンスの劣化など高周波デバイスにおいて
特に問題となる電気信号伝播上の阻害要因を抑制するこ
とができる。
パッケージ本体のＣｕ−Ｗ合金は表面にＡｕ 、Ａｇ
。
。
Ｃｕ、Ｎｉの内１種あるいは２種以上の材料を併せて１
μｍ以上の厚さで被覆しであるので、メタライズしたＡ
ｌ２Ｏ３セラミックフレームとのロー付は性と半導体素
子を固着する時のボンディング性が良好であり、またこ
の被覆はパッケージ本体の耐蝕性を向上するものである
。またセラミツフッ ゛レームの厚さとパッケ
ージ本体の半導体素子の搭載部の凸部の高さが一致させ
るとパッケージの表面が平面となっているので半導体素
子等の実装が容易になる。
μｍ以上の厚さで被覆しであるので、メタライズしたＡ
ｌ２Ｏ３セラミックフレームとのロー付は性と半導体素
子を固着する時のボンディング性が良好であり、またこ
の被覆はパッケージ本体の耐蝕性を向上するものである
。またセラミツフッ ゛レームの厚さとパッケ
ージ本体の半導体素子の搭載部の凸部の高さが一致させ
るとパッケージの表面が平面となっているので半導体素
子等の実装が容易になる。
更に付言すれば、用いるＣｕ−Ｗ合金の組成においてＣ
ｕの含有量を５〜２５ｗｔ％とするのは、半導体素子及
びＡｌ２Ｏ３セラミックフレームとの熱膨腸係数の整合
を図りつつ、且つ今後ますます増大すると予測される消
費電力３Ｗ以上の高出力半導体素子から充分の熱放散が
得られるように熱導電性が大きいからである。
ｕの含有量を５〜２５ｗｔ％とするのは、半導体素子及
びＡｌ２Ｏ３セラミックフレームとの熱膨腸係数の整合
を図りつつ、且つ今後ますます増大すると予測される消
費電力３Ｗ以上の高出力半導体素子から充分の熱放散が
得られるように熱導電性が大きいからである。
このＣｕ−Ｗ合金とじては特性を安定するために、粉末
焼結技術によるものが良く、Ｗ中にＣｕが均一に存在し
た材料、例えばＣｕとＷの混合粉末を焼結したものやＷ
粉末の焼結体にＣｕを均一に溶浸したもの等が好ましい
。
焼結技術によるものが良く、Ｗ中にＣｕが均一に存在し
た材料、例えばＣｕとＷの混合粉末を焼結したものやＷ
粉末の焼結体にＣｕを均一に溶浸したもの等が好ましい
。
図面では本発明の説明のため外部リードが２本、半導体
素子１個、内部調整回路部品１個の場合を説明したが、
本発明はリードが３本以上、或いは複数の半導体素子、
内部調整回路部品が０或いは複数の場合にも適用できる
ことは勿論である。
素子１個、内部調整回路部品１個の場合を説明したが、
本発明はリードが３本以上、或いは複数の半導体素子、
内部調整回路部品が０或いは複数の場合にも適用できる
ことは勿論である。
以上に本発明の高周波デバイス用パッケージの基本構造
を説明したが、メタライズパターンの上にＮｉ、Ａｕ等
のメッキを施し１μｍ程度被覆するとロー付は性、耐蝕
性が改善される、或いはパッケージ本体、セラミックフ
レーム、外部導出用リード等を組立てたのち表面の導体
部（パッケージ本体を含む）を適当な厚さにＡｕ等のメ
ッキを施すと特性を害することなく全体の耐蝕性がさら
に改善されるものである。
を説明したが、メタライズパターンの上にＮｉ、Ａｕ等
のメッキを施し１μｍ程度被覆するとロー付は性、耐蝕
性が改善される、或いはパッケージ本体、セラミックフ
レーム、外部導出用リード等を組立てたのち表面の導体
部（パッケージ本体を含む）を適当な厚さにＡｕ等のメ
ッキを施すと特性を害することなく全体の耐蝕性がさら
に改善されるものである。
ホ、実施例
粉末冶金法によりＷ粉末を焼結しＣｕを溶浸して第１図
に示すような中央一部に０．２朋の高さの凸部をもうけ
た板状のＣｕを１５％含有するＣｕ −Ｗ合金材料のパ
ッケージ本体を作製し、その表面に厚さ１μｍのＮｉメ
ッキを施した。一方該本体の凸部と同じ形の開孔をもう
けた厚さ０．２ｍｍのＡＩ！２０３セラミック基板の裏
面全面と表面の所要の部分にＭ ｏ −Ｍｎのメタライ
ズ層を法でもうけた後そのメタライズ層の上に厚さ１μ
ｍのＮｉメッキを施した。
に示すような中央一部に０．２朋の高さの凸部をもうけ
た板状のＣｕを１５％含有するＣｕ −Ｗ合金材料のパ
ッケージ本体を作製し、その表面に厚さ１μｍのＮｉメ
ッキを施した。一方該本体の凸部と同じ形の開孔をもう
けた厚さ０．２ｍｍのＡＩ！２０３セラミック基板の裏
面全面と表面の所要の部分にＭ ｏ −Ｍｎのメタライ
ズ層を法でもうけた後そのメタライズ層の上に厚さ１μ
ｍのＮｉメッキを施した。
このＣｕ −Ｗ合金のパッケージ本体にＡｌ２Ｏ３セラ
ミックフレームを孔と開孔を合わせて銀ローで接合シ、
その上にコバールのリードを銀ロー付けした後、導体部
の全面に厚さ２μｍのＡｕメッキを施してパッケージを
完成した。
ミックフレームを孔と開孔を合わせて銀ローで接合シ、
その上にコバールのリードを銀ロー付けした後、導体部
の全面に厚さ２μｍのＡｕメッキを施してパッケージを
完成した。
パフケージのＣｕ −Ｗ合金の表面部分にｌ０ＧＨｚ帯
で動作する消費電力３ＷのＧａＡＳを用いたマイクロ波
素子を搭載し、−６５°Ｃから＋１５０°Ｃの範囲で２
００サイクルのヒートサイクルをかけた。その後所要の
動作条件で動作させたところ、放熱性は良好であり、特
性的にも全く劣化がな（、従って高い信頼性を有する半
導体装置が得られることが確認された。
で動作する消費電力３ＷのＧａＡＳを用いたマイクロ波
素子を搭載し、−６５°Ｃから＋１５０°Ｃの範囲で２
００サイクルのヒートサイクルをかけた。その後所要の
動作条件で動作させたところ、放熱性は良好であり、特
性的にも全く劣化がな（、従って高い信頼性を有する半
導体装置が得られることが確認された。
へ０発明の効果
以上に詳しく説明したように本発明の高周波デバイス用
パッケージは高周波半導体デバイスにおいて問題となる
、放熱性、素子との熱膨腸係数の整合性、電気信号伝播
への悪影響等そのは頼性にかかわる問題点を解消すると
共に製造上、使用上の制約を減少するもので、今後ます
ます需要か増大する高周波用のパッケージとして有効な
ものである。
パッケージは高周波半導体デバイスにおいて問題となる
、放熱性、素子との熱膨腸係数の整合性、電気信号伝播
への悪影響等そのは頼性にかかわる問題点を解消すると
共に製造上、使用上の制約を減少するもので、今後ます
ます需要か増大する高周波用のパッケージとして有効な
ものである。
第１図（ａ）は本発明の実施例の平面図、第１図（ｂ）
はそのＢ−Ｂ断面図、第１図（ｃ）は同じ＜Ａ−Ａ断面
図である。第２図（ａ）は従来のパッケージの平面図、
第２ ｆｆ１（ｂ３はそのＣ−Ｃ断面図、第２図＜ｃ）
は同じ＜Ｄ−Ｄ断面図である。 ｆ、Ｉ）・・Ｃｕ−Ｗ合金パッケージ本体、（２）
セラミック（ＡｌｚＯａ）フレーム、ｉ、３１Ｑ３１・
−・メタライズパターン、１・Ｉ）・半容体素子、
（５）・・・内部調整回路部品、ｆＧ＋ ・外部リード
、 （７）・・ロー付け、（８）・・凸部、 （１１）・・・ＢｅＯパッケージ基体。 代理人 弁理士 １）中 理 夫 第１図（ａ−） 第１図（４）手続補正書（自
発） 昭和５９年１０月３Ｉ日
はそのＢ−Ｂ断面図、第１図（ｃ）は同じ＜Ａ−Ａ断面
図である。第２図（ａ）は従来のパッケージの平面図、
第２ ｆｆ１（ｂ３はそのＣ−Ｃ断面図、第２図＜ｃ）
は同じ＜Ｄ−Ｄ断面図である。 ｆ、Ｉ）・・Ｃｕ−Ｗ合金パッケージ本体、（２）
セラミック（ＡｌｚＯａ）フレーム、ｉ、３１Ｑ３１・
−・メタライズパターン、１・Ｉ）・半容体素子、
（５）・・・内部調整回路部品、ｆＧ＋ ・外部リード
、 （７）・・ロー付け、（８）・・凸部、 （１１）・・・ＢｅＯパッケージ基体。 代理人 弁理士 １）中 理 夫 第１図（ａ−） 第１図（４）手続補正書（自
発） 昭和５９年１０月３Ｉ日
Claims (1)
- 【特許請求の範囲】 １、高周波デバイス用パッケージにおいて、表面にＡｕ
、Ａｇ、Ｃｕ、Ｎｉの一種あるいは少なくとも２、特許
請求の範囲種以上の材料を１μｍ以上の厚さに被覆した
Ｃｕを５〜２５ｗｔ％含有するＣｕ−Ｗ合金材料を用い
、上面に半導体素子を搭載するための凸部をもうけた金
属基体ブロックをパッケージ本体とし、該凸部と同じ形
の開孔を有し表面（裏面を含む）に所要の導電性のある
メタライズパターン備えた壁部をなす厚さ２０μｍ以上
のＡｌ＿２Ｏ＿３のセラミックフレームを前記パッケー
ジ本体の上面に固着した高周波デバイス用パッケージで
あり、パッケージ本体の凸部に半導体素子を又セラミッ
クフレームの導電性メタライズパターン部分に１個或い
は複数の外部導出用リード及び必要により内部調整回路
部品を固着することを特徴とする高周波デバイス用パッ
ケージ ２、金属基体ブロックのパッケージ本体が粉末焼結法に
より金属基体中のＣｕがＷ中に均一に存在しているよう
に製造されたものであることを特徴とする特許請求の範
囲第１項記載の高周波デバイス用パッケージ ３、パッケージ本体とセラミックフレームを銀ロー付け
によつて固着することを特徴とする特許請求の範囲第１
項もしくは第２項記載の高周波デバイス用パッケージ ４、メタライズパターンの表面にＮｉ、Ａｕ等の耐蝕性
金属を被覆したことを特徴とする特許請求の範囲第１項
乃至第３項いずれかに記載の高周波デバイス用パッケー
ジ ５、組立完了後に表面の導体部にＡｕ等の耐蝕性金属を
被覆したことを特徴とする特許請求の範囲第１項乃至第
４項いずれかに記載の高周波デバイス用パッケージ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19624284A JPS6174354A (ja) | 1984-09-19 | 1984-09-19 | 高周波デバイス用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19624284A JPS6174354A (ja) | 1984-09-19 | 1984-09-19 | 高周波デバイス用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174354A true JPS6174354A (ja) | 1986-04-16 |
Family
ID=16354554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19624284A Pending JPS6174354A (ja) | 1984-09-19 | 1984-09-19 | 高周波デバイス用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103291A (en) * | 1989-08-30 | 1992-04-07 | Hewlett-Packard Company | Hermetically sealed package for electronic components |
| US5157479A (en) * | 1987-04-28 | 1992-10-20 | Sumitomo Electric Industries, Ltd. | Semiconductor device being capable of improving the packing density with a high heat radiation characteristics |
-
1984
- 1984-09-19 JP JP19624284A patent/JPS6174354A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157479A (en) * | 1987-04-28 | 1992-10-20 | Sumitomo Electric Industries, Ltd. | Semiconductor device being capable of improving the packing density with a high heat radiation characteristics |
| US5103291A (en) * | 1989-08-30 | 1992-04-07 | Hewlett-Packard Company | Hermetically sealed package for electronic components |
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