JPS6173446A - 装置内部の直列データ伝送における識別コードの設定方法 - Google Patents
装置内部の直列データ伝送における識別コードの設定方法Info
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- JPS6173446A JPS6173446A JP59195573A JP19557384A JPS6173446A JP S6173446 A JPS6173446 A JP S6173446A JP 59195573 A JP59195573 A JP 59195573A JP 19557384 A JP19557384 A JP 19557384A JP S6173446 A JPS6173446 A JP S6173446A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔差莱上の利用分野〕
この発明は、送信部に直列接続さi″L几受信部の各々
に個別の識別コードを設定する、直列データ伝送VC,
ひける識別コードの設定方法に関する。
に個別の識別コードを設定する、直列データ伝送VC,
ひける識別コードの設定方法に関する。
1つの送信部から複数の受信部の各々へ個別にデータを
伝送するシステムtS成する場合、送信部と各受信部と
全各々伝送線で接続すると、配線が複雑になる。そこで
、送信部に各受信部を直列接続し、各受信部へ直列にデ
ータを伝送することがしばしば行われる。この場合、各
受信部には識別コードを設定する友めのスイッチが設け
ら几、このスイッチによって各受信部に各々別個の識別
コードが設定さルる。そして、送信部はデータに伝送先
の受信部金示す識別コードを付加して送出する。送出さ
几たデータは、付加さ几た識別コードが示す受信部内に
取込ま几る。
伝送するシステムtS成する場合、送信部と各受信部と
全各々伝送線で接続すると、配線が複雑になる。そこで
、送信部に各受信部を直列接続し、各受信部へ直列にデ
ータを伝送することがしばしば行われる。この場合、各
受信部には識別コードを設定する友めのスイッチが設け
ら几、このスイッチによって各受信部に各々別個の識別
コードが設定さルる。そして、送信部はデータに伝送先
の受信部金示す識別コードを付加して送出する。送出さ
几たデータは、付加さ几た識別コードが示す受信部内に
取込ま几る。
ところで、近年、電子楽器等においては、楽音発生回路
として同一のLSI を複数個設け、各LSI に
各々異なるデータを与えて異なる音色の楽音を発生させ
る場合が多い。このような場合、各LSI (受信部
)毎に識別コード設定用のスイッチを設けることは、た
だでさえスイッチ類の多い電子楽器に更にスイッチが増
えることになり、操作ミスを起こし易<、i7を構成も
複雑になり、好ましくない。ま之、スイッチの配線が複
雑になる問題もある。
として同一のLSI を複数個設け、各LSI に
各々異なるデータを与えて異なる音色の楽音を発生させ
る場合が多い。このような場合、各LSI (受信部
)毎に識別コード設定用のスイッチを設けることは、た
だでさえスイッチ類の多い電子楽器に更にスイッチが増
えることになり、操作ミスを起こし易<、i7を構成も
複雑になり、好ましくない。ま之、スイッチの配線が複
雑になる問題もある。
この発明は上記事1’%fk考慮してなさnたもので、
その目的は各受信部に識別コード設定用のスイッチ等を
設ける必要がなく、シ友がって、人手による識別コード
設定操作を全く必要とせず、しかも複数の同一構成によ
る受信部の各々に個別の識別コードを設定することがで
きる。直列データ伝送における識別コードの設定方法を
提供することにある。
その目的は各受信部に識別コード設定用のスイッチ等を
設ける必要がなく、シ友がって、人手による識別コード
設定操作を全く必要とせず、しかも複数の同一構成によ
る受信部の各々に個別の識別コードを設定することがで
きる。直列データ伝送における識別コードの設定方法を
提供することにある。
〔問題を解決する几めの手段]
この発明による方法においては、起動時において、まず
送信部が最上位の受信部、すなわち送信部に直精さfL
之第1受信部へ識別コード全出力する。第1受信部はそ
の識別コードを内部の記憶手、段に記憶すると共に、そ
の識別コードに特定の変換処理を行って新たな識別コー
ド全作成し、作成しfc識別コードを次の第2受信部へ
出力する。第2受侶部は第1受信部と全く同様に、供給
さf′L、fc識別コード金記憶し、ま7を特定の変換
処理(第1受信部の変換処理と同一)を行って第3受信
部へ出力する。以下、第3、第4・・・の各受信部にお
いて同様の処理が繰返えさnl こ几により、各受信
部に各々別個の識別コードが自動的に設定さnる。
送信部が最上位の受信部、すなわち送信部に直精さfL
之第1受信部へ識別コード全出力する。第1受信部はそ
の識別コードを内部の記憶手、段に記憶すると共に、そ
の識別コードに特定の変換処理を行って新たな識別コー
ド全作成し、作成しfc識別コードを次の第2受信部へ
出力する。第2受侶部は第1受信部と全く同様に、供給
さf′L、fc識別コード金記憶し、ま7を特定の変換
処理(第1受信部の変換処理と同一)を行って第3受信
部へ出力する。以下、第3、第4・・・の各受信部にお
いて同様の処理が繰返えさnl こ几により、各受信
部に各々別個の識別コードが自動的に設定さnる。
〔第1夾施列〕
第1図はこの発明の第1の実施例による直列データ伝送
システムの全体得成を示す図である。このシステムは1
つの送信部TMと7個の受信部RC1〜RC7と、クロ
ックパルス・イニシャルクリア信号発生装置CICとか
ら得成さ几、送信部TMのデータ出力端子5DOoが第
1受信部RCIのデータ入力端子SDI、 に、第1
受信部RC1のデータ出力端子5DO1が第2受信部R
C2のデータ入力端子SDI。 に、・・・第6受信部
RC6のデータ出力端子5D06が第7受信部RC7の
データ入力端子SDI、に各々接続さnている。すなわ
ち、送信gTMに7個の受信部RC1〜RC7が直列に
接続さ几ている。また、各受信ff1R01〜RC7の
識別コードは各々″000” (0)。
システムの全体得成を示す図である。このシステムは1
つの送信部TMと7個の受信部RC1〜RC7と、クロ
ックパルス・イニシャルクリア信号発生装置CICとか
ら得成さ几、送信部TMのデータ出力端子5DOoが第
1受信部RCIのデータ入力端子SDI、 に、第1
受信部RC1のデータ出力端子5DO1が第2受信部R
C2のデータ入力端子SDI。 に、・・・第6受信部
RC6のデータ出力端子5D06が第7受信部RC7の
データ入力端子SDI、に各々接続さnている。すなわ
ち、送信gTMに7個の受信部RC1〜RC7が直列に
接続さ几ている。また、各受信ff1R01〜RC7の
識別コードは各々″000” (0)。
’001” (11、・・・・・・”110’ (61
である。
である。
マタ、クロックパルス・イニシャルクリア信号発生装[
CICから出力されるクロックパルスφおよびイニシャ
ルクリア信号ICは各々送信部TM。
CICから出力されるクロックパルスφおよびイニシャ
ルクリア信号ICは各々送信部TM。
受信部RC1−RC7へ並列に供給さ几る。
第2図は送・筒部TMの構成例を示すブロック図でめる
。この図において符号1は、受信部RC1〜 RC7へ
送出すべきデータを発生するデータ発生回路であり、内
部にデータ送信制御回路1aおよびデータメモリ1bを
有している。このデー格発生回路1は送出すべきデータ
DA(8ビツト)に、そのデータDAの種類を示す稲刈
コード5CC4ビット)と、データDA を送出すべき
受信部RC1〜RC7の識別コードID(3ビツト)を
各々付加し、会計15ビツトのデータとしてレジスタ2
へ出力する。またこの時、同時に送信パルスTP を出
力する。レジスタ2は16ビツトのレジスタでめり、そ
の第1入力端には常時101信号が供給さ几、第2〜第
16入力端には各々データ発生回路1の出力データ(1
5ビツト)が供給される。そして、そのロード端子LO
へ送信パルスTPが供給さA7を時各入力端のデータを
読込み、P/S(パラレル/シリアル)変換器3へ出力
する。4はディレィ7リツプフロツプ(以下、DFF
と略称する)であシ、送信パルスTP ’にクロック
パルスφの1ビツトタイム(クロックパルスφの1周期
二以下単にビットタイムと称す)遅延さく、パルス信号
TP 1として出力する。P/S変換器3は16ビツト
のプリセッタブルシフトレジスタであり、そのロード端
子LOへパルス信号TPI(’1’信号)が供給さnた
時レジスタ2の出力データを読込み、ま九、パルス信号
TP 1がIQI信号の時は、クロックパルスφに基づ
いて内部のデータを順次シフトし、シフトアウト端子S
Oから出力端子SDO,へ出力する。また、このP/S
変換器3のシフト/イン端子SIには常時111信号が
供給さ几ており、したがって、シフトモードfTP1=
’o’)の時は、P/S変候器3内に順次111信号が
読込まれる。ピジ可信号発生回路5は、パルス信号TP
1の立下りにおいて立上シ、32ビツトタイムの閲1
1″信号を続けた後101信号に立下るビジィ信号BS
Y(第4図(へ)参照〕を発生する回路であり、5ビツ
トのバイナリイカクンタロと、インバータ7と、アンド
ゲート8と、オアゲート9と、DFF 10〜とから構
成される。この場合、パイナリイカウンタ6は、クロッ
クパルスφを常時アップカウントするもので、パルス信
号TPI(’1”信号)によってクリアされ、j7z、
出力端子COからはカウンタ6のカウント値が「3
1」の時111信号が出力さ几る。この回路5から出力
さ几るビジィ信号BSY は、データ発生回路1におけ
るデータ出力を禁止する几めの信号である。すなわち、
データ発生回路1はビジィ信号BSY が111信号の
時新友なデータ出力を行わない。
。この図において符号1は、受信部RC1〜 RC7へ
送出すべきデータを発生するデータ発生回路であり、内
部にデータ送信制御回路1aおよびデータメモリ1bを
有している。このデー格発生回路1は送出すべきデータ
DA(8ビツト)に、そのデータDAの種類を示す稲刈
コード5CC4ビット)と、データDA を送出すべき
受信部RC1〜RC7の識別コードID(3ビツト)を
各々付加し、会計15ビツトのデータとしてレジスタ2
へ出力する。またこの時、同時に送信パルスTP を出
力する。レジスタ2は16ビツトのレジスタでめり、そ
の第1入力端には常時101信号が供給さ几、第2〜第
16入力端には各々データ発生回路1の出力データ(1
5ビツト)が供給される。そして、そのロード端子LO
へ送信パルスTPが供給さA7を時各入力端のデータを
読込み、P/S(パラレル/シリアル)変換器3へ出力
する。4はディレィ7リツプフロツプ(以下、DFF
と略称する)であシ、送信パルスTP ’にクロック
パルスφの1ビツトタイム(クロックパルスφの1周期
二以下単にビットタイムと称す)遅延さく、パルス信号
TP 1として出力する。P/S変換器3は16ビツト
のプリセッタブルシフトレジスタであり、そのロード端
子LOへパルス信号TPI(’1’信号)が供給さnた
時レジスタ2の出力データを読込み、ま九、パルス信号
TP 1がIQI信号の時は、クロックパルスφに基づ
いて内部のデータを順次シフトし、シフトアウト端子S
Oから出力端子SDO,へ出力する。また、このP/S
変換器3のシフト/イン端子SIには常時111信号が
供給さ几ており、したがって、シフトモードfTP1=
’o’)の時は、P/S変候器3内に順次111信号が
読込まれる。ピジ可信号発生回路5は、パルス信号TP
1の立下りにおいて立上シ、32ビツトタイムの閲1
1″信号を続けた後101信号に立下るビジィ信号BS
Y(第4図(へ)参照〕を発生する回路であり、5ビツ
トのバイナリイカクンタロと、インバータ7と、アンド
ゲート8と、オアゲート9と、DFF 10〜とから構
成される。この場合、パイナリイカウンタ6は、クロッ
クパルスφを常時アップカウントするもので、パルス信
号TPI(’1”信号)によってクリアされ、j7z、
出力端子COからはカウンタ6のカウント値が「3
1」の時111信号が出力さ几る。この回路5から出力
さ几るビジィ信号BSY は、データ発生回路1におけ
るデータ出力を禁止する几めの信号である。すなわち、
データ発生回路1はビジィ信号BSY が111信号の
時新友なデータ出力を行わない。
gaoh受信部R筒部 (n=1〜7)の傳成例を示
す図である。この−において、符号12は32i[iS
]の7リツプ70ツグc以下、FFと称す)から得成さ
几る32ビツトのシフトレジスタであり、データ入力端
子5DIn へ供給されるビットシリアルデータをク
ロックパルスφにMづいて順次読込む。アンドゲート1
3はシフトレジスタ12の第17〜第32 FFの出力
信号が111で、かつ、g16FFの出力信号が101
(インバータ14の出力が111)の時信号Plf’l
’信号)を出力する回路である。ここで、信号P1の意
味は次の通シである。すなわち、この実施例においては
、データ入力端子5DIn へ少なくとも16ビツト
タイム連続してIll信号が供給され、次いで1ビツト
の101信号(第2図におけるレジスタ2の第1入力端
の101参照)が供給さ几之時、その101信号に続く
15ビツトがデータ発生回路1から出力さfL7c15
ビットのデータ(データDA 、檻別コードSC,,
ii&別コードID 1となる。し之がって、信号P1
は、シフトレジスタ12の第1〜第15FFからデータ
発生回路1の出力データが丁度出力されるタイミングを
示すことになる。なお、以下の説明においては、上述し
友データの先頭の101 信号をHEAD”0’と称する。
す図である。この−において、符号12は32i[iS
]の7リツプ70ツグc以下、FFと称す)から得成さ
几る32ビツトのシフトレジスタであり、データ入力端
子5DIn へ供給されるビットシリアルデータをク
ロックパルスφにMづいて順次読込む。アンドゲート1
3はシフトレジスタ12の第17〜第32 FFの出力
信号が111で、かつ、g16FFの出力信号が101
(インバータ14の出力が111)の時信号Plf’l
’信号)を出力する回路である。ここで、信号P1の意
味は次の通シである。すなわち、この実施例においては
、データ入力端子5DIn へ少なくとも16ビツト
タイム連続してIll信号が供給され、次いで1ビツト
の101信号(第2図におけるレジスタ2の第1入力端
の101参照)が供給さ几之時、その101信号に続く
15ビツトがデータ発生回路1から出力さfL7c15
ビットのデータ(データDA 、檻別コードSC,,
ii&別コードID 1となる。し之がって、信号P1
は、シフトレジスタ12の第1〜第15FFからデータ
発生回路1の出力データが丁度出力されるタイミングを
示すことになる。なお、以下の説明においては、上述し
友データの先頭の101 信号をHEAD”0’と称する。
符号15は起動時(ft電源入時)において識別コード
IDがセットさ几る3ビツトのレジスタである。16は
データDAに付加さf′L几識別コードIDと、レジス
タ15内にセットさnている識別コードIDとを比較し
、両者が一致し九時一致信号EQ r、出力する比較器
、17は、そのロード端子LOに(M号P2が供給さf
′L九時デーデーAおよび種別コードSCを読込むレジ
スタ、18はレジスタ17に読込ま九た種別コードSC
をデコードするデコーダ、19はデータ利用回路である
。このデータ利用回路19は、信号P2に基づいてレジ
スタ17にデータDAおよび種別コードSCが読込まf
’L7′にとを検知し、内部のメモリ19a内の、デ、
コータ18の出力によって指示さ几る記憶エリアにデー
タDA’に?込む。ま友、メモリ19a内に書込ま几t
データDA K基づいて各種の処理を行う。20は加算
器20aおよびDFF20bから構成さ几る加算ユニッ
トでめシ、起動時においてシフトレジスタ12に読込ま
n 7C、J別コードIDに「1」を加算し、この加算
結果をDFF21を介してセレクタ22の入力端子Bへ
出力する。なお、加算器20aにおいてCIはキャリイ
イン端子、COiキャリイアウド端子である。セレクタ
22は、そのセレクト端子SBへ供給さ几るイニシャル
クリア信号ICがIII信号の時(すなわち、起動時)
に入力端子Bのデータ全データ出力端子5DOn へ
供給し、同信号ICが101信号の時(通常時)は入力
端子Aのデータ、すなわちデータ入力端子5DInのデ
ータ全データ出力端子5DOn へ供給する。
IDがセットさ几る3ビツトのレジスタである。16は
データDAに付加さf′L几識別コードIDと、レジス
タ15内にセットさnている識別コードIDとを比較し
、両者が一致し九時一致信号EQ r、出力する比較器
、17は、そのロード端子LOに(M号P2が供給さf
′L九時デーデーAおよび種別コードSCを読込むレジ
スタ、18はレジスタ17に読込ま九た種別コードSC
をデコードするデコーダ、19はデータ利用回路である
。このデータ利用回路19は、信号P2に基づいてレジ
スタ17にデータDAおよび種別コードSCが読込まf
’L7′にとを検知し、内部のメモリ19a内の、デ、
コータ18の出力によって指示さ几る記憶エリアにデー
タDA’に?込む。ま友、メモリ19a内に書込ま几t
データDA K基づいて各種の処理を行う。20は加算
器20aおよびDFF20bから構成さ几る加算ユニッ
トでめシ、起動時においてシフトレジスタ12に読込ま
n 7C、J別コードIDに「1」を加算し、この加算
結果をDFF21を介してセレクタ22の入力端子Bへ
出力する。なお、加算器20aにおいてCIはキャリイ
イン端子、COiキャリイアウド端子である。セレクタ
22は、そのセレクト端子SBへ供給さ几るイニシャル
クリア信号ICがIII信号の時(すなわち、起動時)
に入力端子Bのデータ全データ出力端子5DOn へ
供給し、同信号ICが101信号の時(通常時)は入力
端子Aのデータ、すなわちデータ入力端子5DInのデ
ータ全データ出力端子5DOn へ供給する。
次に、上記実施例の動作を第4図に示すタイミングチャ
ー)f参照して説明する。
ー)f参照して説明する。
〔1コ 起動時の動作
上記実施例においては、起動時において各受信部RC1
〜R07内のレジスタ15内に識別コードID’000
”〜’110’が各々セットされる。以下、この動作t
−説明する。
〜R07内のレジスタ15内に識別コードID’000
”〜’110’が各々セットされる。以下、この動作t
−説明する。
電源が投入さ九ると、まず第1図のクロックパルス・イ
ニシャルクリア信号発生回路CICから第4囚(イ)に
示すクロックパルスφが出力さ几、次いで第4図(ロ)
に示すイニシャルクリア信号ICが出力される。このイ
ニシャルクリア信号ICは一例として75ビツトタイム
の間111となる信号であり、この信号ICが111で
ある間に、各受信部Re 1〜RC7に各々識別コード
IDがセントされる。信号ICが11″信号に立上ると
、送信部TM内のデータ発生回路1がこnを検知し、以
後32ビツトタイムの時間計測を行う。この時間計測が
行わIしている間に、P/S変換器3内の初期データが
全てデータ出力端子5DOoかう出力され、次いで16
ビツトのtlw(g号がデータ出力端子5DOo から
出力さ几る。次に、32ビツトタイムのq間計測が終了
すると、データ発生回路1が識別;−ドID’000’
を出力すると共に、データDA 、種別コードSCと
してhttl()lを出力し、同時に送信パルスTP
(第41辷り)を出力する。こ几により、レジスタ2
内に16ビツトすべてWQIが読込ま几る。次に、DF
F 4からパルス信号TP 1 (第4図に))が出
力さnると、レジスタ2内のデータ(Ajt’0”1が
P/S変換器3内に読込まn1次いで読込まn次データ
がデータ出力端子5DOo から順次出力される(第4
図(ホ)参照)。一方、パルス信号TPIが出力さ几る
と、その立下り時点VC>いてビジィ信号BSY (
第4囚(へ))が111信号に立上り、以後32ビツト
タイムの間11″信号金続ける。
ニシャルクリア信号発生回路CICから第4囚(イ)に
示すクロックパルスφが出力さ几、次いで第4図(ロ)
に示すイニシャルクリア信号ICが出力される。このイ
ニシャルクリア信号ICは一例として75ビツトタイム
の間111となる信号であり、この信号ICが111で
ある間に、各受信部Re 1〜RC7に各々識別コード
IDがセントされる。信号ICが11″信号に立上ると
、送信部TM内のデータ発生回路1がこnを検知し、以
後32ビツトタイムの時間計測を行う。この時間計測が
行わIしている間に、P/S変換器3内の初期データが
全てデータ出力端子5DOoかう出力され、次いで16
ビツトのtlw(g号がデータ出力端子5DOo から
出力さ几る。次に、32ビツトタイムのq間計測が終了
すると、データ発生回路1が識別;−ドID’000’
を出力すると共に、データDA 、種別コードSCと
してhttl()lを出力し、同時に送信パルスTP
(第41辷り)を出力する。こ几により、レジスタ2
内に16ビツトすべてWQIが読込ま几る。次に、DF
F 4からパルス信号TP 1 (第4図に))が出
力さnると、レジスタ2内のデータ(Ajt’0”1が
P/S変換器3内に読込まn1次いで読込まn次データ
がデータ出力端子5DOo から順次出力される(第4
図(ホ)参照)。一方、パルス信号TPIが出力さ几る
と、その立下り時点VC>いてビジィ信号BSY (
第4囚(へ))が111信号に立上り、以後32ビツト
タイムの間11″信号金続ける。
このビジィ信号BSYdK’ 1 ”信号にある間に、
P/S変換器3内の16ビツトの101がデータ出力端
子SDO、から順次出力され、次いで16ビツトのII
Iがデータ出力端子5DOoから110次出力さ几る。
P/S変換器3内の16ビツトの101がデータ出力端
子SDO、から順次出力され、次いで16ビツトのII
Iがデータ出力端子5DOoから110次出力さ几る。
次に、ビジィ信号BSY がWQI信号に立下ると、デ
ータ発生回路1が再び15ピツ)Att’O’のデータ
を出力し、同時に送信パルスTP を出力する。以後、
上記と同様の動作が繰返えさnる。
ータ発生回路1が再び15ピツ)Att’O’のデータ
を出力し、同時に送信パルスTP を出力する。以後、
上記と同様の動作が繰返えさnる。
そして、ビジィ信号BSY が再びl □ l信号に立
下ると、以後各受信部RC1〜RC7へのデータ送信が
可能となる。すなわち、上記の動作の間に、受信部RC
1〜RC7における識別コードIDの設定が終了する。
下ると、以後各受信部RC1〜RC7へのデータ送信が
可能となる。すなわち、上記の動作の間に、受信部RC
1〜RC7における識別コードIDの設定が終了する。
次に、受信部RCl〜RC7の動作を説明する。
送信部TMのデータ出力端子5DOoから出力されtビ
ットシリアルなデータ〔第4図(ホ))頃〜受信部RC
1のデータ入力端子5D11を介して、受信部RClの
シフトレジスタ12に順次読込ま几る。
ットシリアルなデータ〔第4図(ホ))頃〜受信部RC
1のデータ入力端子5D11を介して、受信部RClの
シフトレジスタ12に順次読込ま几る。
、シフトレジスタ12の第17FF〜第32FFに各々
111が読込ま几、餓16FFにHEAD’0’が読込
まn1第8FF〜第15FFにデータDA(Att”o
’)、第4FF−第7FFに種別コードSC(htt
’o’l、第1FF〜第3FFt/C識別コードID
’000’が各々読込まnると、アンドゲート13から
第4図(ト)に示す信号P1が出力さ几る。この時、イ
ニシャルクリア信号ICはIl″信号にろり、アンドゲ
ート25が開状態にある。し文がって、信号P1はアン
ドゲート25を介してレジスタ15のロード端子LOへ
供給され、こ、nにより識別コードID”000’がレ
ジスタ15に読込’tfLる(セットさ几る)。
111が読込ま几、餓16FFにHEAD’0’が読込
まn1第8FF〜第15FFにデータDA(Att”o
’)、第4FF−第7FFに種別コードSC(htt
’o’l、第1FF〜第3FFt/C識別コードID
’000’が各々読込まnると、アンドゲート13から
第4図(ト)に示す信号P1が出力さ几る。この時、イ
ニシャルクリア信号ICはIl″信号にろり、アンドゲ
ート25が開状態にある。し文がって、信号P1はアン
ドゲート25を介してレジスタ15のロード端子LOへ
供給され、こ、nにより識別コードID”000’がレ
ジスタ15に読込’tfLる(セットさ几る)。
一方、シフトレジスタ12に読込まf’L1tcデータ
は、その第3FFから順次出力され、加算器20aの入
力端子Bへ順次供給さ几る。第4図(イ)に上記第3F
Fの出力データを示す。このデータは、信号P1が10
″の時は早シて加算器20aを通過し、DFF2’lに
よって1ビツトタイム遅延さ几、セレクタ22を介して
データ出力端子SDO1から出力さ几る。すなわち、信
号P1が101の場合、データ入力端子SDI 、へ供
給さi”n次データがそのまま4ビツトタイム遅延され
て、データ出力端子5DO1から出力さnる(第4図(
す2参照1゜なお、DFF21はデータ全クロックパル
スφに確笑ニ同期させる之めに挿入し友ものである。矢
に、識別コードID’000’がシフトレジスタ12の
第1〜第3FF&C読込−1,i″Lると、前述したよ
うに信号PiF’1’信号)が出力さ几、加算器20a
の入力端子Aへ供給される。この結果、加算器20aに
おいて識別コードIDのLSHに111が加算さ几る。
は、その第3FFから順次出力され、加算器20aの入
力端子Bへ順次供給さ几る。第4図(イ)に上記第3F
Fの出力データを示す。このデータは、信号P1が10
″の時は早シて加算器20aを通過し、DFF2’lに
よって1ビツトタイム遅延さ几、セレクタ22を介して
データ出力端子SDO1から出力さ几る。すなわち、信
号P1が101の場合、データ入力端子SDI 、へ供
給さi”n次データがそのまま4ビツトタイム遅延され
て、データ出力端子5DO1から出力さnる(第4図(
す2参照1゜なお、DFF21はデータ全クロックパル
スφに確笑ニ同期させる之めに挿入し友ものである。矢
に、識別コードID’000’がシフトレジスタ12の
第1〜第3FF&C読込−1,i″Lると、前述したよ
うに信号PiF’1’信号)が出力さ几、加算器20a
の入力端子Aへ供給される。この結果、加算器20aに
おいて識別コードIDのLSHに111が加算さ几る。
そして、この加算にようモヤ9416号が発生し之場合
(受信部RClにおいては発生しない)は、このキャリ
イ1百号がDFF20゜により1ビツトタイム遅延され
て加算器20aのキャリイイン端子CIへ印加される。
(受信部RClにおいては発生しない)は、このキャリ
イ1百号がDFF20゜により1ビツトタイム遅延され
て加算器20aのキャリイイン端子CIへ印加される。
すなわち、加u ユニット20において識別コードID
lCr1」が直列加算さ几る。そして、この加算によっ
て得うA7を識別! −)”ID ” 001 ’ y
%DFF 21 。
lCr1」が直列加算さ几る。そして、この加算によっ
て得うA7を識別! −)”ID ” 001 ’ y
%DFF 21 。
セレクタ22を介してデータ出力端子5Do1から出力
さnるC第4因(す)参照)。
さnるC第4因(す)参照)。
このように、受信部RCIにおいては、送信部TMのデ
ータ発生回路lから出力さn九識別コードID”000
”がレジスタ15に記憶されると共に、同識別:I−)
’ID ’000’Kl’−1jカフ1Ill算さ几、
断定な識別コードID’001’とさ几て受信部RC2
へ出力さnる。
ータ発生回路lから出力さn九識別コードID”000
”がレジスタ15に記憶されると共に、同識別:I−)
’ID ’000’Kl’−1jカフ1Ill算さ几、
断定な識別コードID’001’とさ几て受信部RC2
へ出力さnる。
受信部RC2〜RC7の動作も受信部RC1の動作と全
く同じであり、上位側の(すなわち、送信部TM側の)
受信部RCから出力さA7?l−識別コードIDを内部
のレジスタ15内に記憶し、また、同−別コードIDに
「1」を加算して下位側の受信部RCへ出力する。なお
、第4図(3)〜(3)に各々受信部RC2Vcおける
信号P1のタイミング、シフトレジスタ12の第3FF
の出力データ、データ出力端子SDO□のデータを示す
。
く同じであり、上位側の(すなわち、送信部TM側の)
受信部RCから出力さA7?l−識別コードIDを内部
のレジスタ15内に記憶し、また、同−別コードIDに
「1」を加算して下位側の受信部RCへ出力する。なお
、第4図(3)〜(3)に各々受信部RC2Vcおける
信号P1のタイミング、シフトレジスタ12の第3FF
の出力データ、データ出力端子SDO□のデータを示す
。
〔2〕 通常時の動作
上述しt起動時における識別コードIDのセットが終了
し、かつ、イニシャルクリア信号ICが101信号に戻
ると、以後、各受信部RC1〜RC7は各々データ受信
可能状態となる。
し、かつ、イニシャルクリア信号ICが101信号に戻
ると、以後、各受信部RC1〜RC7は各々データ受信
可能状態となる。
送信部TMが受信部RC1^RC7のいずれかへデータ
を送る場合は、送信部TMのデータ発生回路1が送るべ
きデータおよび種別コードをデータDA、株別コードS
Cとして出力すると共に、送り先の受信部Re 1〜R
C7の識別コードIDを出力し、同時に、送信パルスT
P k出力する。
を送る場合は、送信部TMのデータ発生回路1が送るべ
きデータおよび種別コードをデータDA、株別コードS
Cとして出力すると共に、送り先の受信部Re 1〜R
C7の識別コードIDを出力し、同時に、送信パルスT
P k出力する。
以後、前述し足場台と同様に、データ発生回路1から出
力されたデータがレジスタ2に読込まn1次いで、HE
AD’01が付加さnてP/S変換器3へ移され、この
P/S変換器3からシリアルデータとしてデータ出力端
子SDO,へ順次出力さnる。なお、P/S変換器3内
のデータがデータ出力端子5DO0から出力さ几る前に
、必ず16ビツト以上のIll信号がデータ出力端子S
Do。
力されたデータがレジスタ2に読込まn1次いで、HE
AD’01が付加さnてP/S変換器3へ移され、この
P/S変換器3からシリアルデータとしてデータ出力端
子SDO,へ順次出力さnる。なお、P/S変換器3内
のデータがデータ出力端子5DO0から出力さ几る前に
、必ず16ビツト以上のIll信号がデータ出力端子S
Do。
から出力されている。この理由は、伝送データのビット
数がHEAD”Q’、識別コードID等を含めて16ビ
ツトであるのに対し、ビジィ信号BSY が32ビツト
タイムの間111信号となシ(第4図(へ)参照)、シ
九がって、伝送データに続いて少くとも16ビツトの1
11信号が必ず出力さnるようになっているからである
。
数がHEAD”Q’、識別コードID等を含めて16ビ
ツトであるのに対し、ビジィ信号BSY が32ビツト
タイムの間111信号となシ(第4図(へ)参照)、シ
九がって、伝送データに続いて少くとも16ビツトの1
11信号が必ず出力さnるようになっているからである
。
送信部TMのデータ出力端子SDOo から出力さn
*デデーは、受信部RC1のデータ入力端子5DO1t
−介して受信部RCl内のシフトレジスタ12に読込ま
れると共に、受信部RCl内のセレクタ22およびデー
タ出力端子5D01を介して受信部RC2へ供給さ几、
同受信部RCZ内のシフトレジスタ12に読込まれ、同
様に、受信部RC3〜RC7内の各シフトレジスタ12
内にも各々読込まれる。そして、シフトレジスタ12の
第17〜第32FFに各々111が、第16FFにHE
AD” O”が、第8〜第15 FFにデータDA1〜
第3FFK識別コードIDが各々読込まfLfc時点で
、受信部RC1〜RCT内の各アンドグー)13から各
々信号P1が出力され、アンドゲート27の第2入力端
へ供給さハる。この時、各受信部RC1〜RC7内の比
較器16はレジスタ15内の識別コードIDとシフトレ
ジスタ12の第1−第3FFに読込iれt識別コードI
Dとの比較を行う。今、送信部TMのデータ発生回路1
から出力され7’eIDコードが”010’であつ九と
すると、受信部RCa内の比較器16のみから一致信号
EQ(’l’信号)が出力さn1オアゲ−)26i介し
てアンドゲート27の第1入力端へ供給される。まtこ
の時、イニシャルクリア信号ICは101信号にあp1
インバータ28の出力が111信号にある。この結果、
アンドゲート27の第1入力端へ一致信号EQが供給さ
nると、アンドゲート27が開状態となり、前述し九信
号Piがアンドゲート271r、介して信号P2として
レジスタ17のロード端子LOへ供給され、こnび種別
コードSCが受信部RCa内のレジスタ17に読込まれ
る。まt1受信部RC3内のデータ利用回路19は信号
P2に基づいてレジスタ17内にデータDAおよび種別
コードSCが格納さn7’5ことを検知し、同データD
A ′lr、デコーダ18の出力に対応するメモリ19
aの記憶エリア内に曹込む。
*デデーは、受信部RC1のデータ入力端子5DO1t
−介して受信部RCl内のシフトレジスタ12に読込ま
れると共に、受信部RCl内のセレクタ22およびデー
タ出力端子5D01を介して受信部RC2へ供給さ几、
同受信部RCZ内のシフトレジスタ12に読込まれ、同
様に、受信部RC3〜RC7内の各シフトレジスタ12
内にも各々読込まれる。そして、シフトレジスタ12の
第17〜第32FFに各々111が、第16FFにHE
AD” O”が、第8〜第15 FFにデータDA1〜
第3FFK識別コードIDが各々読込まfLfc時点で
、受信部RC1〜RCT内の各アンドグー)13から各
々信号P1が出力され、アンドゲート27の第2入力端
へ供給さハる。この時、各受信部RC1〜RC7内の比
較器16はレジスタ15内の識別コードIDとシフトレ
ジスタ12の第1−第3FFに読込iれt識別コードI
Dとの比較を行う。今、送信部TMのデータ発生回路1
から出力され7’eIDコードが”010’であつ九と
すると、受信部RCa内の比較器16のみから一致信号
EQ(’l’信号)が出力さn1オアゲ−)26i介し
てアンドゲート27の第1入力端へ供給される。まtこ
の時、イニシャルクリア信号ICは101信号にあp1
インバータ28の出力が111信号にある。この結果、
アンドゲート27の第1入力端へ一致信号EQが供給さ
nると、アンドゲート27が開状態となり、前述し九信
号Piがアンドゲート271r、介して信号P2として
レジスタ17のロード端子LOへ供給され、こnび種別
コードSCが受信部RCa内のレジスタ17に読込まれ
る。まt1受信部RC3内のデータ利用回路19は信号
P2に基づいてレジスタ17内にデータDAおよび種別
コードSCが格納さn7’5ことを検知し、同データD
A ′lr、デコーダ18の出力に対応するメモリ19
aの記憶エリア内に曹込む。
以上が、送信部TMから受信部RC1〜RC7のいずれ
かへデータを伝送する過程である。次に、送信部TMか
ら全受信部RC1〜RC7へ各々同一のデータを伝送す
る場合について説明する。この場合、送信部TMのデー
タ発生回路1は伝送すべきデータDA 、種別コードS
Cと共に識別コードIDとして” 111’を送出する
。なお、この識別コート1111″は受信部’RCl〜
RC7のいずnの識別コードでもない。この識別コード
ID’lll’が各受信部RC1〜RC7内のシフトレ
ジスタ12の第1〜第3FFK読込まれると、こj’L
ら第1〜W3FFの各出力のアンド七とるアンドゲート
29の出力が116信号となり、この111信号がオア
ゲート26を介してアンドゲート27の第1入力端へ供
給される。これにより、アンドゲート27が開状態とな
り、信号P1がアントゲ−)27’i介してレジスタ1
7へ供給さnる。すなわち、識別コードIDが’ 11
1 ’Ω場合、各受信部RCl〜RC7の各々において
、データDAおよび種別コードSCがレジスタ17内に
読込inる。
かへデータを伝送する過程である。次に、送信部TMか
ら全受信部RC1〜RC7へ各々同一のデータを伝送す
る場合について説明する。この場合、送信部TMのデー
タ発生回路1は伝送すべきデータDA 、種別コードS
Cと共に識別コードIDとして” 111’を送出する
。なお、この識別コート1111″は受信部’RCl〜
RC7のいずnの識別コードでもない。この識別コード
ID’lll’が各受信部RC1〜RC7内のシフトレ
ジスタ12の第1〜第3FFK読込まれると、こj’L
ら第1〜W3FFの各出力のアンド七とるアンドゲート
29の出力が116信号となり、この111信号がオア
ゲート26を介してアンドゲート27の第1入力端へ供
給される。これにより、アンドゲート27が開状態とな
り、信号P1がアントゲ−)27’i介してレジスタ1
7へ供給さnる。すなわち、識別コードIDが’ 11
1 ’Ω場合、各受信部RCl〜RC7の各々において
、データDAおよび種別コードSCがレジスタ17内に
読込inる。
なお、各受信部RC1〜RC7に対して設定する識別コ
ードIDの内容は、上記実施例のものに限らず、任意で
ある。例えば、RC1〜RC7に対する識別コードID
として、そA−tl′nJ6J。
ードIDの内容は、上記実施例のものに限らず、任意で
ある。例えば、RC1〜RC7に対する識別コードID
として、そA−tl′nJ6J。
「5」、・・・「0」を設定するようにしてもよい。
また、各受信部において、識別;−ドIDの変換を加算
ユニツ) 20’に用いて行なっているが、こ几に代え
て減算ユニットを用いてもよい。さらに、この加算二二
ツ)2(lるいは減算ユニットにおいて加算あるいは減
算する数は「1」に限らず、他の数でもよい。この場合
、加算ユニット(減算ユニット)20として加算器(減
算器)20ai使用するのに代えて同様の機能を果す変
換器を用いてもよい。
ユニツ) 20’に用いて行なっているが、こ几に代え
て減算ユニットを用いてもよい。さらに、この加算二二
ツ)2(lるいは減算ユニットにおいて加算あるいは減
算する数は「1」に限らず、他の数でもよい。この場合
、加算ユニット(減算ユニット)20として加算器(減
算器)20ai使用するのに代えて同様の機能を果す変
換器を用いてもよい。
〔第2 実施例〕
次に、この発明の第2実施例について説明する。
この菓2の実施例の全体構成は第1図と略同じでおるが
、受信部の数が16&lとなっている。送信部TMおよ
び受信部RCの各構成は各々第2図、第3図と相異して
おシ、そnもを第5図および第6図に示す。この第2実
施例と、前述し次第1実施例との主な相異点は、■識別
コードIDが16ビツトm成でろ9、かつ、受信部RC
1〜RC]6の各識別コードが各々I00・・・・・・
01’、’00・・・・・・10”00・・・・・・1
00’、・・団・、”10・・・・・・00#どなって
いること、■種別コードSCが検出方法)が異なってい
ること等である。なお、この第2実施例において、前記
第1実施例の各部と対応する構成部分に−は第1実施レ
リの各符号Vv−サフィックスeft付して示し、ま几
、対応する信号(データ)には同一の符号を付して示す
。
、受信部の数が16&lとなっている。送信部TMおよ
び受信部RCの各構成は各々第2図、第3図と相異して
おシ、そnもを第5図および第6図に示す。この第2実
施例と、前述し次第1実施例との主な相異点は、■識別
コードIDが16ビツトm成でろ9、かつ、受信部RC
1〜RC]6の各識別コードが各々I00・・・・・・
01’、’00・・・・・・10”00・・・・・・1
00’、・・団・、”10・・・・・・00#どなって
いること、■種別コードSCが検出方法)が異なってい
ること等である。なお、この第2実施例において、前記
第1実施例の各部と対応する構成部分に−は第1実施レ
リの各符号Vv−サフィックスeft付して示し、ま几
、対応する信号(データ)には同一の符号を付して示す
。
以下、この第2実施例の動作を第7図に示すタイミング
図に基づいて説明する。
図に基づいて説明する。
〔1〕 起動時の動作
電源が投入されると、クロックパルス・イニシャルクリ
ア信号発生回路CIC(第1図)から第7図ヒ)に示す
クロックパルスφおよび同図(ロ)に示すイニシャルク
リア信号ICが順次出力され、送信部TMおよび受信部
RC1〜RC16へ各々供給さ九る。なお、この場合、
イニシャルクリア信号ICのパルス幅は292ビットタ
イム以上であればよい。送信部TMのデータ発生回路1
θ・(第5図)へイニシャルクリア信号ICが供給さ几
ると、データ発生回路1eがデータDA”00・・・・
・・□001〔又は”11・・・・・・11”l(8ビ
ツト)。
ア信号発生回路CIC(第1図)から第7図ヒ)に示す
クロックパルスφおよび同図(ロ)に示すイニシャルク
リア信号ICが順次出力され、送信部TMおよび受信部
RC1〜RC16へ各々供給さ九る。なお、この場合、
イニシャルクリア信号ICのパルス幅は292ビットタ
イム以上であればよい。送信部TMのデータ発生回路1
θ・(第5図)へイニシャルクリア信号ICが供給さ几
ると、データ発生回路1eがデータDA”00・・・・
・・□001〔又は”11・・・・・・11”l(8ビ
ツト)。
種別コードSC”00・・・・・・001 (又は11
1・・・・・・11″)(8ビツト)および識別コード
ID100・・・・・・01” (16ビツト)を各々
レジスタ2e(32ビツト)へ出力し、同時に送信パル
スTP f第7図eつ参照)を出力する。こ几により
、レジスタ2e内にデータ発生回路1eから出力さn九
各データDA 、SC、IDが読込まれ、読込まf′
L7′cデータが34ビツトのP/S変換器3eへ出力
される。次いで、DFF 4eからパルス信号TP
l f第7図に))が出力されると、レジスタ2e内の
データがP/S変換器3e内に読込まnlまたこの時、
同時にP/S変換器3θの第1.第2入力端へ供給さn
ている” O” (HEAD ”O’1およびJ+が
各々P/S変換器3eに読込ま几る。次いで、第7図(
ホ)に示すように、P/S変換器3θ内の各データがク
ロックパルスφに基づいて順次データ出力端子5DOo
から出力さn1受信部RClのデータ入力端子5D11
へ供給さnる。
1・・・・・・11″)(8ビツト)および識別コード
ID100・・・・・・01” (16ビツト)を各々
レジスタ2e(32ビツト)へ出力し、同時に送信パル
スTP f第7図eつ参照)を出力する。こ几により
、レジスタ2e内にデータ発生回路1eから出力さn九
各データDA 、SC、IDが読込まれ、読込まf′
L7′cデータが34ビツトのP/S変換器3eへ出力
される。次いで、DFF 4eからパルス信号TP
l f第7図に))が出力されると、レジスタ2e内の
データがP/S変換器3e内に読込まnlまたこの時、
同時にP/S変換器3θの第1.第2入力端へ供給さn
ている” O” (HEAD ”O’1およびJ+が
各々P/S変換器3eに読込ま几る。次いで、第7図(
ホ)に示すように、P/S変換器3θ内の各データがク
ロックパルスφに基づいて順次データ出力端子5DOo
から出力さn1受信部RClのデータ入力端子5D11
へ供給さnる。
一方、パルス信号TP 1がビジィ信号発生回路5θへ
供給さnると、パルス信号TP 1の立下シ時点におい
てビジィ信号BSY [第7図(へ))が111信号
に立上シ、以後34ビツトタイムの閣11″倍号を続け
る。このビジィ信号BSYが111信号の間は、データ
発生回路1θにおけるデータ出力が禁止さnる。なお、
ビジィ信号発生回路5eにおけるパイナリイカウンタ6
eは、そのカウント値が「33」の時出力端子〔33〕
から111信号を出力する。また、そのエネーブル端子
EN−111信号が供給された時カウント動作を行い、
′01信号が供給さn+を時はカウント動作を行わない
。まt1パルス信号TP 1の立−下シにおいてクリア
さ几る。
供給さnると、パルス信号TP 1の立下シ時点におい
てビジィ信号BSY [第7図(へ))が111信号
に立上シ、以後34ビツトタイムの閣11″倍号を続け
る。このビジィ信号BSYが111信号の間は、データ
発生回路1θにおけるデータ出力が禁止さnる。なお、
ビジィ信号発生回路5eにおけるパイナリイカウンタ6
eは、そのカウント値が「33」の時出力端子〔33〕
から111信号を出力する。また、そのエネーブル端子
EN−111信号が供給された時カウント動作を行い、
′01信号が供給さn+を時はカウント動作を行わない
。まt1パルス信号TP 1の立−下シにおいてクリア
さ几る。
次に、受信部RC1のデータ入力端子5D11へ供給さ
n7’(データは、クロックパルスφに基づいて34ビ
ツトのシフトレジスタ12e内に頓次絖込″!几る。そ
して、HEAD’0’が同シフトレジスタ12eの第3
4FFVCH込まnると、インバータ31の出力が11
1信号となり、この111信号がアンドゲート32の一
方の入力端へ供給さnる。このアンドゲート32の他方
の入力端へはバイナリティカウンタ35の出力端子〔3
3〕の信号が供給されている。バイナリティカウンタ3
5はクロックパルスφをアップカウントするカウンタで
メジ、そのエネーブル端子ENへ111信号が供給さn
ている時カウント動作を行い、tyt、アンドゲート3
2から出力される信号P1の立下りにおいてクリアされ
、また、そのカウント値がrOJ〜「14」の時出力端
子〔O〜14〕から111信号を出力し、まtlそのカ
ウント値が「33」の時、出力端子〔33〕がら111
信号を出力する。このカウンタ35は、初期状BVCお
いてそのカウント値が一旦「33」になる、と、インバ
ータ36の出力が101となってエネーブル端子ENへ
101信号が供給されることから、カウント動作を停止
する。以後、出力端子〔33〕が11″信号の状態で、
HEAD’O”がシフトレジスタ12sの第34 FF
から出力さ几るまで時期する。なお、シフトレジスタ1
2eは電源投入時(信号ICの立上り時)においてkt
t ’l’rζセットさnるようになっており、し友
がって、HEAD’ 0 ’、が第34 FF K読込
ま九る前にインバータ31の出力が111信号となるこ
とはない。
n7’(データは、クロックパルスφに基づいて34ビ
ツトのシフトレジスタ12e内に頓次絖込″!几る。そ
して、HEAD’0’が同シフトレジスタ12eの第3
4FFVCH込まnると、インバータ31の出力が11
1信号となり、この111信号がアンドゲート32の一
方の入力端へ供給さnる。このアンドゲート32の他方
の入力端へはバイナリティカウンタ35の出力端子〔3
3〕の信号が供給されている。バイナリティカウンタ3
5はクロックパルスφをアップカウントするカウンタで
メジ、そのエネーブル端子ENへ111信号が供給さn
ている時カウント動作を行い、tyt、アンドゲート3
2から出力される信号P1の立下りにおいてクリアされ
、また、そのカウント値がrOJ〜「14」の時出力端
子〔O〜14〕から111信号を出力し、まtlそのカ
ウント値が「33」の時、出力端子〔33〕がら111
信号を出力する。このカウンタ35は、初期状BVCお
いてそのカウント値が一旦「33」になる、と、インバ
ータ36の出力が101となってエネーブル端子ENへ
101信号が供給されることから、カウント動作を停止
する。以後、出力端子〔33〕が11″信号の状態で、
HEAD’O”がシフトレジスタ12sの第34 FF
から出力さ几るまで時期する。なお、シフトレジスタ1
2eは電源投入時(信号ICの立上り時)においてkt
t ’l’rζセットさnるようになっており、し友
がって、HEAD’ 0 ’、が第34 FF K読込
ま九る前にインバータ31の出力が111信号となるこ
とはない。
さて、HEAD” o wがシフトレジスタ128の第
34FFに読込まnると、インバータ3工の出力が11
1信号となり、アンドゲート32から第7図(ト)に示
す信号Pi(”1”信号)が出力される。この時、イニ
シャルクリア信号ICはJW倍信号あり、アンドゲート
25eが開状態にある。
34FFに読込まnると、インバータ3工の出力が11
1信号となり、アンドゲート32から第7図(ト)に示
す信号Pi(”1”信号)が出力される。この時、イニ
シャルクリア信号ICはJW倍信号あり、アンドゲート
25eが開状態にある。
し友がって、信号P1はアンドゲート25eを介してレ
ジスタ15sのロード端子LOへ供給さ几る。この時、
レジスタ15eの入力端子にはシフトレジスタ12eの
第1FF−g16F)i’の内容、すなわち、識別コー
ドID”OO・・・・・・011が供給さ几ており、し
tがって、レジスタ15eのロード端子LOへ信号P1
が供給さnると、上記識別コードIDがレジスタ15e
内Vc胱込まnる(識別コードIDがセットさ几る)。
ジスタ15sのロード端子LOへ供給さ几る。この時、
レジスタ15eの入力端子にはシフトレジスタ12eの
第1FF−g16F)i’の内容、すなわち、識別コー
ドID”OO・・・・・・011が供給さ几ており、し
tがって、レジスタ15eのロード端子LOへ信号P1
が供給さnると、上記識別コードIDがレジスタ15e
内Vc胱込まnる(識別コードIDがセットさ几る)。
次に、シフトレジスタ12f3の’M34FFにHEA
D ’ o ’ vc絖く111が読込ま几ると、イン
バータ31の出力が101信号となり、シ文がって信号
P1が101信号に立下る。この信号P1の立下、!7
においてカウンタ35がクリアさ几、その出力端子〔3
3〕がI01信号となる。この結果、エネーブル端子E
Nに111信号が供給され、以後カワンタ35がクロッ
クパルスφのアップカウントを行う。なお、このカウン
タ35のカウント値の変イしを纂7図悼)に示す。まに
1カウンタ35の出力端子〔33〕が′O1信号になる
と、アンドゲート32が閉状態となり、シ九がって、以
後シフトレジスタ12eの第34 FFに@01が読込
まれても、カウンタ35のカウント値が「33」になる
までアンドゲート32から信号P】が出力さ几ることは
ない。、そして、信号P1が次に出力されるのは、送信
部TMが再びデータを出力した場合において、そのデー
タの先頭に付加さ几た1AD101がシフトレジスタ1
2aの第34FFに読込まn’fC時である。
D ’ o ’ vc絖く111が読込ま几ると、イン
バータ31の出力が101信号となり、シ文がって信号
P1が101信号に立下る。この信号P1の立下、!7
においてカウンタ35がクリアさ几、その出力端子〔3
3〕がI01信号となる。この結果、エネーブル端子E
Nに111信号が供給され、以後カワンタ35がクロッ
クパルスφのアップカウントを行う。なお、このカウン
タ35のカウント値の変イしを纂7図悼)に示す。まに
1カウンタ35の出力端子〔33〕が′O1信号になる
と、アンドゲート32が閉状態となり、シ九がって、以
後シフトレジスタ12eの第34 FFに@01が読込
まれても、カウンタ35のカウント値が「33」になる
までアンドゲート32から信号P】が出力さ几ることは
ない。、そして、信号P1が次に出力されるのは、送信
部TMが再びデータを出力した場合において、そのデー
タの先頭に付加さ几た1AD101がシフトレジスタ1
2aの第34FFに読込まn’fC時である。
他方、シフトレジスタ12sのml 6FFの出力は直
列データ16Dとして取出さ几、DFF38によって1
ビツトタイム遅延さnてアンドゲート39の第2入力端
へ供給さnlまた、アンドゲート40の第3入力端へ供
給される。このデータl 6 D l’z、第7図(ト
)に示すようにデータ入力端子5D11のデータi16
ビツトタイム遅延し九データである。まt1アンドゲー
ト39の第1入力端へはカウンタ35の出力端子〔0〜
14〕の信号が供給さ几、アンドゲート40の第1入力
端へは、上記出力端子〔0〜14〕の信号をインバータ
41によって反転しt信号が供給さ几ており、また、ア
ンドゲート40の第2入力端へは、信号Plをインバー
タ42によって反転し之信号が供給さ几ている。そして
、HEAD’0’がデータ16Dとして出力さnt時点
においては、アンドゲート40が開状態にあシ、し友が
って、)IEAD@OIおよびそf’LK続くデータが
アンドゲート40、オアゲート43、セレクタ22eを
介して順次DFF 44へ供給され、ここで1ビツト
タイム遅延さnfc後、データ出力端子SDO1を介し
て受信部RC2へ順次供給さnる。なお、第71′J四
)にセレクタ22eの出力を示す。次に、識別コードI
DのLSB (先頭のビット)111がデータ16D
として出力されたタイミングにおいて、)IEAD’
0 ’が前述し皮ようにシフトレジスタ12θの第34
FF rこ読込まれ、し定かって、アンドゲート32
から・信号PL(”1’信号)が出力さ九る。この結果
、インバータ42の出力が101となり、し友がってア
ンドゲート40の出力がa Olとなり、この101信
号がセレクタ22θを介して出力される。すなわち、第
7図に)に示すように、データ16Dにおける識別コー
ドIDのLSB の代わりに、セレクタ22eから1
01信号が出力される。次に、信号P1の立下りにおい
てカウンタ35がクリアされると、同カクンタ35の出
力端子〔0〜14〕から111信号が出力され、こnに
よりアンドゲート39が開状態、アントゲ〜)40が閉
状態となる。この結果、以後15ビツトタイムの間、第
7図(力に示すDFFa8の出力(すなわち、デ〜り1
6Dを1ビツトタイム遅延させたデータ)がアンドゲー
ト39、オアゲート43t−介してセレクタ22eへ供
給され、同セレクタ22θの出力端から出力さ几る。な
おこのデータは、第710乃およびに)から明らかなよ
うに、識別コードIDL:DLSB −第15ビツト目
である。次に、カウンタ35の出力端子〔0〜14〕が
101信号に戻ると、再びアンドゲート39が閉状態、
アントゲ−)40が開状態となり、以後再びデータ16
Dがセレクタ22eから出力され、DFF44を介して
データ出力端子S D O1へ供給される。
列データ16Dとして取出さ几、DFF38によって1
ビツトタイム遅延さnてアンドゲート39の第2入力端
へ供給さnlまた、アンドゲート40の第3入力端へ供
給される。このデータl 6 D l’z、第7図(ト
)に示すようにデータ入力端子5D11のデータi16
ビツトタイム遅延し九データである。まt1アンドゲー
ト39の第1入力端へはカウンタ35の出力端子〔0〜
14〕の信号が供給さ几、アンドゲート40の第1入力
端へは、上記出力端子〔0〜14〕の信号をインバータ
41によって反転しt信号が供給さ几ており、また、ア
ンドゲート40の第2入力端へは、信号Plをインバー
タ42によって反転し之信号が供給さ几ている。そして
、HEAD’0’がデータ16Dとして出力さnt時点
においては、アンドゲート40が開状態にあシ、し友が
って、)IEAD@OIおよびそf’LK続くデータが
アンドゲート40、オアゲート43、セレクタ22eを
介して順次DFF 44へ供給され、ここで1ビツト
タイム遅延さnfc後、データ出力端子SDO1を介し
て受信部RC2へ順次供給さnる。なお、第71′J四
)にセレクタ22eの出力を示す。次に、識別コードI
DのLSB (先頭のビット)111がデータ16D
として出力されたタイミングにおいて、)IEAD’
0 ’が前述し皮ようにシフトレジスタ12θの第34
FF rこ読込まれ、し定かって、アンドゲート32
から・信号PL(”1’信号)が出力さ九る。この結果
、インバータ42の出力が101となり、し友がってア
ンドゲート40の出力がa Olとなり、この101信
号がセレクタ22θを介して出力される。すなわち、第
7図に)に示すように、データ16Dにおける識別コー
ドIDのLSB の代わりに、セレクタ22eから1
01信号が出力される。次に、信号P1の立下りにおい
てカウンタ35がクリアされると、同カクンタ35の出
力端子〔0〜14〕から111信号が出力され、こnに
よりアンドゲート39が開状態、アントゲ〜)40が閉
状態となる。この結果、以後15ビツトタイムの間、第
7図(力に示すDFFa8の出力(すなわち、デ〜り1
6Dを1ビツトタイム遅延させたデータ)がアンドゲー
ト39、オアゲート43t−介してセレクタ22eへ供
給され、同セレクタ22θの出力端から出力さ几る。な
おこのデータは、第710乃およびに)から明らかなよ
うに、識別コードIDL:DLSB −第15ビツト目
である。次に、カウンタ35の出力端子〔0〜14〕が
101信号に戻ると、再びアンドゲート39が閉状態、
アントゲ−)40が開状態となり、以後再びデータ16
Dがセレクタ22eから出力され、DFF44を介して
データ出力端子S D O1へ供給される。
このように、受信部RC1に督いては、送信部TM
のデータ発生回路1eから出力され7t 占ft、別ご
°°。
のデータ発生回路1eから出力され7t 占ft、別ご
°°。
コードより100口11がレジスタ15elC−trニ
ットさj、ると共に、同識別コードID’00・・・・
・・011が1ビツトシフトさ11、新几な職別コード
ID”OO・−・・・・10’とさ九て受信゛部RC2
へ出力される。
ットさj、ると共に、同識別コードID’00・・・・
・・011が1ビツトシフトさ11、新几な職別コード
ID”OO・−・・・・10’とさ九て受信゛部RC2
へ出力される。
受信部RC2〜RC16の動作も受信部RC1の動作と
全く同じであり、上位側の受信部RCから出力さ几た識
別コードID全内部のレジスタ15eにセットし、また
同職別コー!−”IDを1ビツトシフトして下位側の受
信部RCへ出力する。
全く同じであり、上位側の受信部RCから出力さ几た識
別コードID全内部のレジスタ15eにセットし、また
同職別コー!−”IDを1ビツトシフトして下位側の受
信部RCへ出力する。
C’ 2 〕 通常時の動作
上述し7t+起動時における識別コードIDのセットが
終了し、かつ、イニシャルクリア信号ICが“01信号
に戻ると、以後各受信部RC1〜RC16は各々データ
受信可能状態となる。
終了し、かつ、イニシャルクリア信号ICが“01信号
に戻ると、以後各受信部RC1〜RC16は各々データ
受信可能状態となる。
送信部TMが受信部RC1〜RC16のいずれかへデー
タを送る場合は、送信部TMのデータ発生回路1eが送
るべきデータDAおよび種別コーゝドSCt出力すると
共に、送シ先の受信部RC1〜RC16に対応するビッ
ト位置に11“を九て7tR別コードID 1&:出力
する。す゛なわち、例えば受信部RC1、RC3,RC
5へ各々同一のデータDAおよび種別コードSe t−
送る場合は、識別コードIDとして、′00・・・・・
・010101”を出力する。C以下、この識別コード
IDがデータ発生回路lθから出力さA7?−場合を例
にとり説明する)。lt、同時に送信パルスTP を出
力する。
タを送る場合は、送信部TMのデータ発生回路1eが送
るべきデータDAおよび種別コーゝドSCt出力すると
共に、送シ先の受信部RC1〜RC16に対応するビッ
ト位置に11“を九て7tR別コードID 1&:出力
する。す゛なわち、例えば受信部RC1、RC3,RC
5へ各々同一のデータDAおよび種別コードSe t−
送る場合は、識別コードIDとして、′00・・・・・
・010101”を出力する。C以下、この識別コード
IDがデータ発生回路lθから出力さA7?−場合を例
にとり説明する)。lt、同時に送信パルスTP を出
力する。
以後、前述し几場合と同様の過程によって送信部TMの
データ出力端子5DOoから各データが順次出力さnl
この出力され九データが全受信部RC1〜RC16
内の各シフトレジスタ12eに順次読込4Aる。そして
、シフトレジスタ12eの第34FF IcHEAD
’ 0 ’が読込ま九ると、アンドゲート32から信
号PIが出力さル、アンドゲート27θの第1入力端へ
供給される。
データ出力端子5DOoから各データが順次出力さnl
この出力され九データが全受信部RC1〜RC16
内の各シフトレジスタ12eに順次読込4Aる。そして
、シフトレジスタ12eの第34FF IcHEAD
’ 0 ’が読込ま九ると、アンドゲート32から信
号PIが出力さル、アンドゲート27θの第1入力端へ
供給される。
この時、シフトレジスタ12θの第1〜第16FFから
識別=−ドIDが出力さ几、アンド回路46へ供給され
る。アンド回路46はこの識別コードIDの各ビットと
、レジスタ15e内の識別コードIDの対応する各ビッ
トとのアンドをビット毎にそれぞれとり、この結果(1
6ビツト)金オア回路47へ出力する。オア回路47は
アンド回路46の出力のオアをとり、この結果をアンド
ゲート27eの第3入力端へ出力する。
識別=−ドIDが出力さ几、アンド回路46へ供給され
る。アンド回路46はこの識別コードIDの各ビットと
、レジスタ15e内の識別コードIDの対応する各ビッ
トとのアンドをビット毎にそれぞれとり、この結果(1
6ビツト)金オア回路47へ出力する。オア回路47は
アンド回路46の出力のオアをとり、この結果をアンド
ゲート27eの第3入力端へ出力する。
しかして、信号P1が出力さf′L次時点において、受
信部RC1; RC3、RC5内の各オフ回路47から
111信号が出力さnl アンドゲート27eの第3入
力端へ供給さnる。この時、イニシャルクリア信号IC
はI □ I信号にあり、アンドゲート27θの第2入
力端へはインバータ28eの出力111が供給さnてい
る。し九がって、信号P1はアントゲ−)27ei介し
て、信号P2としてレジスタ11のロード端子LOへ供
給され、これにより、受信部RCl 、 RC3、RC
5内の各レジスタ17s内にデータDAおよび種別コー
ドSCが読込まnる。そして、レジスタ17eに絖込ま
n几データDAがデータ利用回路19θへ供給さnlま
九、種別コードSCがデコーダ18si介してデータ利
用回路19eへ供給される。他方、受信部RCZ 、
RC4、RC6〜16円のオア回路47の出力は、信号
P1が出力された時点で10′信号にあり、L7tがっ
て、データDAおよび種別コードSCが受信部RC2、
RC4゜RC6〜16内の谷Vジスタ17eK読込まn
ることはない。
信部RC1; RC3、RC5内の各オフ回路47から
111信号が出力さnl アンドゲート27eの第3入
力端へ供給さnる。この時、イニシャルクリア信号IC
はI □ I信号にあり、アンドゲート27θの第2入
力端へはインバータ28eの出力111が供給さnてい
る。し九がって、信号P1はアントゲ−)27ei介し
て、信号P2としてレジスタ11のロード端子LOへ供
給され、これにより、受信部RCl 、 RC3、RC
5内の各レジスタ17s内にデータDAおよび種別コー
ドSCが読込まnる。そして、レジスタ17eに絖込ま
n几データDAがデータ利用回路19θへ供給さnlま
九、種別コードSCがデコーダ18si介してデータ利
用回路19eへ供給される。他方、受信部RCZ 、
RC4、RC6〜16円のオア回路47の出力は、信号
P1が出力された時点で10′信号にあり、L7tがっ
て、データDAおよび種別コードSCが受信部RC2、
RC4゜RC6〜16内の谷Vジスタ17eK読込まn
ることはない。
このように、上述した第2実施例によ几ば、任意の複数
の受信部RCへ同一のデータを同時に伝送することがで
きる。
の受信部RCへ同一のデータを同時に伝送することがで
きる。
なお、上記実施例では、識別コードIDのLSB側から
順に受信部RC1−RC16t−割シ当てたが、この関
係は逆でもよい。この場合には、各受信部における識別
コードIDのビットシフトを下位ビット側にシフトする
ようにする。
順に受信部RC1−RC16t−割シ当てたが、この関
係は逆でもよい。この場合には、各受信部における識別
コードIDのビットシフトを下位ビット側にシフトする
ようにする。
以上説明し友ように、この発明によnば、起動時におい
て複数の同一構成による受信部に各々、別個の識別コー
ド金自動的にセットすることができる。この結果、各受
信部に識別コード設定用のプリセットスイッチを設ける
必要がなく、しtがって構成が簡単になると共に、配線
の手間も省くことができ、マ友、人手による識別コード
設定操作を必要としないことから、設定操作ミスの発生
も防ぐことができる。
て複数の同一構成による受信部に各々、別個の識別コー
ド金自動的にセットすることができる。この結果、各受
信部に識別コード設定用のプリセットスイッチを設ける
必要がなく、しtがって構成が簡単になると共に、配線
の手間も省くことができ、マ友、人手による識別コード
設定操作を必要としないことから、設定操作ミスの発生
も防ぐことができる。
第1図はこの発明の第1実施例の全体構成を示すブロッ
ク図、wJz図は同実施例における送信部TMの構成例
を示すブロック図、第3図は同実施例における受信部R
C1〜7の構成例を示すブロック図、第4図は同実施例
の動作全説明する之めのタイミング図、第5図はこの発
明の第2実施例における送信部TMの構成例を示すブロ
ック図、第6図は同第2実施例における受信部RCl〜
16の構成例を示すブロック図、第7図は同県2実施例
の動f/F、′t−説明するtめのタイミング図でおる
。 TM・・・・・・送信部、RC1〜RC16・・・・・
・受信部、ID・・・・・・識別コード、15,15e
・・・・・・レジスタ(記憶手段)、20・・・・・・
加算ユニット、35・・・・・・バイナリイカランター
、38・・・・・・DFF、39゜40・・・・・・ア
ンドゲート、41・・・・・・インバータ、43・・・
・・・オアゲート。 第1図
ク図、wJz図は同実施例における送信部TMの構成例
を示すブロック図、第3図は同実施例における受信部R
C1〜7の構成例を示すブロック図、第4図は同実施例
の動作全説明する之めのタイミング図、第5図はこの発
明の第2実施例における送信部TMの構成例を示すブロ
ック図、第6図は同第2実施例における受信部RCl〜
16の構成例を示すブロック図、第7図は同県2実施例
の動f/F、′t−説明するtめのタイミング図でおる
。 TM・・・・・・送信部、RC1〜RC16・・・・・
・受信部、ID・・・・・・識別コード、15,15e
・・・・・・レジスタ(記憶手段)、20・・・・・・
加算ユニット、35・・・・・・バイナリイカランター
、38・・・・・・DFF、39゜40・・・・・・ア
ンドゲート、41・・・・・・インバータ、43・・・
・・・オアゲート。 第1図
Claims (1)
- 送信部に直列接続された複数の受信部の各々に、個別の
識別コードを設定する識別コードの設定方法において、
前記送信部は起動時において最上位の受信部の識別コー
ドを出力し、前記各受信部は、起動時において前記送信
部または上位の受信部から出力された識別コードを内部
の記憶手段に記憶すると共に、同識別コードに特定の変
換処理を行つて新たな識別コードを作成し、この識別コ
ードを下位の受信部へ出力することを特徴とする直列デ
ータ伝送における識別コードの設定方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59195573A JPS6173446A (ja) | 1984-09-18 | 1984-09-18 | 装置内部の直列データ伝送における識別コードの設定方法 |
US06/776,689 US4694293A (en) | 1984-09-18 | 1985-09-16 | Data transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59195573A JPS6173446A (ja) | 1984-09-18 | 1984-09-18 | 装置内部の直列データ伝送における識別コードの設定方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6173446A true JPS6173446A (ja) | 1986-04-15 |
Family
ID=16343371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59195573A Withdrawn JPS6173446A (ja) | 1984-09-18 | 1984-09-18 | 装置内部の直列データ伝送における識別コードの設定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6173446A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6339496A (ja) * | 1986-08-05 | 1988-02-19 | Oki Electric Ind Co Ltd | 作動装置制御方式 |
JPH0774835A (ja) * | 1993-08-31 | 1995-03-17 | Aiphone Co Ltd | ナースコール装置 |
JP2010076142A (ja) * | 2008-09-24 | 2010-04-08 | Fujifilm Corp | 液滴吐出制御装置及び液滴吐出装置 |
JP2014192567A (ja) * | 2013-03-26 | 2014-10-06 | Denso Corp | 通信システム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5526492A (en) * | 1978-06-06 | 1980-02-25 | Komitet Transport Mash | Evaluating effect of current polarity cyclic inversion in electrochemical process |
JPS5830254A (ja) * | 1981-08-17 | 1983-02-22 | Fujitsu Ltd | ノ−ドアドレス設定方式 |
-
1984
- 1984-09-18 JP JP59195573A patent/JPS6173446A/ja not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5526492A (en) * | 1978-06-06 | 1980-02-25 | Komitet Transport Mash | Evaluating effect of current polarity cyclic inversion in electrochemical process |
JPS5830254A (ja) * | 1981-08-17 | 1983-02-22 | Fujitsu Ltd | ノ−ドアドレス設定方式 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH0774835A (ja) * | 1993-08-31 | 1995-03-17 | Aiphone Co Ltd | ナースコール装置 |
JP2010076142A (ja) * | 2008-09-24 | 2010-04-08 | Fujifilm Corp | 液滴吐出制御装置及び液滴吐出装置 |
JP2014192567A (ja) * | 2013-03-26 | 2014-10-06 | Denso Corp | 通信システム |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |