JPS6173446A - 装置内部の直列データ伝送における識別コードの設定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔差莱上の利用分野〕 この発明は、送信部に直列接続さｉ″Ｌ几受信部の各々
に個別の識別コードを設定する、直列データ伝送ＶＣ，
ひける識別コードの設定方法に関する。

〔従来技術〕

１つの送信部から複数の受信部の各々へ個別にデータを
伝送するシステムｔＳ成する場合、送信部と各受信部と
全各々伝送線で接続すると、配線が複雑になる。そこで
、送信部に各受信部を直列接続し、各受信部へ直列にデ
ータを伝送することがしばしば行われる。この場合、各
受信部には識別コードを設定する友めのスイッチが設け
ら几、このスイッチによって各受信部に各々別個の識別
コードが設定さルる。そして、送信部はデータに伝送先
の受信部金示す識別コードを付加して送出する。送出さ
几たデータは、付加さ几た識別コードが示す受信部内に
取込ま几る。

〔発明が解決しようとする問題点〕

ところで、近年、電子楽器等においては、楽音発生回路
として同一のＬＳＩ　　を複数個設け、各ＬＳＩ　　に
各々異なるデータを与えて異なる音色の楽音を発生させ
る場合が多い。このような場合、各ＬＳＩ　　（受信部
）毎に識別コード設定用のスイッチを設けることは、た
だでさえスイッチ類の多い電子楽器に更にスイッチが増
えることになり、操作ミスを起こし易＜、ｉ７を構成も
複雑になり、好ましくない。ま之、スイッチの配線が複
雑になる問題もある。

この発明は上記事１’％ｆｋ考慮してなさｎたもので、
その目的は各受信部に識別コード設定用のスイッチ等を
設ける必要がなく、シ友がって、人手による識別コード
設定操作を全く必要とせず、しかも複数の同一構成によ
る受信部の各々に個別の識別コードを設定することがで
きる。直列データ伝送における識別コードの設定方法を
提供することにある。

〔問題を解決する几めの手段］ この発明による方法においては、起動時において、まず
送信部が最上位の受信部、すなわち送信部に直精さｆＬ
之第１受信部へ識別コード全出力する。第１受信部はそ
の識別コードを内部の記憶手、段に記憶すると共に、そ
の識別コードに特定の変換処理を行って新たな識別コー
ド全作成し、作成しｆｃ識別コードを次の第２受信部へ
出力する。第２受侶部は第１受信部と全く同様に、供給
さｆ′Ｌ、ｆｃ識別コード金記憶し、ま７を特定の変換
処理（第１受信部の変換処理と同一）を行って第３受信
部へ出力する。以下、第３、第４・・・の各受信部にお
いて同様の処理が繰返えさｎｌ　　こ几により、各受信
部に各々別個の識別コードが自動的に設定さｎる。

〔第１夾施列〕 第１図はこの発明の第１の実施例による直列データ伝送
システムの全体得成を示す図である。このシステムは１
つの送信部ＴＭと７個の受信部ＲＣ１〜ＲＣ７と、クロ
ックパルス・イニシャルクリア信号発生装置ＣＩＣとか
ら得成さ几、送信部ＴＭのデータ出力端子５ＤＯｏが第
１受信部ＲＣＩのデータ入力端子ＳＤＩ、　　に、第１
受信部ＲＣ１のデータ出力端子５ＤＯ１が第２受信部Ｒ
Ｃ２のデータ入力端子ＳＤＩ。　に、・・・第６受信部
ＲＣ６のデータ出力端子５Ｄ０６が第７受信部ＲＣ７の
データ入力端子ＳＤＩ、に各々接続さｎている。すなわ
ち、送信ｇＴＭに７個の受信部ＲＣ１〜ＲＣ７が直列に
接続さ几ている。また、各受信ｆｆ１Ｒ０１〜ＲＣ７の
識別コードは各々″０００”　（０）。

’００１”　（１１、・・・・・・”１１０’　（６１
である。

マタ、クロックパルス・イニシャルクリア信号発生装［
ＣＩＣから出力されるクロックパルスφおよびイニシャ
ルクリア信号ＩＣは各々送信部ＴＭ。

受信部ＲＣ１−ＲＣ７へ並列に供給さ几る。

第２図は送・筒部ＴＭの構成例を示すブロック図でめる
。この図において符号１は、受信部ＲＣ１〜　ＲＣ７へ
送出すべきデータを発生するデータ発生回路であり、内
部にデータ送信制御回路１ａおよびデータメモリ１ｂを
有している。このデー格発生回路１は送出すべきデータ
ＤＡ（８ビツト）に、そのデータＤＡの種類を示す稲刈
コード５ＣＣ４ビット）と、データＤＡ　を送出すべき
受信部ＲＣ１〜ＲＣ７の識別コードＩＤ（３ビツト）を
各々付加し、会計１５ビツトのデータとしてレジスタ２
へ出力する。またこの時、同時に送信パルスＴＰ　を出
力する。レジスタ２は１６ビツトのレジスタでめり、そ
の第１入力端には常時１０１信号が供給さ几、第２〜第
１６入力端には各々データ発生回路１の出力データ（１
５ビツト）が供給される。そして、そのロード端子ＬＯ
へ送信パルスＴＰが供給さＡ７を時各入力端のデータを
読込み、Ｐ／Ｓ（パラレル／シリアル）変換器３へ出力
する。４はディレィ７リツプフロツプ（以下、ＤＦＦ　
　と略称する）であシ、送信パルスＴＰ　’にクロック
パルスφの１ビツトタイム（クロックパルスφの１周期
二以下単にビットタイムと称す）遅延さく、パルス信号
ＴＰ　１として出力する。Ｐ／Ｓ変換器３は１６ビツト
のプリセッタブルシフトレジスタであり、そのロード端
子ＬＯへパルス信号ＴＰＩ（’１’信号）が供給さｎた
時レジスタ２の出力データを読込み、ま九、パルス信号
ＴＰ　１がＩＱＩ信号の時は、クロックパルスφに基づ
いて内部のデータを順次シフトし、シフトアウト端子Ｓ
Ｏから出力端子ＳＤＯ，へ出力する。また、このＰ／Ｓ
変換器３のシフト／イン端子ＳＩには常時１１１信号が
供給さ几ており、したがって、シフトモードｆＴＰ１＝
’ｏ’）の時は、Ｐ／Ｓ変候器３内に順次１１１信号が
読込まれる。ピジ可信号発生回路５は、パルス信号ＴＰ
　１の立下りにおいて立上シ、３２ビツトタイムの閲１
１″信号を続けた後１０１信号に立下るビジィ信号ＢＳ
Ｙ（第４図（へ）参照〕を発生する回路であり、５ビツ
トのバイナリイカクンタロと、インバータ７と、アンド
ゲート８と、オアゲート９と、ＤＦＦ　１０〜とから構
成される。この場合、パイナリイカウンタ６は、クロッ
クパルスφを常時アップカウントするもので、パルス信
号ＴＰＩ（’１”信号）によってクリアされ、ｊ７ｚ、
　　出力端子ＣＯからはカウンタ６のカウント値が「３
１」の時１１１信号が出力さ几る。この回路５から出力
さ几るビジィ信号ＢＳＹ　は、データ発生回路１におけ
るデータ出力を禁止する几めの信号である。すなわち、
データ発生回路１はビジィ信号ＢＳＹ　が１１１信号の
時新友なデータ出力を行わない。

ｇａｏｈ受信部Ｒ筒部　　（ｎ＝１〜７）の傳成例を示
す図である。この−において、符号１２は３２ｉ［ｉＳ
］の７リツプ７０ツグｃ以下、ＦＦと称す）から得成さ
几る３２ビツトのシフトレジスタであり、データ入力端
子５ＤＩｎ　　へ供給されるビットシリアルデータをク
ロックパルスφにＭづいて順次読込む。アンドゲート１
３はシフトレジスタ１２の第１７〜第３２　ＦＦの出力
信号が１１１で、かつ、ｇ１６ＦＦの出力信号が１０１
（インバータ１４の出力が１１１）の時信号Ｐｌｆ’ｌ
’信号）を出力する回路である。ここで、信号Ｐ１の意
味は次の通シである。すなわち、この実施例においては
、データ入力端子５ＤＩｎ　　へ少なくとも１６ビツト
タイム連続してＩｌｌ信号が供給され、次いで１ビツト
の１０１信号（第２図におけるレジスタ２の第１入力端
の１０１参照）が供給さ几之時、その１０１信号に続く
１５ビツトがデータ発生回路１から出力さｆＬ７ｃ１５
ビットのデータ（データＤＡ　　、檻別コードＳＣ，，
ｉｉ＆別コードＩＤ　１となる。し之がって、信号Ｐ１
は、シフトレジスタ１２の第１〜第１５ＦＦからデータ
発生回路１の出力データが丁度出力されるタイミングを
示すことになる。なお、以下の説明においては、上述し
友データの先頭の１０１ 信号をＨＥＡＤ”０’と称する。

符号１５は起動時（ｆｔ電源入時）において識別コード
ＩＤがセットさ几る３ビツトのレジスタである。１６は
データＤＡに付加さｆ′Ｌ几識別コードＩＤと、レジス
タ１５内にセットさｎている識別コードＩＤとを比較し
、両者が一致し九時一致信号ＥＱ　ｒ、出力する比較器
、１７は、そのロード端子ＬＯに（Ｍ号Ｐ２が供給さｆ
′Ｌ九時デーデーＡおよび種別コードＳＣを読込むレジ
スタ、１８はレジスタ１７に読込ま九た種別コードＳＣ
をデコードするデコーダ、１９はデータ利用回路である
。このデータ利用回路１９は、信号Ｐ２に基づいてレジ
スタ１７にデータＤＡおよび種別コードＳＣが読込まｆ
’Ｌ７′にとを検知し、内部のメモリ１９ａ内の、デ、
コータ１８の出力によって指示さ几る記憶エリアにデー
タＤＡ’に？込む。ま友、メモリ１９ａ内に書込ま几ｔ
データＤＡ　Ｋ基づいて各種の処理を行う。２０は加算
器２０ａおよびＤＦＦ２０ｂから構成さ几る加算ユニッ
トでめシ、起動時においてシフトレジスタ１２に読込ま
ｎ　７Ｃ、Ｊ別コードＩＤに「１」を加算し、この加算
結果をＤＦＦ２１を介してセレクタ２２の入力端子Ｂへ
出力する。なお、加算器２０ａにおいてＣＩはキャリイ
イン端子、ＣＯｉキャリイアウド端子である。セレクタ
２２は、そのセレクト端子ＳＢへ供給さ几るイニシャル
クリア信号ＩＣがＩＩＩ信号の時（すなわち、起動時）
に入力端子Ｂのデータ全データ出力端子５ＤＯｎ　　へ
供給し、同信号ＩＣが１０１信号の時（通常時）は入力
端子Ａのデータ、すなわちデータ入力端子５ＤＩｎのデ
ータ全データ出力端子５ＤＯｎ　　へ供給する。

次に、上記実施例の動作を第４図に示すタイミングチャ
ー）ｆ参照して説明する。

〔１コ　起動時の動作 上記実施例においては、起動時において各受信部ＲＣ１
〜Ｒ０７内のレジスタ１５内に識別コードＩＤ’０００
”〜’１１０’が各々セットされる。以下、この動作ｔ
−説明する。

電源が投入さ九ると、まず第１図のクロックパルス・イ
ニシャルクリア信号発生回路ＣＩＣから第４囚（イ）に
示すクロックパルスφが出力さ几、次いで第４図（ロ）
に示すイニシャルクリア信号ＩＣが出力される。このイ
ニシャルクリア信号ＩＣは一例として７５ビツトタイム
の間１１１となる信号であり、この信号ＩＣが１１１で
ある間に、各受信部Ｒｅ　１〜ＲＣ７に各々識別コード
ＩＤがセントされる。信号ＩＣが１１″信号に立上ると
、送信部ＴＭ内のデータ発生回路１がこｎを検知し、以
後３２ビツトタイムの時間計測を行う。この時間計測が
行わＩしている間に、Ｐ／Ｓ変換器３内の初期データが
全てデータ出力端子５ＤＯｏかう出力され、次いで１６
ビツトのｔｌｗ（ｇ号がデータ出力端子５ＤＯｏ　から
出力さ几る。次に、３２ビツトタイムのｑ間計測が終了
すると、データ発生回路１が識別；−ドＩＤ’０００’
を出力すると共に、データＤＡ　　、種別コードＳＣと
してｈｔｔｌ（）ｌを出力し、同時に送信パルスＴＰ　
　（第４１辷り）を出力する。こ几により、レジスタ２
内に１６ビツトすべてＷＱＩが読込ま几る。次に、ＤＦ
Ｆ　　４からパルス信号ＴＰ　１　（第４図に））が出
力さｎると、レジスタ２内のデータ（Ａｊｔ’０”１が
Ｐ／Ｓ変換器３内に読込まｎ１次いで読込まｎ次データ
がデータ出力端子５ＤＯｏ　から順次出力される（第４
図（ホ）参照）。一方、パルス信号ＴＰＩが出力さ几る
と、その立下り時点ＶＣ＞いてビジィ信号ＢＳＹ　　（
第４囚（へ））が１１１信号に立上り、以後３２ビツト
タイムの間１１″信号金続ける。

このビジィ信号ＢＳＹｄＫ’　１　”信号にある間に、
Ｐ／Ｓ変換器３内の１６ビツトの１０１がデータ出力端
子ＳＤＯ、から順次出力され、次いで１６ビツトのＩＩ
Ｉがデータ出力端子５ＤＯｏから１１０次出力さ几る。

次に、ビジィ信号ＢＳＹ　がＷＱＩ信号に立下ると、デ
ータ発生回路１が再び１５ピツ）Ａｔｔ’Ｏ’のデータ
を出力し、同時に送信パルスＴＰ　を出力する。以後、
上記と同様の動作が繰返えさｎる。

そして、ビジィ信号ＢＳＹ　が再びｌ　□　ｌ信号に立
下ると、以後各受信部ＲＣ１〜ＲＣ７へのデータ送信が
可能となる。すなわち、上記の動作の間に、受信部ＲＣ
１〜ＲＣ７における識別コードＩＤの設定が終了する。

次に、受信部ＲＣｌ〜ＲＣ７の動作を説明する。

送信部ＴＭのデータ出力端子５ＤＯｏから出力されｔビ
ットシリアルなデータ〔第４図（ホ））頃〜受信部ＲＣ
１のデータ入力端子５Ｄ１１を介して、受信部ＲＣｌの
シフトレジスタ１２に順次読込ま几る。

、シフトレジスタ１２の第１７ＦＦ〜第３２ＦＦに各々
１１１が読込ま几、餓１６ＦＦにＨＥＡＤ’０’が読込
まｎ１第８ＦＦ〜第１５ＦＦにデータＤＡ（Ａｔｔ”ｏ
’）、第４ＦＦ−第７ＦＦに種別コードＳＣ（ｈｔｔ　
　’ｏ’ｌ、第１ＦＦ〜第３ＦＦｔ／Ｃ識別コードＩＤ
’０００’が各々読込まｎると、アンドゲート１３から
第４図（ト）に示す信号Ｐ１が出力さ几る。この時、イ
ニシャルクリア信号ＩＣはＩｌ″信号にろり、アンドゲ
ート２５が開状態にある。し文がって、信号Ｐ１はアン
ドゲート２５を介してレジスタ１５のロード端子ＬＯへ
供給され、こ、ｎにより識別コードＩＤ”０００’がレ
ジスタ１５に読込’ｔｆＬる（セットさ几る）。

一方、シフトレジスタ１２に読込まｆ’Ｌ１ｔｃデータ
は、その第３ＦＦから順次出力され、加算器２０ａの入
力端子Ｂへ順次供給さ几る。第４図（イ）に上記第３Ｆ
Ｆの出力データを示す。このデータは、信号Ｐ１が１０
″の時は早シて加算器２０ａを通過し、ＤＦＦ２’ｌに
よって１ビツトタイム遅延さ几、セレクタ２２を介して
データ出力端子ＳＤＯ１から出力さ几る。すなわち、信
号Ｐ１が１０１の場合、データ入力端子ＳＤＩ　、へ供
給さｉ”ｎ次データがそのまま４ビツトタイム遅延され
て、データ出力端子５ＤＯ１から出力さｎる（第４図（
す２参照１゜なお、ＤＦＦ２１はデータ全クロックパル
スφに確笑ニ同期させる之めに挿入し友ものである。矢
に、識別コードＩＤ’０００’がシフトレジスタ１２の
第１〜第３ＦＦ＆Ｃ読込−１，ｉ″Ｌると、前述したよ
うに信号ＰｉＦ’１’信号）が出力さ几、加算器２０ａ
の入力端子Ａへ供給される。この結果、加算器２０ａに
おいて識別コードＩＤのＬＳＨに１１１が加算さ几る。

そして、この加算にようモヤ９４１６号が発生し之場合
（受信部ＲＣｌにおいては発生しない）は、このキャリ
イ１百号がＤＦＦ２０゜により１ビツトタイム遅延され
て加算器２０ａのキャリイイン端子ＣＩへ印加される。

すなわち、加ｕ　ユニット２０において識別コードＩＤ
ｌＣｒ１」が直列加算さ几る。そして、この加算によっ
て得うＡ７を識別！　−）”ＩＤ　”　００１　’　ｙ
％ＤＦＦ　　２１　。

セレクタ２２を介してデータ出力端子５Ｄｏ１から出力
さｎるＣ第４因（す）参照）。

このように、受信部ＲＣＩにおいては、送信部ＴＭのデ
ータ発生回路ｌから出力さｎ九識別コードＩＤ”０００
”がレジスタ１５に記憶されると共に、同識別：Ｉ−）
’ＩＤ　’０００’Ｋｌ’−１ｊカフ１Ｉｌｌ算さ几、
断定な識別コードＩＤ’００１’とさ几て受信部ＲＣ２
へ出力さｎる。

受信部ＲＣ２〜ＲＣ７の動作も受信部ＲＣ１の動作と全
く同じであり、上位側の（すなわち、送信部ＴＭ側の）
受信部ＲＣから出力さＡ７？ｌ−識別コードＩＤを内部
のレジスタ１５内に記憶し、また、同−別コードＩＤに
「１」を加算して下位側の受信部ＲＣへ出力する。なお
、第４図（３）〜（３）に各々受信部ＲＣ２Ｖｃおける
信号Ｐ１のタイミング、シフトレジスタ１２の第３ＦＦ
の出力データ、データ出力端子ＳＤＯ□のデータを示す
。

〔２〕　通常時の動作 上述しｔ起動時における識別コードＩＤのセットが終了
し、かつ、イニシャルクリア信号ＩＣが１０１信号に戻
ると、以後、各受信部ＲＣ１〜ＲＣ７は各々データ受信
可能状態となる。

送信部ＴＭが受信部ＲＣ１＾ＲＣ７のいずれかへデータ
を送る場合は、送信部ＴＭのデータ発生回路１が送るべ
きデータおよび種別コードをデータＤＡ、株別コードＳ
Ｃとして出力すると共に、送り先の受信部Ｒｅ　１〜Ｒ
Ｃ７の識別コードＩＤを出力し、同時に、送信パルスＴ
Ｐ　ｋ出力する。

以後、前述し足場台と同様に、データ発生回路１から出
力されたデータがレジスタ２に読込まｎ１次いで、ＨＥ
ＡＤ’０１が付加さｎてＰ／Ｓ変換器３へ移され、この
Ｐ／Ｓ変換器３からシリアルデータとしてデータ出力端
子ＳＤＯ，へ順次出力さｎる。なお、Ｐ／Ｓ変換器３内
のデータがデータ出力端子５ＤＯ０から出力さ几る前に
、必ず１６ビツト以上のＩｌｌ信号がデータ出力端子Ｓ
Ｄｏ。

から出力されている。この理由は、伝送データのビット
数がＨＥＡＤ”Ｑ’、識別コードＩＤ等を含めて１６ビ
ツトであるのに対し、ビジィ信号ＢＳＹ　が３２ビツト
タイムの間１１１信号となシ（第４図（へ）参照）、シ
九がって、伝送データに続いて少くとも１６ビツトの１
１１信号が必ず出力さｎるようになっているからである
。

送信部ＴＭのデータ出力端子ＳＤＯｏ　　から出力さｎ
＊デデーは、受信部ＲＣ１のデータ入力端子５ＤＯ１ｔ
−介して受信部ＲＣｌ内のシフトレジスタ１２に読込ま
れると共に、受信部ＲＣｌ内のセレクタ２２およびデー
タ出力端子５Ｄ０１を介して受信部ＲＣ２へ供給さ几、
同受信部ＲＣＺ内のシフトレジスタ１２に読込まれ、同
様に、受信部ＲＣ３〜ＲＣ７内の各シフトレジスタ１２
内にも各々読込まれる。そして、シフトレジスタ１２の
第１７〜第３２ＦＦに各々１１１が、第１６ＦＦにＨＥ
ＡＤ”　Ｏ”が、第８〜第１５　ＦＦにデータＤＡ１〜
第３ＦＦＫ識別コードＩＤが各々読込まｆＬｆｃ時点で
、受信部ＲＣ１〜ＲＣＴ内の各アンドグー）１３から各
々信号Ｐ１が出力され、アンドゲート２７の第２入力端
へ供給さハる。この時、各受信部ＲＣ１〜ＲＣ７内の比
較器１６はレジスタ１５内の識別コードＩＤとシフトレ
ジスタ１２の第１−第３ＦＦに読込ｉれｔ識別コードＩ
Ｄとの比較を行う。今、送信部ＴＭのデータ発生回路１
から出力され７’ｅＩＤコードが”０１０’であつ九と
すると、受信部ＲＣａ内の比較器１６のみから一致信号
ＥＱ（’ｌ’信号）が出力さｎ１オアゲ−）２６ｉ介し
てアンドゲート２７の第１入力端へ供給される。まｔこ
の時、イニシャルクリア信号ＩＣは１０１信号にあｐ１
インバータ２８の出力が１１１信号にある。この結果、
アンドゲート２７の第１入力端へ一致信号ＥＱが供給さ
ｎると、アンドゲート２７が開状態となり、前述し九信
号Ｐｉがアンドゲート２７１ｒ、介して信号Ｐ２として
レジスタ１７のロード端子ＬＯへ供給され、こｎび種別
コードＳＣが受信部ＲＣａ内のレジスタ１７に読込まれ
る。まｔ１受信部ＲＣ３内のデータ利用回路１９は信号
Ｐ２に基づいてレジスタ１７内にデータＤＡおよび種別
コードＳＣが格納さｎ７’５ことを検知し、同データＤ
Ａ　′ｌｒ、デコーダ１８の出力に対応するメモリ１９
ａの記憶エリア内に曹込む。

以上が、送信部ＴＭから受信部ＲＣ１〜ＲＣ７のいずれ
かへデータを伝送する過程である。次に、送信部ＴＭか
ら全受信部ＲＣ１〜ＲＣ７へ各々同一のデータを伝送す
る場合について説明する。この場合、送信部ＴＭのデー
タ発生回路１は伝送すべきデータＤＡ　、種別コードＳ
Ｃと共に識別コードＩＤとして”　１１１’を送出する
。なお、この識別コート１１１１″は受信部’ＲＣｌ〜
ＲＣ７のいずｎの識別コードでもない。この識別コード
ＩＤ’ｌｌｌ’が各受信部ＲＣ１〜ＲＣ７内のシフトレ
ジスタ１２の第１〜第３ＦＦＫ読込まれると、こｊ’Ｌ
ら第１〜Ｗ３ＦＦの各出力のアンド七とるアンドゲート
２９の出力が１１６信号となり、この１１１信号がオア
ゲート２６を介してアンドゲート２７の第１入力端へ供
給される。これにより、アンドゲート２７が開状態とな
り、信号Ｐ１がアントゲ−）２７’ｉ介してレジスタ１
７へ供給さｎる。すなわち、識別コードＩＤが’　１１
１　’Ω場合、各受信部ＲＣｌ〜ＲＣ７の各々において
、データＤＡおよび種別コードＳＣがレジスタ１７内に
読込ｉｎる。

なお、各受信部ＲＣ１〜ＲＣ７に対して設定する識別コ
ードＩＤの内容は、上記実施例のものに限らず、任意で
ある。例えば、ＲＣ１〜ＲＣ７に対する識別コードＩＤ
として、そＡ−ｔｌ′ｎＪ６Ｊ。

「５」、・・・「０」を設定するようにしてもよい。

また、各受信部において、識別；−ドＩＤの変換を加算
ユニツ）　２０’に用いて行なっているが、こ几に代え
て減算ユニットを用いてもよい。さらに、この加算二二
ツ）２（ｌるいは減算ユニットにおいて加算あるいは減
算する数は「１」に限らず、他の数でもよい。この場合
、加算ユニット（減算ユニット）２０として加算器（減
算器）２０ａｉ使用するのに代えて同様の機能を果す変
換器を用いてもよい。

〔第２　実施例〕 次に、この発明の第２実施例について説明する。

この菓２の実施例の全体構成は第１図と略同じでおるが
、受信部の数が１６＆ｌとなっている。送信部ＴＭおよ
び受信部ＲＣの各構成は各々第２図、第３図と相異して
おシ、そｎもを第５図および第６図に示す。この第２実
施例と、前述し次第１実施例との主な相異点は、■識別
コードＩＤが１６ビツトｍ成でろ９、かつ、受信部ＲＣ
１〜ＲＣ］６の各識別コードが各々Ｉ００・・・・・・
０１’、’００・・・・・・１０”００・・・・・・１
００’、・・団・、”１０・・・・・・００＃どなって
いること、■種別コードＳＣが検出方法）が異なってい
ること等である。なお、この第２実施例において、前記
第１実施例の各部と対応する構成部分に−は第１実施レ
リの各符号Ｖｖ−サフィックスｅｆｔ付して示し、ま几
、対応する信号（データ）には同一の符号を付して示す
。

以下、この第２実施例の動作を第７図に示すタイミング
図に基づいて説明する。

〔１〕　起動時の動作 電源が投入されると、クロックパルス・イニシャルクリ
ア信号発生回路ＣＩＣ（第１図）から第７図ヒ）に示す
クロックパルスφおよび同図（ロ）に示すイニシャルク
リア信号ＩＣが順次出力され、送信部ＴＭおよび受信部
ＲＣ１〜ＲＣ１６へ各々供給さ九る。なお、この場合、
イニシャルクリア信号ＩＣのパルス幅は２９２ビットタ
イム以上であればよい。送信部ＴＭのデータ発生回路１
θ・（第５図）へイニシャルクリア信号ＩＣが供給さ几
ると、データ発生回路１ｅがデータＤＡ”００・・・・
・・□００１〔又は”１１・・・・・・１１”ｌ（８ビ
ツト）。

種別コードＳＣ”００・・・・・・００１　（又は１１
１・・・・・・１１″）（８ビツト）および識別コード
ＩＤ１００・・・・・・０１”　（１６ビツト）を各々
レジスタ２ｅ（３２ビツト）へ出力し、同時に送信パル
スＴＰ　　ｆ第７図ｅつ参照）を出力する。こ几により
、レジスタ２ｅ内にデータ発生回路１ｅから出力さｎ九
各データＤＡ　　、ＳＣ、ＩＤが読込まれ、読込まｆ′
Ｌ７′ｃデータが３４ビツトのＰ／Ｓ変換器３ｅへ出力
される。次いで、ＤＦＦ　　４ｅからパルス信号ＴＰ　
ｌ　ｆ第７図に））が出力されると、レジスタ２ｅ内の
データがＰ／Ｓ変換器３ｅ内に読込まｎｌまたこの時、
同時にＰ／Ｓ変換器３θの第１．第２入力端へ供給さｎ
ている”　Ｏ”　（ＨＥＡＤ　　”Ｏ’１およびＪ＋が
各々Ｐ／Ｓ変換器３ｅに読込ま几る。次いで、第７図（
ホ）に示すように、Ｐ／Ｓ変換器３θ内の各データがク
ロックパルスφに基づいて順次データ出力端子５ＤＯｏ
から出力さｎ１受信部ＲＣｌのデータ入力端子５Ｄ１１
へ供給さｎる。

一方、パルス信号ＴＰ　１がビジィ信号発生回路５θへ
供給さｎると、パルス信号ＴＰ　１の立下シ時点におい
てビジィ信号ＢＳＹ　　［第７図（へ））が１１１信号
に立上シ、以後３４ビツトタイムの閣１１″倍号を続け
る。このビジィ信号ＢＳＹが１１１信号の間は、データ
発生回路１θにおけるデータ出力が禁止さｎる。なお、
ビジィ信号発生回路５ｅにおけるパイナリイカウンタ６
ｅは、そのカウント値が「３３」の時出力端子〔３３〕
から１１１信号を出力する。また、そのエネーブル端子
ＥＮ−１１１信号が供給された時カウント動作を行い、
′０１信号が供給さｎ＋を時はカウント動作を行わない
。まｔ１パルス信号ＴＰ　１の立−下シにおいてクリア
さ几る。

次に、受信部ＲＣ１のデータ入力端子５Ｄ１１へ供給さ
ｎ７’（データは、クロックパルスφに基づいて３４ビ
ツトのシフトレジスタ１２ｅ内に頓次絖込″！几る。そ
して、ＨＥＡＤ’０’が同シフトレジスタ１２ｅの第３
４ＦＦＶＣＨ込まｎると、インバータ３１の出力が１１
１信号となり、この１１１信号がアンドゲート３２の一
方の入力端へ供給さｎる。このアンドゲート３２の他方
の入力端へはバイナリティカウンタ３５の出力端子〔３
３〕の信号が供給されている。バイナリティカウンタ３
５はクロックパルスφをアップカウントするカウンタで
メジ、そのエネーブル端子ＥＮへ１１１信号が供給さｎ
ている時カウント動作を行い、ｔｙｔ、アンドゲート３
２から出力される信号Ｐ１の立下りにおいてクリアされ
、また、そのカウント値がｒＯＪ〜「１４」の時出力端
子〔Ｏ〜１４〕から１１１信号を出力し、まｔｌそのカ
ウント値が「３３」の時、出力端子〔３３〕がら１１１
信号を出力する。このカウンタ３５は、初期状ＢＶＣお
いてそのカウント値が一旦「３３」になる、と、インバ
ータ３６の出力が１０１となってエネーブル端子ＥＮへ
１０１信号が供給されることから、カウント動作を停止
する。以後、出力端子〔３３〕が１１″信号の状態で、
ＨＥＡＤ’Ｏ”がシフトレジスタ１２ｓの第３４　ＦＦ
から出力さ几るまで時期する。なお、シフトレジスタ１
２ｅは電源投入時（信号ＩＣの立上り時）においてｋｔ
ｔ　　’ｌ’ｒζセットさｎるようになっており、し友
がって、ＨＥＡＤ’　０　’、が第３４　ＦＦ　Ｋ読込
ま九る前にインバータ３１の出力が１１１信号となるこ
とはない。

さて、ＨＥＡＤ”　ｏ　ｗがシフトレジスタ１２８の第
３４ＦＦに読込まｎると、インバータ３工の出力が１１
１信号となり、アンドゲート３２から第７図（ト）に示
す信号Ｐｉ（”１”信号）が出力される。この時、イニ
シャルクリア信号ＩＣはＪＷ倍信号あり、アンドゲート
２５ｅが開状態にある。

し友がって、信号Ｐ１はアンドゲート２５ｅを介してレ
ジスタ１５ｓのロード端子ＬＯへ供給さ几る。この時、
レジスタ１５ｅの入力端子にはシフトレジスタ１２ｅの
第１ＦＦ−ｇ１６Ｆ）ｉ’の内容、すなわち、識別コー
ドＩＤ”ＯＯ・・・・・・０１１が供給さ几ており、し
ｔがって、レジスタ１５ｅのロード端子ＬＯへ信号Ｐ１
が供給さｎると、上記識別コードＩＤがレジスタ１５ｅ
内Ｖｃ胱込まｎる（識別コードＩＤがセットさ几る）。

次に、シフトレジスタ１２ｆ３の’Ｍ３４ＦＦにＨＥＡ
Ｄ　’　ｏ　’　ｖｃ絖く１１１が読込ま几ると、イン
バータ３１の出力が１０１信号となり、シ文がって信号
Ｐ１が１０１信号に立下る。この信号Ｐ１の立下、！７
においてカウンタ３５がクリアさ几、その出力端子〔３
３〕がＩ０１信号となる。この結果、エネーブル端子Ｅ
Ｎに１１１信号が供給され、以後カワンタ３５がクロッ
クパルスφのアップカウントを行う。なお、このカウン
タ３５のカウント値の変イしを纂７図悼）に示す。まに
１カウンタ３５の出力端子〔３３〕が′Ｏ１信号になる
と、アンドゲート３２が閉状態となり、シ九がって、以
後シフトレジスタ１２ｅの第３４　ＦＦに＠０１が読込
まれても、カウンタ３５のカウント値が「３３」になる
までアンドゲート３２から信号Ｐ】が出力さ几ることは
ない。、そして、信号Ｐ１が次に出力されるのは、送信
部ＴＭが再びデータを出力した場合において、そのデー
タの先頭に付加さ几た１ＡＤ１０１がシフトレジスタ１
２ａの第３４ＦＦに読込まｎ’ｆＣ時である。

他方、シフトレジスタ１２ｓのｍｌ　６ＦＦの出力は直
列データ１６Ｄとして取出さ几、ＤＦＦ３８によって１
ビツトタイム遅延さｎてアンドゲート３９の第２入力端
へ供給さｎｌまた、アンドゲート４０の第３入力端へ供
給される。このデータｌ　６　Ｄ　ｌ’ｚ、第７図（ト
）に示すようにデータ入力端子５Ｄ１１のデータｉ１６
ビツトタイム遅延し九データである。まｔ１アンドゲー
ト３９の第１入力端へはカウンタ３５の出力端子〔０〜
１４〕の信号が供給さ几、アンドゲート４０の第１入力
端へは、上記出力端子〔０〜１４〕の信号をインバータ
４１によって反転しｔ信号が供給さ几ており、また、ア
ンドゲート４０の第２入力端へは、信号Ｐｌをインバー
タ４２によって反転し之信号が供給さ几ている。そして
、ＨＥＡＤ’０’がデータ１６Ｄとして出力さｎｔ時点
においては、アンドゲート４０が開状態にあシ、し友が
って、）ＩＥＡＤ＠ＯＩおよびそｆ’ＬＫ続くデータが
アンドゲート４０、オアゲート４３、セレクタ２２ｅを
介して順次ＤＦＦ　　４４へ供給され、ここで１ビツト
タイム遅延さｎｆｃ後、データ出力端子ＳＤＯ１を介し
て受信部ＲＣ２へ順次供給さｎる。なお、第７１′Ｊ四
）にセレクタ２２ｅの出力を示す。次に、識別コードＩ
ＤのＬＳＢ　　（先頭のビット）１１１がデータ１６Ｄ
として出力されたタイミングにおいて、）ＩＥＡＤ’　
０　’が前述し皮ようにシフトレジスタ１２θの第３４
　ＦＦ　ｒこ読込まれ、し定かって、アンドゲート３２
から・信号ＰＬ（”１’信号）が出力さ九る。この結果
、インバータ４２の出力が１０１となり、し友がってア
ンドゲート４０の出力がａ　Ｏｌとなり、この１０１信
号がセレクタ２２θを介して出力される。すなわち、第
７図に）に示すように、データ１６Ｄにおける識別コー
ドＩＤのＬＳＢ　　の代わりに、セレクタ２２ｅから１
０１信号が出力される。次に、信号Ｐ１の立下りにおい
てカウンタ３５がクリアされると、同カクンタ３５の出
力端子〔０〜１４〕から１１１信号が出力され、こｎに
よりアンドゲート３９が開状態、アントゲ〜）４０が閉
状態となる。この結果、以後１５ビツトタイムの間、第
７図（力に示すＤＦＦａ８の出力（すなわち、デ〜り１
６Ｄを１ビツトタイム遅延させたデータ）がアンドゲー
ト３９、オアゲート４３ｔ−介してセレクタ２２ｅへ供
給され、同セレクタ２２θの出力端から出力さ几る。な
おこのデータは、第７１０乃およびに）から明らかなよ
うに、識別コードＩＤＬ：ＤＬＳＢ　−第１５ビツト目
である。次に、カウンタ３５の出力端子〔０〜１４〕が
１０１信号に戻ると、再びアンドゲート３９が閉状態、
アントゲ−）４０が開状態となり、以後再びデータ１６
Ｄがセレクタ２２ｅから出力され、ＤＦＦ４４を介して
データ出力端子Ｓ　Ｄ　Ｏ１へ供給される。

このように、受信部ＲＣ１に督いては、送信部ＴＭ　　
のデータ発生回路１ｅから出力され７ｔ　占ｆｔ、別ご
°°。

コードより１００口１１がレジスタ１５ｅｌＣ−ｔｒニ
ットさｊ、ると共に、同識別コードＩＤ’００・・・・
・・０１１が１ビツトシフトさ１１、新几な職別コード
ＩＤ”ＯＯ・−・・・・１０’とさ九て受信゛部ＲＣ２
へ出力される。

受信部ＲＣ２〜ＲＣ１６の動作も受信部ＲＣ１の動作と
全く同じであり、上位側の受信部ＲＣから出力さ几た識
別コードＩＤ全内部のレジスタ１５ｅにセットし、また
同職別コー！−”ＩＤを１ビツトシフトして下位側の受
信部ＲＣへ出力する。

Ｃ’　２　〕　　通常時の動作 上述し７ｔ＋起動時における識別コードＩＤのセットが
終了し、かつ、イニシャルクリア信号ＩＣが“０１信号
に戻ると、以後各受信部ＲＣ１〜ＲＣ１６は各々データ
受信可能状態となる。

送信部ＴＭが受信部ＲＣ１〜ＲＣ１６のいずれかへデー
タを送る場合は、送信部ＴＭのデータ発生回路１ｅが送
るべきデータＤＡおよび種別コーゝドＳＣｔ出力すると
共に、送シ先の受信部ＲＣ１〜ＲＣ１６に対応するビッ
ト位置に１１“を九て７ｔＲ別コードＩＤ　１＆：出力
する。す゛なわち、例えば受信部ＲＣ１、ＲＣ３，ＲＣ
５へ各々同一のデータＤＡおよび種別コードＳｅ　ｔ−
送る場合は、識別コードＩＤとして、′００・・・・・
・０１０１０１”を出力する。Ｃ以下、この識別コード
ＩＤがデータ発生回路ｌθから出力さＡ７？−場合を例
にとり説明する）。ｌｔ、同時に送信パルスＴＰ　を出
力する。

以後、前述し几場合と同様の過程によって送信部ＴＭの
データ出力端子５ＤＯｏから各データが順次出力さｎｌ
　　この出力され九データが全受信部ＲＣ１〜ＲＣ１６
内の各シフトレジスタ１２ｅに順次読込４Ａる。そして
、シフトレジスタ１２ｅの第３４ＦＦ　ＩｃＨＥＡＤ　
　’　０　’が読込ま九ると、アンドゲート３２から信
号ＰＩが出力さル、アンドゲート２７θの第１入力端へ
供給される。

この時、シフトレジスタ１２θの第１〜第１６ＦＦから
識別＝−ドＩＤが出力さ几、アンド回路４６へ供給され
る。アンド回路４６はこの識別コードＩＤの各ビットと
、レジスタ１５ｅ内の識別コードＩＤの対応する各ビッ
トとのアンドをビット毎にそれぞれとり、この結果（１
６ビツト）金オア回路４７へ出力する。オア回路４７は
アンド回路４６の出力のオアをとり、この結果をアンド
ゲート２７ｅの第３入力端へ出力する。

しかして、信号Ｐ１が出力さｆ′Ｌ次時点において、受
信部ＲＣ１；　ＲＣ３、ＲＣ５内の各オフ回路４７から
１１１信号が出力さｎｌ　アンドゲート２７ｅの第３入
力端へ供給さｎる。この時、イニシャルクリア信号ＩＣ
はＩ　□　Ｉ信号にあり、アンドゲート２７θの第２入
力端へはインバータ２８ｅの出力１１１が供給さｎてい
る。し九がって、信号Ｐ１はアントゲ−）２７ｅｉ介し
て、信号Ｐ２としてレジスタ１１のロード端子ＬＯへ供
給され、これにより、受信部ＲＣｌ　、　ＲＣ３、ＲＣ
５内の各レジスタ１７ｓ内にデータＤＡおよび種別コー
ドＳＣが読込まｎる。そして、レジスタ１７ｅに絖込ま
ｎ几データＤＡがデータ利用回路１９θへ供給さｎｌま
九、種別コードＳＣがデコーダ１８ｓｉ介してデータ利
用回路１９ｅへ供給される。他方、受信部ＲＣＺ　、　
ＲＣ４、ＲＣ６〜１６円のオア回路４７の出力は、信号
Ｐ１が出力された時点で１０′信号にあり、Ｌ７ｔがっ
て、データＤＡおよび種別コードＳＣが受信部ＲＣ２、
ＲＣ４゜ＲＣ６〜１６内の谷Ｖジスタ１７ｅＫ読込まｎ
ることはない。

このように、上述した第２実施例によ几ば、任意の複数
の受信部ＲＣへ同一のデータを同時に伝送することがで
きる。

なお、上記実施例では、識別コードＩＤのＬＳＢ側から
順に受信部ＲＣ１−ＲＣ１６ｔ−割シ当てたが、この関
係は逆でもよい。この場合には、各受信部における識別
コードＩＤのビットシフトを下位ビット側にシフトする
ようにする。

〔発明の効果〕

以上説明し友ように、この発明によｎば、起動時におい
て複数の同一構成による受信部に各々、別個の識別コー
ド金自動的にセットすることができる。この結果、各受
信部に識別コード設定用のプリセットスイッチを設ける
必要がなく、しｔがって構成が簡単になると共に、配線
の手間も省くことができ、マ友、人手による識別コード
設定操作を必要としないことから、設定操作ミスの発生
も防ぐことができる。

【図面の簡単な説明】

第１図はこの発明の第１実施例の全体構成を示すブロッ
ク図、ｗＪｚ図は同実施例における送信部ＴＭの構成例
を示すブロック図、第３図は同実施例における受信部Ｒ
Ｃ１〜７の構成例を示すブロック図、第４図は同実施例
の動作全説明する之めのタイミング図、第５図はこの発
明の第２実施例における送信部ＴＭの構成例を示すブロ
ック図、第６図は同第２実施例における受信部ＲＣｌ〜
１６の構成例を示すブロック図、第７図は同県２実施例
の動ｆ／Ｆ、′ｔ−説明するｔめのタイミング図でおる
。 ＴＭ・・・・・・送信部、ＲＣ１〜ＲＣ１６・・・・・
・受信部、ＩＤ・・・・・・識別コード、１５，１５ｅ
・・・・・・レジスタ（記憶手段）、２０・・・・・・
加算ユニット、３５・・・・・・バイナリイカランター
、３８・・・・・・ＤＦＦ、３９゜４０・・・・・・ア
ンドゲート、４１・・・・・・インバータ、４３・・・
・・・オアゲート。 第１図

Claims (1)

【特許請求の範囲】
1. 送信部に直列接続された複数の受信部の各々に、個別の
   識別コードを設定する識別コードの設定方法において、
   前記送信部は起動時において最上位の受信部の識別コー
   ドを出力し、前記各受信部は、起動時において前記送信
   部または上位の受信部から出力された識別コードを内部
   の記憶手段に記憶すると共に、同識別コードに特定の変
   換処理を行つて新たな識別コードを作成し、この識別コ
   ードを下位の受信部へ出力することを特徴とする直列デ
   ータ伝送における識別コードの設定方法。