JP3052848B2 - フレーム同期保護回路 - Google Patents
フレーム同期保護回路Info
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- JP3052848B2 JP3052848B2 JP8222387A JP22238796A JP3052848B2 JP 3052848 B2 JP3052848 B2 JP 3052848B2 JP 8222387 A JP8222387 A JP 8222387A JP 22238796 A JP22238796 A JP 22238796A JP 3052848 B2 JP3052848 B2 JP 3052848B2
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Description
【０００１】
【発明の属する技術分野】本発明はフレーム同期保護回
路に係り、特にフレーム番号ワードとフレーム番号誤り
検出ワードとを持つ入力データ信号からのフレーム同期
信号を検出するフレーム同期保護回路に関する。
路に係り、特にフレーム番号ワードとフレーム番号誤り
検出ワードとを持つ入力データ信号からのフレーム同期
信号を検出するフレーム同期保護回路に関する。
【０００２】
【従来の技術】従来より、入力データ信号中のフレーム
同期信号の検出は、予め定められたフレーム同期信号パ
ターンとの一致により、あるいは所定のビット数までの
誤りならばフレーム同期信号であると判断することによ
って行われている。しかし、フレーム同期信号以外の部
分の入力データ信号が伝送系のビット誤りによってフレ
ーム同期パターンと偶然に一致した時、そのデータをフ
レーム同期ワードであると誤検出してしまうことにな
る。
同期信号の検出は、予め定められたフレーム同期信号パ
ターンとの一致により、あるいは所定のビット数までの
誤りならばフレーム同期信号であると判断することによ
って行われている。しかし、フレーム同期信号以外の部
分の入力データ信号が伝送系のビット誤りによってフレ
ーム同期パターンと偶然に一致した時、そのデータをフ
レーム同期ワードであると誤検出してしまうことにな
る。
【０００３】そこで、従来のフレーム同期保護回路で
は、誤ったフレーム同期信号を検出しないように、フレ
ーム同期信号の発生の周期性を利用することが行われ
る。例えば、あるフレームから検出されたフレーム同期
信号を１フレーム遅延させて次のフレームで検出される
フレーム同期信号との論理積をとった信号を出力フレー
ム同期信号とすることが行われている。
は、誤ったフレーム同期信号を検出しないように、フレ
ーム同期信号の発生の周期性を利用することが行われ
る。例えば、あるフレームから検出されたフレーム同期
信号を１フレーム遅延させて次のフレームで検出される
フレーム同期信号との論理積をとった信号を出力フレー
ム同期信号とすることが行われている。
【０００４】
【発明が解決しようとする課題】しかるに、上記の従来
のフレーム同期保護回路では、あるフレームから検出さ
れたフレーム同期信号を１フレーム遅延させて次のフレ
ームで検出されるフレーム同期信号との論理積をとった
信号を出力フレーム同期信号とする構成であるため、最
初に検出された同期パターンに続くデータを正しく検出
するためには、この最初のフレームのフレーム同期信号
が確定する１フレーム後までメモリ等を使用してデータ
を遅延させる必要がある。
のフレーム同期保護回路では、あるフレームから検出さ
れたフレーム同期信号を１フレーム遅延させて次のフレ
ームで検出されるフレーム同期信号との論理積をとった
信号を出力フレーム同期信号とする構成であるため、最
初に検出された同期パターンに続くデータを正しく検出
するためには、この最初のフレームのフレーム同期信号
が確定する１フレーム後までメモリ等を使用してデータ
を遅延させる必要がある。
【０００５】本発明は上記の点に鑑みなされたもので、
メモリ等を使用しなくとも、最初に検出された同期パタ
ーンに続くデータを検出するための同期保護を行い得る
フレーム同期保護回路を提供することを目的とする。
メモリ等を使用しなくとも、最初に検出された同期パタ
ーンに続くデータを検出するための同期保護を行い得る
フレーム同期保護回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、同期ワードに続いてフレーム番号ワード
と、フレーム番号ワードの値の１の補数形式の値のフレ
ーム番号誤り検出ワードと、データワードとが時系列的
に合成されたフレームフォーマットの入力データ信号を
入力信号として受け、同期ワードが既知のフレーム同期
パターンと一致するかどうか検出してフレーム同期パタ
ーン検出信号を出力するフレーム同期パターン検出回路
と、入力データ信号を入力信号として受け、フレーム番
号ワードとフレーム番号誤り検出ワードとからフレーム
番号ワードの誤りの有無を示すフレーム番号誤り検出信
号を出力するフレーム番号誤り検出回路と、フレーム番
号誤り検出回路による検出に要する時間分、フレーム同
期パターン検出信号を遅延する遅延回路と、フレーム番
号誤り検出信号と遅延回路の出力信号との一致を検出し
て、両信号が一致するときフレーム同期信号を出力する
論理回路とを有する構成としたものである。
め、本発明は、同期ワードに続いてフレーム番号ワード
と、フレーム番号ワードの値の１の補数形式の値のフレ
ーム番号誤り検出ワードと、データワードとが時系列的
に合成されたフレームフォーマットの入力データ信号を
入力信号として受け、同期ワードが既知のフレーム同期
パターンと一致するかどうか検出してフレーム同期パタ
ーン検出信号を出力するフレーム同期パターン検出回路
と、入力データ信号を入力信号として受け、フレーム番
号ワードとフレーム番号誤り検出ワードとからフレーム
番号ワードの誤りの有無を示すフレーム番号誤り検出信
号を出力するフレーム番号誤り検出回路と、フレーム番
号誤り検出回路による検出に要する時間分、フレーム同
期パターン検出信号を遅延する遅延回路と、フレーム番
号誤り検出信号と遅延回路の出力信号との一致を検出し
て、両信号が一致するときフレーム同期信号を出力する
論理回路とを有する構成としたものである。
【０００７】 ここで、上記のフレーム番号誤り検出回
路は、入力データ信号を直並列変換する、フレーム番号
ワードとフレーム番号誤り検出ワードの合計ビット数分
の容量を持つシフトレジスタと、シフトレジスタの並列
出力を２分割したとき上位側の並列出力と下位側の並列
出力の一方を論理反転して論理反転していない方の出力
と一致をとりフレーム番号誤り検出信号を出力する一致
回路とからなることを特徴とする。
路は、入力データ信号を直並列変換する、フレーム番号
ワードとフレーム番号誤り検出ワードの合計ビット数分
の容量を持つシフトレジスタと、シフトレジスタの並列
出力を２分割したとき上位側の並列出力と下位側の並列
出力の一方を論理反転して論理反転していない方の出力
と一致をとりフレーム番号誤り検出信号を出力する一致
回路とからなることを特徴とする。
【０００８】本発明では、フレーム同期パターン検出回
路により入力データ信号中のフレーム同期パターンを検
出して得たフレーム同期パターン検出信号と、フレーム
番号誤り検出回路により入力データ信号中の同期ワード
に続くフレーム番号ワードの誤りの有無を検出して得た
フレーム番号誤り検出信号とに基づいて、フレーム番号
ワードに誤りがないときにはフレーム同期信号を出力す
る。従って、フレーム同期パターンが最初に検出された
フレームからフレーム同期信号を出力することができ
る。
路により入力データ信号中のフレーム同期パターンを検
出して得たフレーム同期パターン検出信号と、フレーム
番号誤り検出回路により入力データ信号中の同期ワード
に続くフレーム番号ワードの誤りの有無を検出して得た
フレーム番号誤り検出信号とに基づいて、フレーム番号
ワードに誤りがないときにはフレーム同期信号を出力す
る。従って、フレーム同期パターンが最初に検出された
フレームからフレーム同期信号を出力することができ
る。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００１０】図１は本発明になるフレーム同期保護回路
の一実施の形態の回路図を示す。この実施の形態は、入
力端子１、２を介して入力データ信号ａ、データシフト
クロックｂが入力されるフレーム同期パターン検出回路
１０と、入力端子１、２を介して入力データ信号ａ、デ
ータシフトクロックｂが入力されるフレーム番号誤り検
出回路２０と、フレーム同期パターン検出回路１０から
フレーム同期パターン検出信号ｃと上記データシフトク
ロックｂが入力されるシリアル入力シリアル出力シフト
レジスタ３０と、フレーム番号誤り検出回路２０からの
フレーム番号誤り検出信号ｄ及びシフトレジスタ３０か
らの遅延フレーム同期パターン検出信号ｅがそれぞれ入
力される２入力ＡＮＤ回路４０から構成され、出力端子
３へフレーム同期信号を出力する構成である。
の一実施の形態の回路図を示す。この実施の形態は、入
力端子１、２を介して入力データ信号ａ、データシフト
クロックｂが入力されるフレーム同期パターン検出回路
１０と、入力端子１、２を介して入力データ信号ａ、デ
ータシフトクロックｂが入力されるフレーム番号誤り検
出回路２０と、フレーム同期パターン検出回路１０から
フレーム同期パターン検出信号ｃと上記データシフトク
ロックｂが入力されるシリアル入力シリアル出力シフト
レジスタ３０と、フレーム番号誤り検出回路２０からの
フレーム番号誤り検出信号ｄ及びシフトレジスタ３０か
らの遅延フレーム同期パターン検出信号ｅがそれぞれ入
力される２入力ＡＮＤ回路４０から構成され、出力端子
３へフレーム同期信号を出力する構成である。
【００１１】フレーム同期パターン検出回路１０は、１
６ビットシリアル入力パラレル出力シフトレジスタ１
１、１６個の２入力排他的論理和（ＥＸＯＲ）回路１
２、フレーム同期パターン発生回路１３及び１６入力Ｎ
ＯＲ回路１４から構成されており、入力データ信号ａと
フレーム同期パターンとが所定の一致条件を満足する度
にフレーム同期パターン検出信号ｃを出力する。
６ビットシリアル入力パラレル出力シフトレジスタ１
１、１６個の２入力排他的論理和（ＥＸＯＲ）回路１
２、フレーム同期パターン発生回路１３及び１６入力Ｎ
ＯＲ回路１４から構成されており、入力データ信号ａと
フレーム同期パターンとが所定の一致条件を満足する度
にフレーム同期パターン検出信号ｃを出力する。
【００１２】また、フレーム番号誤り検出回路２０は、
１６ビットシリアル入力パラレル出力シフトレジスタ２
１、８個のインバータ２２、８個の２入力ＥＸＯＲ回路
２３及び８入力ＮＯＲ回路２４から構成されており、入
力データ信号ａから検出したフレーム番号の誤りを検出
する。
１６ビットシリアル入力パラレル出力シフトレジスタ２
１、８個のインバータ２２、８個の２入力ＥＸＯＲ回路
２３及び８入力ＮＯＲ回路２４から構成されており、入
力データ信号ａから検出したフレーム番号の誤りを検出
する。
【００１３】この実施の形態の入力端子１に入力される
入力データ信号ａは、図２に示す如きフォーマットとさ
れている。この入力データ信号ａは１ワード８ビットの
最上位ビット（ＭＳＢ）ファーストのシリアルデータで
あり、第１の同期ワード５１、第２の同期ワード５２、
フレーム番号ワード５３、フレーム番号誤り検出ワード
５４、及び複数ワードのデータワード５５が時系列的に
合成された構成である。
入力データ信号ａは、図２に示す如きフォーマットとさ
れている。この入力データ信号ａは１ワード８ビットの
最上位ビット（ＭＳＢ）ファーストのシリアルデータで
あり、第１の同期ワード５１、第２の同期ワード５２、
フレーム番号ワード５３、フレーム番号誤り検出ワード
５４、及び複数ワードのデータワード５５が時系列的に
合成された構成である。
【００１４】同期ワード５１及び５２は既知の１６ビッ
トフレーム同期パターンに設定されている。フレーム番
号ワード５３はフレーム毎に付加された、フレームの順
番を示すフレーム番号が配置されるワードである。フレ
ーム番号誤り検出ワード５４はフレーム番号ワード５３
の値の１の補数形式の値に設定される。
トフレーム同期パターンに設定されている。フレーム番
号ワード５３はフレーム毎に付加された、フレームの順
番を示すフレーム番号が配置されるワードである。フレ
ーム番号誤り検出ワード５４はフレーム番号ワード５３
の値の１の補数形式の値に設定される。
【００１５】次に、図１の実施の形態の動作について説
明する。図２及び図３に示すフォーマットの入力データ
信号ａは、入力端子１を介してフレーム同期パターン検
出回路１０内の１６ビットシリアル入力パラレル出力シ
フトレジスタ１１にシリアルに入力され、ここで入力端
子２より入力される図３に示す波形のデータシフトクロ
ックｂに同期して右方向へシフトされていくと共に、直
並列変換されて１６ビット並列出力端子より１６個の２
入力ＥＸＯＲ回路１２の一方の入力端子に入力される。
明する。図２及び図３に示すフォーマットの入力データ
信号ａは、入力端子１を介してフレーム同期パターン検
出回路１０内の１６ビットシリアル入力パラレル出力シ
フトレジスタ１１にシリアルに入力され、ここで入力端
子２より入力される図３に示す波形のデータシフトクロ
ックｂに同期して右方向へシフトされていくと共に、直
並列変換されて１６ビット並列出力端子より１６個の２
入力ＥＸＯＲ回路１２の一方の入力端子に入力される。
【００１６】２入力ＥＸＯＲ回路１２の他方の入力端子
には、フレーム同期パターン発生回路１３よりパラレル
出力されている既知の１６ビットのフレーム同期パター
ンの各ビットが入力されており、２入力ＥＸＯＲ回路１
２はその入力フレーム同期パターンの１ビットの値と入
力データ信号ａの１ビットの値とが一致するときローレ
ベルの信号を出力する。
には、フレーム同期パターン発生回路１３よりパラレル
出力されている既知の１６ビットのフレーム同期パター
ンの各ビットが入力されており、２入力ＥＸＯＲ回路１
２はその入力フレーム同期パターンの１ビットの値と入
力データ信号ａの１ビットの値とが一致するときローレ
ベルの信号を出力する。
【００１７】１６入力ＮＯＲ回路１４はこれら１６個の
２入力ＯＲ回路１２の出力信号がすべてローレベルのと
き、すなわち、１６ビットシリアル入力パラレル出力シ
フトレジスタ１１からパラレル出力される入力データ信
号ａの１６ビットの値がフレーム同期パターンとすべて
一致するときのみ、図３に示すようにハイレベルとなる
フレーム同期パターン検出信号ｃを出力する。ここでは
入力データ信号ａが第１の同期ワード５１及び第２の同
期ワード５２の計１６ビットが１６ビットシリアル入力
パラレル出力シフトレジスタ１１の全段に保持されて出
力されたときに、ハイレベルのフレーム同期パターン検
出信号ｃが出力されている。
２入力ＯＲ回路１２の出力信号がすべてローレベルのと
き、すなわち、１６ビットシリアル入力パラレル出力シ
フトレジスタ１１からパラレル出力される入力データ信
号ａの１６ビットの値がフレーム同期パターンとすべて
一致するときのみ、図３に示すようにハイレベルとなる
フレーム同期パターン検出信号ｃを出力する。ここでは
入力データ信号ａが第１の同期ワード５１及び第２の同
期ワード５２の計１６ビットが１６ビットシリアル入力
パラレル出力シフトレジスタ１１の全段に保持されて出
力されたときに、ハイレベルのフレーム同期パターン検
出信号ｃが出力されている。
【００１８】一方、上記入力データ信号ａはまた、入力
端子１を介してフレーム番号誤り検出回路２０内の１６
ビットシリアル入力パラレル出力シフトレジスタ２１に
シリアルに入力され、ここで入力端子２より入力される
図３に示す波形のデータシフトクロックｂに同期して右
方向へシフトされていくと共に、直並列変換されて１６
ビット並列出力端子より出力される。
端子１を介してフレーム番号誤り検出回路２０内の１６
ビットシリアル入力パラレル出力シフトレジスタ２１に
シリアルに入力され、ここで入力端子２より入力される
図３に示す波形のデータシフトクロックｂに同期して右
方向へシフトされていくと共に、直並列変換されて１６
ビット並列出力端子より出力される。
【００１９】この１６ビットシリアル入力パラレル出力
シフトレジスタ２１の１６ビットパラレル出力データの
うち、下位８ビットの各出力データはそれぞれインバー
タ２２により論理が反転された後、８個の２入力ＥＸＯ
Ｒ回路２３の一方の入力端子に入力される。１６ビット
シリアル入力パラレル出力シフトレジスタ２１の１６ビ
ットパラレル出力データのうち、上位８ビットの各出力
データはそれぞれ直接に８個の２入力ＥＸＯＲ回路２３
の他方の入力端子に入力される。
シフトレジスタ２１の１６ビットパラレル出力データの
うち、下位８ビットの各出力データはそれぞれインバー
タ２２により論理が反転された後、８個の２入力ＥＸＯ
Ｒ回路２３の一方の入力端子に入力される。１６ビット
シリアル入力パラレル出力シフトレジスタ２１の１６ビ
ットパラレル出力データのうち、上位８ビットの各出力
データはそれぞれ直接に８個の２入力ＥＸＯＲ回路２３
の他方の入力端子に入力される。
【００２０】２入力ＥＸＯＲ回路２３は入力データ信号
ａの上位８ビットの値と下位８ビットの論理反転値とを
対応するビット同士（すなわち、ｍビット目（ただし、
ｍは１〜８）とｍ＋８ビット目同士）で比較し、両者が
共に同一値のときにローレベルの一致信号を出力する。
これら８個の２入力ＥＸＯＲ回路２３の出力信号は、そ
れぞれ８入力ＮＯＲ回路２４に供給されて否定論理和を
とられる。従って、８個の２入力ＥＸＯＲ回路２３の出
力信号がすべてローレベルのときにのみ、８入力ＮＯＲ
回路２４からはハイレベルのフレーム番号誤り検出信号
ｄが取り出される。
ａの上位８ビットの値と下位８ビットの論理反転値とを
対応するビット同士（すなわち、ｍビット目（ただし、
ｍは１〜８）とｍ＋８ビット目同士）で比較し、両者が
共に同一値のときにローレベルの一致信号を出力する。
これら８個の２入力ＥＸＯＲ回路２３の出力信号は、そ
れぞれ８入力ＮＯＲ回路２４に供給されて否定論理和を
とられる。従って、８個の２入力ＥＸＯＲ回路２３の出
力信号がすべてローレベルのときにのみ、８入力ＮＯＲ
回路２４からはハイレベルのフレーム番号誤り検出信号
ｄが取り出される。
【００２１】ここで、１６ビットシリアル入力パラレル
出力シフトレジスタ２１の１６ビットパラレル出力のう
ち、上位８ビットのパラレル出力にフレーム番号ワード
５３が現れたとき、同時に下位８ビットパラレル出力に
フレーム番号誤り検出ワード５４が現れる。フレーム番
号誤り検出ワード５４はフレーム番号ワード５３の１の
補数形式としているので、フレーム番号ワード５３とビ
ット反転させたフレーム番号誤り検出ワード５４が一致
したとき、フレーム番号ワード５３の誤りがないことが
検出される。
出力シフトレジスタ２１の１６ビットパラレル出力のう
ち、上位８ビットのパラレル出力にフレーム番号ワード
５３が現れたとき、同時に下位８ビットパラレル出力に
フレーム番号誤り検出ワード５４が現れる。フレーム番
号誤り検出ワード５４はフレーム番号ワード５３の１の
補数形式としているので、フレーム番号ワード５３とビ
ット反転させたフレーム番号誤り検出ワード５４が一致
したとき、フレーム番号ワード５３の誤りがないことが
検出される。
【００２２】従って、図３に示すようにフレーム番号誤
り検出信号ｄがハイレベルのときはフレーム番号ワード
に誤りがなく、ローレベルのときはフレーム番号ワード
に誤りがあることを示している。このフレーム番号誤り
検出信号ｄは、２入力ＡＮＤ回路４０の一方の入力端子
に入力される。
り検出信号ｄがハイレベルのときはフレーム番号ワード
に誤りがなく、ローレベルのときはフレーム番号ワード
に誤りがあることを示している。このフレーム番号誤り
検出信号ｄは、２入力ＡＮＤ回路４０の一方の入力端子
に入力される。
【００２３】一方、前記フレーム同期パターン検出信号
ｃは、データシフトクロックｂと共にシリアル入力シリ
アル出力シフトレジスタ３０に入力され、ここでフレー
ム番号誤り検出回路２０でフレーム番号ワードとフレー
ム番号誤り検出ワードから得られるフレーム番号誤り検
出信号ｄが検出されるまでに必要な１６クロック分遅延
され、図３に示すような遅延フレーム同期パターン検出
信号ｅとされてＡＮＤ回路４０の他方の入力端子に入力
される。
ｃは、データシフトクロックｂと共にシリアル入力シリ
アル出力シフトレジスタ３０に入力され、ここでフレー
ム番号誤り検出回路２０でフレーム番号ワードとフレー
ム番号誤り検出ワードから得られるフレーム番号誤り検
出信号ｄが検出されるまでに必要な１６クロック分遅延
され、図３に示すような遅延フレーム同期パターン検出
信号ｅとされてＡＮＤ回路４０の他方の入力端子に入力
される。
【００２４】ＡＮＤ回路４０は上記のフレーム番号誤り
検出信号ｄと遅延フレーム同期パターン検出信号ｅとの
論理積をとり、両信号ｄ及びｅが共にハイレベルのとき
にのみ、図３に示すようにハイレベルとなるフレーム同
期信号ｆを出力端子３へ出力する。すなわち、入力デー
タ信号ａの同期ワード５１及び５２がそれぞれ所定のフ
レーム同期パターンに一致し、かつ、フレーム番号ワー
ド５３に誤りがないときにのみハイレベルのフレーム同
期信号ｆが出力端子３へ出力される。
検出信号ｄと遅延フレーム同期パターン検出信号ｅとの
論理積をとり、両信号ｄ及びｅが共にハイレベルのとき
にのみ、図３に示すようにハイレベルとなるフレーム同
期信号ｆを出力端子３へ出力する。すなわち、入力デー
タ信号ａの同期ワード５１及び５２がそれぞれ所定のフ
レーム同期パターンに一致し、かつ、フレーム番号ワー
ド５３に誤りがないときにのみハイレベルのフレーム同
期信号ｆが出力端子３へ出力される。
【００２５】従って、この実施の形態によれば、メモリ
を使用しなくとも入力データ信号ａのうち最初に検出さ
れたフレーム同期パターンに続くデータワードを容易に
検出できるフレーム同期信号の保護ができる。
を使用しなくとも入力データ信号ａのうち最初に検出さ
れたフレーム同期パターンに続くデータワードを容易に
検出できるフレーム同期信号の保護ができる。
【００２６】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えばフレーム同期パターンの長さ
は１６ビットのものに限定されるものではなく、また、
フレーム番号誤り検出ワード５４の値はフレーム番号ワ
ード５３の値と所定の演算式から生成されるような特定
の関係にあればよく、１の補数形式の値に限定されるも
のではない。
れるものではなく、例えばフレーム同期パターンの長さ
は１６ビットのものに限定されるものではなく、また、
フレーム番号誤り検出ワード５４の値はフレーム番号ワ
ード５３の値と所定の演算式から生成されるような特定
の関係にあればよく、１の補数形式の値に限定されるも
のではない。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
フレーム同期パターン検出信号と、フレーム番号ワード
の誤りの有無を検出して得たフレーム番号誤り検出信号
とに基づいて、フレーム番号ワードに誤りがないときに
はフレーム同期信号を出力する構成とすることにより、
フレーム同期パターンが最初に検出されたフレームから
フレーム同期信号を出力することができるようにしたた
め、メモリを使用しなくともフレーム同期パターンが最
初に検出されたフレームのデータを容易に検出でき、メ
モリを有する従来装置に比し安価な構成によりフレーム
同期保護ができ、フレーム同期信号が確定する１フレー
ムを待たなくともフレーム同期保護が迅速にできる。
フレーム同期パターン検出信号と、フレーム番号ワード
の誤りの有無を検出して得たフレーム番号誤り検出信号
とに基づいて、フレーム番号ワードに誤りがないときに
はフレーム同期信号を出力する構成とすることにより、
フレーム同期パターンが最初に検出されたフレームから
フレーム同期信号を出力することができるようにしたた
め、メモリを使用しなくともフレーム同期パターンが最
初に検出されたフレームのデータを容易に検出でき、メ
モリを有する従来装置に比し安価な構成によりフレーム
同期保護ができ、フレーム同期信号が確定する１フレー
ムを待たなくともフレーム同期保護が迅速にできる。
【図１】本発明の一実施の形態の回路図である。
【図２】本発明の位置実施の形態における信号フォーマ
ットを示す図である。
ットを示す図である。
【図３】図１の各部の信号のタイミングチャートであ
る。
る。
１ データ信号入力端子 ２ データシフトクロック入力端子 ３ フレーム同期信号出力端子 １０ フレーム同期パターン検出回路 １１、２１ １６ビットシリアル入力パラレル出力シフ
トレジスタ １２、２３ ２入力排他的論理和（ＥＸＯＲ）回路 １３ フレーム同期パターン発生回路 １４ １６入力ＮＯＲ回路 ２０ フレーム番号誤り検出回路 ２２ インバータ ２４ ８入力ＮＯＲ回路 ３０ シリアル入力シリアル出力シフトレジスタ ４０ ２入力ＡＮＤ回路 ５１、５２ 同期ワード ５３ フレーム番号ワード ５４ フレーム番号誤り検出ワード ５５ データワード ａ 入力データ信号 ｂ データシフトクロック ｃ フレーム同期パターン検出信号 ｄ フレーム番号誤り検出信号 ｅ 遅延フレーム同期パターン検出信号 ｆ フレーム同期信号
トレジスタ １２、２３ ２入力排他的論理和（ＥＸＯＲ）回路 １３ フレーム同期パターン発生回路 １４ １６入力ＮＯＲ回路 ２０ フレーム番号誤り検出回路 ２２ インバータ ２４ ８入力ＮＯＲ回路 ３０ シリアル入力シリアル出力シフトレジスタ ４０ ２入力ＡＮＤ回路 ５１、５２ 同期ワード ５３ フレーム番号ワード ５４ フレーム番号誤り検出ワード ５５ データワード ａ 入力データ信号 ｂ データシフトクロック ｃ フレーム同期パターン検出信号 ｄ フレーム番号誤り検出信号 ｅ 遅延フレーム同期パターン検出信号 ｆ フレーム同期信号
Claims (1)
- 【請求項１】 同期ワードに続いてフレーム番号ワード
と、該フレーム番号ワードの値の１の補数形式の値のフ
レーム番号誤り検出ワードと、データワードとが時系列
的に合成されたフレームフォーマットの入力データ信号
を入力信号として受け、前記同期ワードが既知のフレー
ム同期パターンと一致するかどうか検出してフレーム同
期パターン検出信号を出力するフレーム同期パターン検
出回路と、 前記入力データ信号を入力信号として受け、前記フレー
ム番号ワードと前記フレーム番号誤り検出ワードとから
前記フレーム番号ワードの誤りの有無を示すフレーム番
号誤り検出信号を出力するフレーム番号誤り検出回路
と、 前記フレーム番号誤り検出回路による検出に要する時間
分、前記フレーム同期パターン検出信号を遅延する遅延
回路と、 前記フレーム番号誤り検出信号と前記遅延回路の出力信
号との一致を検出して、両信号が一致するときフレーム
同期信号を出力する論理回路とを有し、前記フレーム番
号誤り検出回路は、前記入力データ信号を直並列変換す
る、前記フレーム番号ワードとフレーム番号誤り検出ワ
ードの合計ビット数分の容量を持つシフトレジスタと、
該シフトレジスタの並列出力を２分割したとき上位側の
並列出力と下位側の並列出力の一方を論理反転して論理
反転していない方の出力と一致をとり前記フレーム番号
誤り検出信号を出力する一致回路とからなることを特徴
とするフレーム同期保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8222387A JP3052848B2 (ja) | 1996-08-23 | 1996-08-23 | フレーム同期保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8222387A JP3052848B2 (ja) | 1996-08-23 | 1996-08-23 | フレーム同期保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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