JPS6173299A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体記憶装置の改良に係り、特に電池バンク
アップ動作に好適な半導体記憶装置に関する。

〔発明の背景〕

メモリに代表されるいわゆる情報記憶８！能を有する半
導体装置では、これを構成部品として用いる電子装置に
おいて、半導体装ｆｆ１９！動用電源装置などの故障時
のいわゆる停電状態において、上記の情報記憶機能部に
蓄えられた情報の消滅の無いことが一般に望まれる。こ
の目的のため１通常動作状態の電気的特性と、停電時に
おける情報保持特性の両者を満足させるために、電子装
置内に電池（バッテリ）を設け、上記の停電時にはこの
電池によって動作電力を供給する、いわゆるバッテリバ
ックアップ方式が採られる。

上記のバッテリバックアップ方式では、？１！池による
動作継続時間を長くするため、半導体装置には情報保持
状！（以下単に情報保持状態と称する場合はこの状態を
指すものとする）での消！！電力が極力小さい必要があ
る。この情報保持状態の低消ｌＴｌ１力特性は、上記停
電時のバッテリバックアップ方式の時のみでなく、情報
のみを長期に安定した記憶する必要のある場合、あるい
は持ち運びの容易な小形の電子装置において、必要な情
報のみを低消費電力で記憶した状態で装置を持ち運び。

任意の場所で上記記憶した情報を基に各種処理を行なう
などの場合にも極めて都合がよい。

上記の情報保持状態における消費電力を低減する従来例
として、特開昭５８−７３０９６などがある。

この提案によれば、電源電圧を変化させない為、消費電
力の低減も限られてしまう。よって、効果的なバッテリ
バックアップ動作を行なわせるためには、さらに低消電
力化の必要がある１発明者らは、バッテリバックアップ
動作に適した極めて微小な消￥１電力で動作するメモリ
方式の提案を、特顆昭５８−１５３３０８にて行なった
。第１図（Ａ）は、その概要を示す図であり１通常動作
と情報保持動作の２つの動作モードを有し、後者のモー
ドでは動作電圧を低くして低消費電力を図り、電池バッ
クアップ動作可能としている例である。同図で１はメモ
リＬＳＩチップである。２はメモリセルが行１列の２次
元に配列されたメモリセルアレーとそれを駆動する回路
部、３は電源配線でＶ　ｉ　ＩＩ　？はその電圧値を示
し、ここでは外部印加電圧Ｖ。Ｔが印加される６すなわ
ちＶ。ア＝ｖ１、となる。

４は入出力信号配線である。５は電池であり、■、７は
その電圧値である。情報保持状態ではこの電池を電源と
してチップ全体は動作する。６は通常動作時に３から５
へ電流が逆流するのを阻止するダイオードである。１ｏ
Ｏは通常の動作状態から情報保持状態に移行したことを
検出する電圧変化検知回路であり、その結果を１０１に
信号ｒｔ　Ｉ　ＩＩもしくはＩＩ　□”として出力する
。なおここでは、ＬＳＩチップ内部に上記電圧変化検知
回路を設けているが、同図の破線７で示すような入力端
子を設け、メモリＬＳＩを使用する電子装置内で停電間 等の電源異常を検出し、その苧出結果を信号として入力
してもよい６さてこのような回路構成において、同図（
Ｂ）に示すように、たとえば外部電源の停電（電源の故
障による停電、故意に電源をオフにした場合の停電など
）などが生じると、３の電圧値Ｖ　！ＬＩＴ　＝’Ｊ！
ｘ７はｖＳ７の電圧値に向かって徐々に降下する。この
電圧が、あらかじめ定めた一定の基！ｆｆｉ圧たとえば
Ｖ　ａ　ｃ　ｘ　より低くなると（時刻ｔ１）、電圧変
化検知回路１００は、その出力１０１にφ、（＃Ｏ”→
“１″に変化）１．６　ｇｏ（”１”→“０”に変化）
などの信号を出力する。すなわち、１００によって、動
作状態が通常状態から情報保持状態に移行したことを検
知する訳である。１０１の信号を受けて１回路部２は、
情報保持状態へ動作を切替え、情報の保持に必要な最低
に消費電力を低減する。３の電圧Ｖ、□は時刻し、から
さらに低下するが、■１の電圧になるとダイオード６（
順方向電圧はＯＶと仮定）がオン、すなわち５から電力
が供給され３の電圧Ｗ８．７ばｖ、ｌ？で停止し、その
後この電圧で情報保持動作を継続する。一方、停電の復
帰もしくは電源の投入により、３の電圧ｖ８．ｌ？が上
昇して、一定の基準電圧Ｖ　１６２　より高くなると、
φ１６１　ｉ１１＋などの（Ｇ号を元の通常動作状態の
ようにそれぞれ復帰させる。これにより１回路部２をも
との通常動作状態に戻す方式である。

さてこのような方式を採用したコンデンサに情ｆｉｌ　
電荷を菩える形式のダイナミック形うンダムアクセスメ
モリ（以下、ＤＲＡＭ：という、）においては、通常動
作から電池バックアップ動作に、あるいは電池バックア
ップ動作から通常動作に切り換わる際の電圧の変化にが
大きくなったり変化時間が短くなると（変化のグラフが
急傾斜になると）、メモリセルの蓄積電荷が消失したり
、内部回路が誤動作する可能性がある。この詳細を以下
に説明する。第２図（Ａ）はＤＲＡＭの主要回路部を示
したものである。ＭＣは情報を記憶するメモリセルであ
り、ここではＭＯＳトランジスタＱ。

と記憶容量Ｃ，ｌで植成される、いわゆる１トランジス
タメモリセルを例示している。ＤＭＣは参照電圧を発生
するダミーセル、ＹＧはＹデコーダにより選択されたデ
ータ線対り、ＤをＩ１０線と接続するゲート回路、ＰＣ
はり、Ｄ−をプリチャージするプリチャージ回路、ＳＡ
はり、Ｄ上に読み出された微少信号を差動増重する増幅
回路である。

このような回路において読み出し動作は、ワード繰φ、
が１択され高電圧になると記憶容量Ｃｔに￥ｆｊ晋され
た記憶な背に対応してデータＳＤ上に微少信号が読み出
される。これと同時にダミーワード線φＷＩ、も選択さ
れ、参照用微少信号がデータ線百上に読み出される。そ
の後ＳＡの駆動信号φ。８が入力されり、Ｄ上の微少信
号が差動増幅される。

次にＱ、、Ｑ、で構成されるゲート回路ＧＹを通してデ
ータ線り、Ｄ−上の信号がＩ１０線に出力され。

これが最終的に外部に取り出される。さてこのような動
作を行なうＤＲＡＭにおいて記憶容量Ｃ８を形成するｉ
ｌ！極の一端Ｖ、が外部印加電圧３に接続される方式と
アースに接地される方式の２つについて前述した電圧変
化の影響について説明する。

第２図（Ｂ）はＶ、が外部印加電源３に接続される方式
において、電池バックアップ動作電圧ｖ１７から通常動
作電圧Ｖ□７のΔＶｌ圧ｒ電圧上昇）変化を受けた場合
の要部波形を示したものである６第２図に示すようにメ
モリセルの記憶情報がＩＩ　Ｏ１１（ここではメモリセ
ルのノード電圧Ｖ、が低電時（〜０■）を“Ｏ”とする
）のときＡＶの値によっては、誤動作を起こす可能性が
ある。すなわち電池バンクアップ動作電圧ｖ、７で書き
込まれたメモリセルのノード電圧Ｖ、（ＯＶ）が、記憶
容量Ｃ６を形成する電極Ｖ、の電圧変化により第２図（
Ｂ）下段に示すように、Ｃ１による容量結合により、上
昇する。一方参照用信号電圧を発生するダミーセルのノ
ード電圧ｖＩ、ａはトランジスタＱ７により、接地され
ているため電圧変化の影響を受けない、その後電源電圧
値Ｖ　Ｉ　ｊＬ　Ｔで読み出し動作を行なった場合のり
、Ｄ上に現われる実効的信号電圧Ｖ、、、（０）　　は
、 Ｖ、、、（０）＝Ｖ、、、（ＤＭ）−Ｖ、、、（Ｍ）　
　−（１）となる、ここにＶ、、、（Ｍ）はメモリセル
からの読み出し信号電圧、ＣＩ、はデータ線容量、Ｖ、
、、（ＤＭ）はダミーセルの参照電圧であり次式でで表
わされる。

Ｃ，＋Ｃゎ ＣＤ、＋Ｃ。

（１）、（２）、（３）式から Ｃ，（＜ＤＤと仮定すると、　（４）式は、となる。こ
の値が頁の場合は、増幅回路ＳＡによってＬＬ　ＯＩＩ
と判断して増幅するが、ＡＶの値によってはＶ、、、（
０）は正となり、第２図（Ｂ）に示すようしこＬＬ　Ｑ
　１１が“１″に反転し誤動作する。

第２図（Ｃ）は、Ｖアをアースに接続した場合の要部波
形を示している。この場合は、ｖＦの電圧変化がないた
め、前述したＩＩ　Ｏ”が１”に反転するような誤動作
はなくなるが、電圧Ｂ１で書き込まれた１”の情報が電
圧値Ｖ　ｇ　ｘアではＩｔ　Ｏ１１情報となる不良を生
じる。すなわちこの場合の実効的読み出し信号電圧Ｖ、
、、（１）はＶ、、、（１）＝Ｖ、、、（ＤＭ）−Ｖ、
ｌ、（Ｍ）−（６）となる。

（６）、（７）、（８）式から（５）式と同様に計算す
ると。

となりこの値が正の場合は１”となるがＡＶの値によっ
ては負となり、第２図（Ｃ）に示すようにＩＩ　Ｉ　Ｉ
ｔが“０”に反転し誤動作する。

以上はいずれも電源電圧の上昇時に生じる誤動作である
が、電源電圧の下降時、すなわちＶ　！　Ｘ　ＴからＶ
□への切替り時にも誤動作もしくは不都合を生じる。た
とえば、第２図などにおいて、情報″０”のセルにおい
ては、ノード電圧ｖ６がＶ。

との結合により負電位となるため、ＭＯＳトランジスタ
Ｑ５がオンになり、データ線からＣ６に電流が流れる。

したがって、情報ＬＩ　ＯＩＩのセルが多数存在する場
合は、データ線の電位が異常に低下するなどの問題を生
じる。また、メモリチップ全体の回路において、電源電
圧は低下しても、特定の回路のノードにもとの高い電源
電圧時の動作電圧が電荷として残存し、誤動作を生じる
などの問題を生じる。

〔発明の目的〕

本発明の目的は、電源電圧を低下して電池バックアップ
動作を行なうＤＲＡＭにおいて電圧変化を受けても誤動
作しないメモリ方式を提供することにある。

〔発明の概要〕

本発明においては上記目的を達成するために、電圧変動
中も情報保持動作（リフレッシュ動作）を連続して行な
い、実効的にメモリセル、内部回路が受ける電圧変動値
を小さくする。さらに詳しくは、電源電圧の変化をＬＳ
Ｉ内部に設けた検知回路あるいはＬＳＩ外部で検知して
リフレッシュサイクル時間を制御して実効的にメモリセ
ルあるいは内部回路が受ける電圧変動値を小さくする。

すなわち、本顔発明は、電源電圧変動中に必ず、リフレ
ッシュを行い、電圧変動の影響を少なくすることを特徴
とする。

〔発明の実施例〕

以下１本発明の詳細を実施例により説明する。

第３図（Ａ）は、本発明の基本概念を説明する実施例で
ある。同図で１はＬＳＩチップ、３は外部より印加され
る電源電圧Ｖ。Ｔあるいは電池より供給されるｖ、７の
入力線である。１００は３の電圧変化を検知して１０１
にその出力φ、、、（ｆ、、）を出力する電圧変化検知
回路である。２０１はメモリセルが行２列の２次元状に
配列されたメモリセルアレ一部と行９列線のｉ】択を行
な）デコーダ回路などである。２００はメモリアレ一部
２０１を駆動する複数の信号２ｏを発生するパルス発生
回路群である。２０２は内部リフレッシュ用クロック２
１の発生回路であり、電圧変化検知回路１００の出力１
０１により動作が制御される。

２０３は一定時間毎に信号２２を発生し自動的にリフレ
ッシュを行なうためのタイマ回路である。

４は信号の入出力線である。これらの回路の詳細は特願
昭５８−１５３３０８．５８−７３０９６などに述べら
れている。本実施例の動作を第３図（Ｂ）を用いて説明
する。外部印加電源３の電圧がＶ　Ｉ　Ｘ　？からＶ　
ｓ　ｔに低下し、Ｎ圧変化検知回路１００で予め設定し
た一定電圧値ｖ１になると、１００により信号φａｃ　
（＃　Ｑ　Ｉ＋が′１″に変化）　、　９１ａ　（”１
”が“０”に変化）が１０１に出力され、回路２０２内
にある内部リフレッシュ用クロック発生回路およびリフ
レッシュすべきアドレスを指定するアドレスカウンタが
動作する。回路２０２の出力信号２１で代表されるリフ
レッシュ制御信号が回路２００に入力されリフレッシュ
動作を行なう。

リフレッシュ動作が終了したことを、信号１９で検知す
ると信号２１をオフ状態（低電圧）にする。

これと同時にタイマ回路２０３も動作を開始し、時間Ｔ
ｃ１後に２２を出力する。信号２２を受けて再び回路２
０２が動作する。このようにして間隔Ｔ０１でリフレッ
シュすべきアドレスを指定するアドレスカウンタを更新
しながらリフレッシュ動作を続ける。続いて、外部印加
電圧３が電池バックアップ動作電圧ｖ、ｌ？から通常動
作電圧Ｖ　！ｘｔに復帰する場合は、電圧値が電圧変化
検知回路１００で予め設定した一定電圧値ｖ１まで復帰
するとφ、。（ｕ　１　ｎが“０”に変化）、＃、、（
”Ｏ”が“１”に変化）が通常動作状態にもどりチップ
内部で自動的に行なうリフレッシュ動作は終了する６以
上の動作において、同期Ｔｃ１は次のように定められる
。たとえば、電子技術、第２３巻、第３号に述べられて
いる６４にビットダイナミックメモリなどでは、リフレ
ッシュ時間ｔ、、、＝２ｍｓ。

リフレッシュサイクルＮ□、＝１２８サイクルが一般的
な仕様になっているが、これは２ｍｓの間に１２８回リ
フレッシュ動作を行なえば、全メモリセルがリフレッシ
ュ（再書き込み）されることを意味する。したがって、
平均的にＴ、、１＝　ｔ　、、。

／　Ｎ、、、　二１５　ｐ　ｓにすればよい。さてこの
ような動作を行なうメモリＬＳＩが実効的に受ける電圧
の変化値は、毎サイクル動作するたとえば２００などの
周辺回路部では、電源電圧降下時はｌ　Ｖ　１　。

上昇電圧はＪｖ、’　　となり、また、１２８回に１回
動作するメモリセルでは　＠ｇ電圧降下時はＡ　ｖ　ｘ
　、上昇時はΔｖ、′となる。なお、電源電圧の変化の
速度によっては、Δｖ、＝Δｙ　ｉＬ、Δｖ２＝１ｊＶ
２’　　となる場合もありえることは言うまでもない。

以上の如き実施例において、従来問題となった電源電圧
の変化によって生じる駆動作を防止するためには、電圧
の変化によってメモリＬＳＩが実効的に受ける電圧変化
Δｖ１．Δｖ１′、ΔＶｚｔＪ　ｖ　、’　　を許容値
以下になるように周期Ｔ６１を選べばよい。すなわち、
毎サイクル毎の電圧変化が問題になる誤動作に対しては
Δｖ１９．！ｌｌｖ工′、メモリセルなどの誤動作に対
してはΔｖ１．Δｖ２′がそれぞれすべて許容値以下と
なるように、Ｔｌ、。

を定めればよい、なお、第２図（Ｂ）、（Ｃ）で説明し
た如き、メモリセルからの信号電圧の極性反転の問題は
、電圧上昇時に一般に生じるので。

その解決のためにはΔｖｉ′　を主として考慮すればよ
い、これらの許容変化量は、例えば市販されている６４
にビットＤＲＡＭなどでは０−ＳＶ程度と言われている
が、メモリＬＳＩの形式やその性能に応じてそれぞれ定
められることは言うまでもない、また、上記電圧変動の
他に＋　Ｔ、、ｔの値はたとえ電圧変化中であっても、
通常行なわれるリフレッシュ動作も考慮して定められる
べきことは言うまでもない。

本実施例により、メモリＬＳＩが実効的に受ける電圧変
化値は、毎サイクル動作する周−辺回路でΔＶ、カらＪ
Ｖ、、　Δｖ１’ニ低減テ低減エキ８回に１回動作する
メモリセルではｌＶ、、　　ｌＶ、’　に低減できる。

したがって外部印加電源が大きく変化してもメモリＬＳ
Ｉを正常に動作させることができ、ＤＲＡＭにおいて電
源電圧を低下して低消費電力で情報を保持する電池バッ
クアップが可能となる。なお、本実施例においては、リ
フレッシュサイクル動作の制御はすべて半導体装置内部
に設けた回路によって行なっているが、このうちの１部
、もしくはすべてを半導体装置外部に設けた同一特性を
有する手段によって代用してもよい。

すなわち、たとえば、電圧検知回路１００さらには、２
０２，２０３などはチップ外部に設けてもよい、これら
については以下の実施例においても同様である。

第４図（Ａ）は本発明の他の実施例である。メモリＬＳ
Ｉが実効的に受ける電圧変化値を小さくするために、第
３図より速いリフレッシュ周期Ｔｃ７でリフレッシュサ
イクル数（例えば１２８サイクル）だけ集中的に行ない
、その後例えばｚｍｓ後に再び集中的にリフレッシュを
行なう場合を示している。同図は、第３図（Ａ）にＡＮ
Ｄ回路２０４．ＯＲ回路２０６．カウンタ回路２０７、
タイマ回路２０８を付加したものである。その他の回路
の動作は第３図とほぼ同様である。この回路の動作を第
４図（Ｂ）を用いて説明する。第３図と同様に外部印加
電源３が通常動作電圧Ｖ　Ｅ　Ｘ　？から■、にｐ木下
すると回路１００からφ１．φ、わが出力１０１に出力
され、内部リフレッシュ制御クロック発生回路２０２が
動作し、リフレッシュ動作を行なうにの場合のリフレッ
シュ周期はタイマ回路２０３の周期で制御されＴＩ、、
どなる。このリフレッシュ動作の回数をカウンタ回路２
０７でカウントし、リフレッシュサイクル数例えば１２
８回になると信号２５がカウンタ回路２０７て から出力され、ＡＮＤ回路２０４により、タイマ回路２
０３が停止され、リフレッシュ動作は終了する。その後
周期Ｔｃ５Ｃたとえば２ｍ５）経過後にタイマ回路２０
８から出力２Ｇが出力されＯＲ回路２０６を介して再び
回路２０２が動作し、再び集中的にリフレッシュサイク
ル数だけリフレッシュ動作を行なう。電源電圧上昇時も
同様に動作し、その場合の変化はΔＶ１′、Δｖ２′　
となる。

この場合のリフレッシュ周期Ｔ　Ｑ、ＩＩ　Ｔ　ｌ’＋
３は任意に設定可能であり電圧の変化時間、あるいは使
用目的などに応じて第３図で述べたと同様にメモリＬＳ
Ｉが実効的に受ける電圧変化値Δｖ、。

ΔＶ、′、Δｖ２．ΔＶ２′　　を許容値以下となるよ
うに選択する。

本実施例により、メモリセルアレーを駆動する周辺回路
が受ける電圧変化値をｌＶ、に、メモリセルが受ける電
圧変化値をΔｖ２　に低減でき、第３図と同様の効果が
得られる６ 第５図（Ａ）は、メモリＬＳＩが実効的に受ける電圧変
動を小さくシ、さらに電池バックアップ動作時の消費電
力を低減する実施例である。すなわち外部印加電源３が
通常動作電圧値ｖ、８７から電池バックアップ電圧値■
４７に、あるいはｖＲ？からＶ。Ｔに変化中はサイクル
時間Ｔ。、でリフレッシュ動作を行ない、メモリＬＳＩ
が実効的に受ける電圧の変化値を小さくする。電圧の変
化が終り電池バックアップ電圧Ｖ　Ｉ　Ｔになると低消
費電力化するためにサイクル時間Ｔｄ４でリフレッシュ
動作を行なう例である。同図では電源電圧の変化検出回
路１００′は、第３図（Ａ）の１００と多少異なり、φ
、Ｃの他に２７（φ１゜、）　、　２８　（＄−）を電
源電圧がある一定の電圧Ｖ、になった時発生する。２０
３はＴ、Ｉの周期で動作するタイマ回路である。２０８
はＴ。４の周期で動作するタイマ回路２０３とタイマ回
路２０８のいずれの周期で動作させるかを選択する回路
である。この回路の動作を第５図（Ｂ）を用いて説明す
る。第３図と同様外部印加電圧３の電圧値がＶ工になる
と回路１００’　から出力１０１にφｓａｔ　φ１ｃが
出力され、回路２０２が動作する７このときのリフレッ
シュ周期は、タイマ回路２０３の動作周期Ｔ。１で決定
される。すなわち外部印加電圧３の電圧値がｖ２になる
まで信号２８（φ１ｌＩｌ、１）は高レベルであり、信
号２７（＄−）は低レベルであるからＮＡＮＤ回路２１
４，２１２を介してタイマ回路２０３の出力２４により
、リフレッシュ周期（Ｔ、、２）が決定される。その後
電圧値が低下してｖ２になるまでリフレッシュ周期Ｔ０
１で動作する。

すなわち電圧変動時は第３図に示した方法で実効的変化
電圧を低減する。なお、第４図に示した方法を採用して
もよいことは言うまでもない。電圧値がＶ、より低くな
ると信号φＩ１１！１　は低レベル。

φ、ｃ１　は高レベルとなりＮＡＮＤ回路２１３゜２１
２を介してタイマ回路２０８の出力２９により、リフレ
ッシュ周期（Ｔ、、）が決定される６続いて電源電圧が
ｖ２より高くなると、φ、ｃ１゜７丁＝は再び反転し、
リフレッシュ周期はＴ。１となり、それ以降０第３図と
同様に動作する６本実施例においてＴ。４の値はＴ、、
、のように電源電圧の変化を考慮して決定する必要がな
いため、メモリのリフレッシュ特性のみを考慮して決め
れば良く、したがってＴ。（≧Ｔ　ｃ　ｘのように設定
できる。このため、本実施例によ九ば情報保持状態の消
ｅ電力を低減でき、電波バックアップ動作に極めて有効
となる。

第６図（Ａ）は、ｆＪ５図の実施例をさらに低消ｆｔ？
ｃｔ力化するための実施例である。すなわち電池バック
アップ動作電圧値■、７の低電圧（低消費電力）動作で
は、チップ温度が通常動作時より低くなるため、リフレ
ッシュ周期を長くできる４このためチップ内に温度検知
回路を設は温度が低くなったことを検知して、通常より
１桁以上長いリフレッシュ周期でリフレッシュ動作を行
ない、さらに低消ｆｆｆｆ１力化している。このチップ
温度などリフレッシュ周期Ｔ、の関係は、ＴＪ　が３０
℃高くなると約１桁Ｔ、を小さくする必要のあることが
実験的に分っている。前述した６４にビットＤＲＡＭな
どの仕様は通常の動作状態における最悪条件を考慮して
決めである。すなわち、ＬＳＩチップを使用する周Ｒ温
度Ｔ、が最高（一般に７０℃）、ＬＳＩチップの消費電
力Ｐ、が最大の条件で定めである。このときのＴ」はた
とえばＴ、＝７０℃＋　Ｐ’ａ　＝３００ｍＷとすると
。

Ｔ、二Ｔ、＋Ｐ、θ、。

ニア０℃＋３００Ｘ１０−３ＷＸ１００℃／Ｗ〜１００
℃　　　　　　　　　　　・・・　（４）ここで、θＪ
、はＬＳＩチップパッケージの熱抵抗であり１通常のセ
ラミック形パッケージではθＪ、二ｉｏｏ℃／Ｗ程度で
ある。

以上のように、最悪条件でＴ、Ｉ　二１００℃になり、
この値を基に上記Ｔ、は定めである。

さて、特願昭５８−１５３３０８では、メモリＬＳＩを
十分低消費電力化して電池バックアップ動作を可能にし
ているため、Ｐ＝＜１ｍＷとすることが十分可能であり
、たとえ周囲温度Ｔ、が７０℃の高温であるとしても、
式（４）から明らかなように、通常の動作状態よりも、
ＴＪ　は約３０℃低くなり、したがってＴ、も約１桁長
くできる。すなわち、単位時間当りのリフレッシュ動作
回数を約１桁少なくできるわけである。なお、情報保持
動作状態においては、ＬＳＩチップを使用する電子装置
全体も動作停止状態にあるのが一般的であり、そのため
Ｔ、も７０℃以下になると考えてよい。したがって、Ｔ
、の値はさらに長くしても良い。

こ乞 同図では、このと二を利用して低消費電力化を図るため
に第５図（Ａ）に、タイマ回路２０９゜ＮＡＮＤ回路２
１５，２１６，２１７．温度検知回路２１１を付加した
実施例である１本実施例の動作を同図（Ｂ）を用いて説
明する。外部印加電ｇ３の電圧値がＶ、−に低下すると
第５図と同様リフレッシュ周期Ｔ、１で動作し、電圧値
がｖ２以下になり、かつチップ温度Ｔ、Ｉ　が高い間は
、温度検知回路２１１の出力３１（φ、。２）は低レベ
ル、３２（＄、、）　は高レベルであるためＮＡＮＤ回
路２１５，２１７を介してタイマ回路２０８の出力２０
９の動作周期Ｔｃ４でリフレッシュ動作を行なう。その
後電池バックアップ動作電圧ｖ１の低電圧動作でチップ
温度が十分低くなると温度検知回路２１１の出力φ３．
，２が高レベル、−Ｔマ；−が低レベルになり、タイマ
回路２０８よりたとえば１桁以上長い周期Ｔ１．の信号
が３０に出力される。

この信号３ｏにより、リフレッシュ周期を決定する。す
なわち、ｉ’！！圧変化圧変化上リＬＳ丁が実効的に受
ける電圧変化値を小さくできる周期Ｔ（、、でメモリＬ
ＳＩを動作させる、電池バックアップ電圧ｖｌｌ？にな
ってもチップ温ＲＴ、ｌが１分低くなるまでの時ｍｔｔ
　の間は通常のリフレッシュ周期Ｔｃ４で動作させる。

チップ温度が十分低くなるとＴｃ４よりたとえば１桁以
上長い周期Ｔ　ａｓで動作させ低消費電力化を図るわけ
である。その後電ＦＡ電圧がｖ２　より高くなると、φ
、Ｃ４，φ３ｃ工が反転し、それ以降は第３図と同様の
動作を行なう。

本実施例によれば、第５図と同様に電′ｇ電圧変化中に
メモリＬＳＩが実効的に受ける電圧変化値を小さくでき
る。さらに電池バックアップ動作時のリフレッシュ周期
を通常動作時のリフレッシュ周期より１桁以上長くして
低消費電力化を図ることが可能となる。

なお、本実施例においては、Ｔ０１→Ｔ０．→Ｔ　ｃ　
Ｓどリフレッシュ周期を切換えているが、温度が下るま
ではそのままＴ１１．、でリフレッシュを行ない、Ｔｃ
ｘ→Ｔ６と切り換えるようにしてもよい。

以上の実施例は、チップ内部に電圧変化検知回路、温度
検知回路を設けた例であるが、これらの検知回路をチッ
プ外部のメモリＬＳＩを使用する電子％７内に設けその
出力をメモリＬＳＩに入力してもよい。すなわち１通常
動作時、電圧変化時。

電池バックアップ動作時の各期間に対応した周期バ°ル
スを内部リフレッシュ用のクロック発生回路２０２に直
接印加してもよい。この場合は内部リフレッシュ用クロ
ック発生回路２０２以外の電圧、温度の検知回路やタイ
マ回路などはチップ内部に不必要なことは、いうまでも
ない。なお、温度検知回路としては、温度変化によって
生じる種々の物理現象を利用すればよい、すなわちＰ　
−Ｎ逆接合部のリーク電流、もしくはＭＯＳトランジス
タのしきいな圧、などの温度依存性を用いればよい。

また、第６図の実施例では温度検知回路とタイマ回路を
個別に設け、温度によってリフレッシュ周期を切り換え
る方式を示しているが、特願昭５８−９０３４１号等に
記載されているような両者が一体化された、すなわち上
記に述へた各種の物＠現俸をタイマ回路の時定数回路に
応用し、温度と共にタイマ回路の出力周期を変えるよう
にし、これによってリフレッシュ動作を制御するように
してもより）Ｉｌ また、各実施例において、電源電圧の下降時と上昇時に
おいて、リフレッシュ周期Ｔｃ１あるいは検知、電圧Ｖ
□、■２などは等しいとして説明したが、目的に応じて
、下降時と上昇時で変えても良い。たとえば、第２図に
説明したように電圧の上昇に伴な・）誤動作が特に問題
となる場合には、電圧上昇時のリフレッシュ周期Ｔ　ｃ
ｌを下降のそれよれ小さく設定して、実効的な電圧変化
が小さくなるようにすることもできる、Ｖ、、Ｖ、など
についでも、同様に変えてもよい。

〔発明の効果〕

本発明によれば、電圧を低下して電池バックアップ力作
（情報保持動作）を行なう、ダイナミック型ＲＡ　Ｍに
おいて、電源電圧変化中もリフレッシュ動作（情報保持
動作）を行なうことにより、メモリＬＳＩが受ける電圧
変化値を実効的に小さくでき、安定にメモリＬＳＩ動作
させることができる。これによりＤＲＡＭを低電圧の電
池バックアップでＩ！ｈ作させることが可能となる。さ
らに電池バックアップ動作時は、低電圧、低消費電力に
できるため、チップ温度を通ｇ動作時より低くすること
ができ、リフレッシュ周期を１指以上長くし、さらに低
消費電力で動作が可能なりＲＡＭを実現できる。

図面の簡−ＩＱな説明 第１図は従来例を示す図、第２図は従来例の動作を示す
図、第３図は本発明の第１の実施例を示す図、第４図は
、本発明の第２の実施例を示す図、第５図は、本発明の
第３の実施例を示す図、第６図は、本発明の第４の実施
例を示す図である。

１・・・ＬＳＩチップ、２，２０１・・・メモリセルア
レー、３・・・電源配線、４・・・信号入出力配、Ｉｉ
、１００・・・電圧変化検知回路、２００・・・パルス
発生回路群、２０２・・・クロック発生回路、２０３，
２０８゜２０９・・・タイマー回路、２０７・・・カウ
ンタ、Ｊｌ　　　図 ＣＢ） ＹＪ２　　図　（ハ） ｙＡ　２　口　（ｃ） 第　３　口（Ａ） 第　６　図　（Ａ）

Claims (1)

【特許請求の範囲】
1. 　少なくとも一部に動作電源電圧の異なる複数の動作モ
   ードを有する記憶装置と該動作モードの切り換え手段を
   備えた半導体記憶装置において、該記憶装置は情報をコ
   ンデンサの蓄積電荷として記憶するダイナミック型記憶
   装置であり、上記動作モード切り換え手段による動作モ
   ード切り換え時に、上記記憶装置に再書き込み動作を行
   なわせしめる手段を有することを特徴とする半導体記憶
   装置。