JPS616858A - Semiconductor memory storage and manufacture thereof - Google Patents

Abstract

PURPOSE:To increase memory-cell reading voltage, and to reduce a soft-error rate by forming an insulator region on the bottom of an MIS type field-effect transistor and shaping a storage capacitance element to a section nearer to the surface than an insulating film shaped to the surface of a semiconductor substrate. CONSTITUTION:An MIS transistor constituting a memory cell is composed of a word line electrode 15, a first gate oxide film 11, an islant silicon region 34, a source diffusion region 16, and a drain diffusion region 17, and an insulator region 33 is formed to the bottom of the MIS transistor. A storage capacitance element is constituted by a storage-capacitance element lower electrode 32, a storage-capacitance element insulating film 35 and the cell plate electrode 15, and shaped to a section nearer to the surface than insulating films - that is, a field oxide film 23 and the first gate oxide film 11 - formed to the surface of an silicon substrate 10, and the MIS transistor and the storage capacitance element are connected through a storage-capacitance element contact window 31.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路（以下ＬＳＩという）特に高
密度・高集積度のＬＳＩ記憶装置の構造に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to the structure of semiconductor integrated circuits (hereinafter referred to as LSI), particularly high-density, high-integration LSI storage devices.

従床例の構成とその問題点 ＬＳＩは最近ますます高密度化・高性能化される傾向に
あり、特にＭ、ＩＳ型電界効果トランジスタ（以下ＭＩ
Ｓ　）ランジスタという）を構成要素とするダイナミッ
クメモリ（以下ＤＲＡＭという）においてその傾向が著
しい。Structures of conventional floor examples and their problems Recently, LSIs have become more and more densely packed and high-performance.
This tendency is remarkable in dynamic memories (hereinafter referred to as DRAMs) whose constituent elements are transistors (S).

高密度化されたＤＲＡＭにおける問題点の１つはメモリ
セルからの読み出し信号電圧を確保する方法である。第
１図にＤＲＡＭメモリ七ル部周辺の回路図を示す。この
回路において増幅直前のメモリ七ル読み出し信号電圧Ｖ
ｓｉｇは でり−えられる（たとえば、日経エレクトロニクス１９
８３年７月１８日号、１７７ページ参照）。One of the problems in high-density DRAMs is how to secure read signal voltages from memory cells. FIG. 1 shows a circuit diagram around the DRAM memory section. In this circuit, the memory 7 read signal voltage V immediately before amplification is
sig is available (for example, Nikkei Electronics 19
(See July 18, 1983 issue, page 177).

ここで、Ｃｓ　は蓄積容量素子２の蓄積容量、Ｃｏはデ
ータ線の寄生容量５、Ｖｓは前記蓄積容量素子２に蓄積
される信号電圧、ηは係数（約０．５）である。ＬＳＩ
を高密度化すると、蓄積容量素子２も縮小され、蓄積容
量Ｏｓの低下をひきおこす。このため、小面積の蓄積容
量素子２においても大きな蓄積容量Ｏｓが得られるよう
な提案がなされている。Here, Cs is the storage capacitance of the storage capacitance element 2, Co is the parasitic capacitance 5 of the data line, Vs is the signal voltage stored in the storage capacitance element 2, and η is a coefficient (approximately 0.5). LSI
When the density is increased, the storage capacitor element 2 is also reduced in size, causing a decrease in the storage capacitance Os. For this reason, proposals have been made to obtain a large storage capacity Os even in the storage capacitance element 2 having a small area.

第２図に示すのは、シリコン基板１ｏに溝を堀り、第１
ゲーｌ−酸化膜１１を形成した後、埋め込み多結晶シリ
コン１２を前記の溝に埋め込んだ従来の構成によるＤＲ
λＭメモリセル部の断面図である。第２図に示す構造に
おいて、蓄積容量Ｏｓは、埋め込み多結晶シリコン１２
およびセルプレート電極１３とシリコン基板１０との間
に形成されるＭＩＳ容量およびｐｎ接合容量により構成
されている。FIG. 2 shows that a groove is dug in the silicon substrate 1o and a first
DR with a conventional structure in which after forming the gale oxide film 11, the buried polycrystalline silicon 12 is buried in the trench.
FIG. 3 is a cross-sectional view of a λM memory cell portion. In the structure shown in FIG. 2, the storage capacitance Os is the buried polycrystalline silicon 12
and a MIS capacitor and a pn junction capacitor formed between the cell plate electrode 13 and the silicon substrate 10.

まだ、データ線の寄生容量５は、データ線電極１９およ
びドレイン拡散領域１７が、セルプレート電極１３およ
びシリコン基板１０に対して持つ電気容量により構成さ
れているが、ドレイン拡散領域１７とシリコン基板１０
との間に形成されているｐｎ接合容量によるものが主た
るものである。Still, the parasitic capacitance 5 of the data line is constituted by the capacitance that the data line electrode 19 and the drain diffusion region 17 have with respect to the cell plate electrode 13 and the silicon substrate 10;
This is mainly due to the pn junction capacitance formed between the two.

前述したように、ＤＲＡＭメモリセルからの読み出し信
号電圧は、蓄積容量ＧＳとデータ線の寄牛容１”（Ｏｎ
により決定されるが、従来の方法による蓄積容量の増加
のみでは、データ線の寄生容量ＣＤ　が１データ線あた
りのメモリセル数の増加とともに増加し、読み出し信号
電圧の低下をまねくため、ＤＲＡＭの大容量化への対応
には限度がある。As mentioned above, the read signal voltage from the DRAM memory cell is dependent on the storage capacitance GS and the data line parasitic capacity 1" (On
However, if the storage capacitance is increased only by the conventional method, the parasitic capacitance CD of the data line increases as the number of memory cells per data line increases, leading to a drop in the read signal voltage. There are limits to how much capacity can be accommodated.

寸だ、ソフトエラー率という観点から第２図に示しだ従
来の構成によるＤＲＡＭメモリ七ルを見ると、蓄積容量
素子を構成するメモリセル拡散領域２０がシリコン基板
１０中に形成されており、外部から入射したα線により
生成した電子正孔対が前記メモリセル拡散領域２ｏにと
らえられ、ラフ１〜エラーをおこす可能性が高い。From the viewpoint of soft error rate, if we look at the conventional DRAM memory shown in FIG. There is a high possibility that electron-hole pairs generated by the incident α rays are captured in the memory cell diffusion region 2o and cause a rough 1 to error.

しかし、本発明の発明者は、メモリセルを構成するＭＩ
Ｓ型電界効果トランジスタの底部に絶縁物領域を形成す
るとともに、蓄積容量素子を半導体基板表面に形成され
た絶縁性被膜よりも表面に形成することにより、前記の
ＤＲＡＭメモリセ／ｖ７読み出し電圧を増加するととも
に、ソフトエラー率を低減化する方法を見出し、ＤＲＡ
Ｍの高密度化・大容量化が実現できるということが判明
した。However, the inventor of the present invention has discovered that MI
By forming an insulator region at the bottom of the S-type field effect transistor and forming a storage capacitor element on the surface of the semiconductor substrate rather than an insulating film, the read voltage of the DRAM memory cell/v7 is increased. At the same time, we discovered a method to reduce the soft error rate and developed DRA.
It has been found that it is possible to achieve higher density and larger capacity of M.

発明の目的 本発明はこのような従来の問題に鑑み、データ線の寄生
容量を減少させることにより、ＤＲＡＭメモリセルの読
み出し信号電圧を増加させ、高密度化・大容量化に適し
た半導体記憶装置およびその製造方法を提供することを
目的とする。Purpose of the Invention In view of these conventional problems, the present invention provides a semiconductor memory device that increases the read signal voltage of a DRAM memory cell by reducing the parasitic capacitance of the data line, and is suitable for higher density and larger capacity. The purpose is to provide a method for producing the same.

発明の構成 本発明は、ＭＩＳ型電界効果トランジスタと蓄積容量素
子を含み、前記ＭＩＳ型電界効果トランシスクのソース
あるいはドレインと、前記蓄積容量素子の一方の電極と
が接続されている半導体記憶装置において、前記ＭＩＳ
型電界効果トランジスタの底部に絶縁物領域を形成し、
前記蓄積容量素子を半導体基板表面に形成された絶縁性
被膜よりも表面に形成することにより、データ線の寄生
容量を低減しメモリセルの読み出し信号電圧を増加する
ことを実現し、同時にソフトエラー率の低減化も実現し
た半導体記憶装置およびその製造方法を提供可能とする
ものである。Structure of the Invention The present invention provides a semiconductor memory device including an MIS field effect transistor and a storage capacitor, in which the source or drain of the MIS field effect transistor is connected to one electrode of the storage capacitor. Said MIS
forming an insulator region at the bottom of the type field effect transistor;
By forming the storage capacitance element on the surface of the semiconductor substrate rather than the insulating film, it is possible to reduce the parasitic capacitance of the data line and increase the read signal voltage of the memory cell, while at the same time reducing the soft error rate. It is therefore possible to provide a semiconductor memory device and a method for manufacturing the same that also realizes a reduction in .

実施例の説明 第３図は本発明の一実施例であるＤＲＡＭのメモリセル
部の平面図であり、第４図は第３図におけるＡ　−Ａ’
　　による断面図、第６図は第３図におけるＢ　−Ｂ’
　　による断面図である。DESCRIPTION OF EMBODIMENTS FIG. 3 is a plan view of a memory cell portion of a DRAM according to an embodiment of the present invention, and FIG. 4 is a plane view taken along line A-A' in FIG.
6 is a sectional view taken along B-B' in FIG. 3.
FIG.

第４図に示すように、メモリセルを構成するＭＩＳ　）
ランジスタはワード線電極１５と第１ゲート酸化膜１１
と島シリコン領域３４とソース拡散領域１６とドレイン
拡散領域１７により構成されており、その底部に絶縁物
領域３３が形成されている。また蓄積容量素子は、蓄積
容量素子下部電極３２と蓄積容量素子絶縁膜３６とセル
プレート電極１５から構゛成されており、シリコン基板
１０の表面に形成された絶縁性被膜、すなわちフィール
ド酸化膜２３や第１ゲート酸化膜１１よりも表面に形成
されており、前記ＭＩＳ　）ランシスタと前記蓄積容量
素子とは、第３図に示す蓄積容量素子コンタクト窓３１
全通して接続されている。As shown in Figure 4, the MIS (MIS) that constitutes the memory cell
The transistor has a word line electrode 15 and a first gate oxide film 11.
, an island silicon region 34, a source diffusion region 16, and a drain diffusion region 17, and an insulator region 33 is formed at the bottom thereof. Further, the storage capacitor element is composed of a storage capacitor element lower electrode 32, a storage capacitor element insulating film 36, and a cell plate electrode 15, and an insulating film formed on the surface of the silicon substrate 10, that is, a field oxide film 23 and the first gate oxide film 11.
Connected throughout.

次に、第５図（ａ）〜（ｆ′ｌおよび第７図（ａ）〜（
ｅ）に示す製造工程断面図を使用して本発明の一実施例
の半導体記憶装置の製造方法を説明する。Next, Fig. 5(a) to (f'l) and Fig. 7(a) to (f'l)
A method for manufacturing a semiconductor memory device according to an embodiment of the present invention will be described using the manufacturing process cross-sectional view shown in e).

第５図（２Ｌ）および第７図（ａ）に示すようにシリコ
ン基板１０中にフィールド酸化膜２３を形成する。As shown in FIG. 5(2L) and FIG. 7(a), a field oxide film 23 is formed in the silicon substrate 10.

なお、ここでは、シリコン基板１ｏはＰ型であるとする
。次に第５図（１））および第７図（ｂ）に示すように
、絶縁物領域３３を酸素イオンを８０Ｋｖの加速電圧で
ＩＸｌｏ（ｍ　　のドーズ量でイオン注入することによ
り形成する。このイオン注入の加速電圧およびドーズ量
は、絶縁物領域３３の深さと厚嘔を制御するために変化
することがあるのは言うまでもない。また、酸素イオン
のかわりに窒素イオンを使用してもよい。以上の工程に
より、島シリコン領域３４が形成される。Note that it is assumed here that the silicon substrate 1o is of P type. Next, as shown in FIG. 5(1)) and FIG. 7(b), an insulator region 33 is formed by implanting oxygen ions at a dose of IXlo(m2) at an acceleration voltage of 80 Kv. It goes without saying that the accelerating voltage and dose of ion implantation may be varied to control the depth and thickness of the insulator region 33. Also, nitrogen ions may be used instead of oxygen ions. Through the above steps, the island silicon region 34 is formed.

次に、第１ゲート酸化膜１１を形成し、ワード線電極１
５の形成を行なった後、ソース拡散領域１６お、よびド
レイン拡散領域１７をたとえばヒ素イオンを４０Ｋｖの
加速電圧で３×１ｏ　Ｃｒｎ　のドーズ量だけ注入する
ことにより形成する。その後層間絶縁膜１４を堆積した
後蓄積容量素子コンタクト窓３１を開口する。この状態
を第５図（０）および第７図（Ｃ）に示す。Next, a first gate oxide film 11 is formed, and the word line electrode 1
5, a source diffusion region 16 and a drain diffusion region 17 are formed, for example, by implanting arsenic ions at a dose of 3×1o Crn at an acceleration voltage of 40 Kv. After that, an interlayer insulating film 14 is deposited, and then a storage capacitor element contact window 31 is opened. This state is shown in FIG. 5(0) and FIG. 7(C).

次に、蓄積容量素子下部電極３２となる多結晶シリコン
膜を堆積し、所望のパターンを形成する。Next, a polycrystalline silicon film that will become the storage capacitor element lower electrode 32 is deposited to form a desired pattern.

前記多結晶シリコン膜にはＮ型の不純物が含まれている
ことが工程の簡略化には望ましい。次に前記蓄積容量素
子下部電極３２の表面を酸化し、蓄積容量素子絶縁膜３
６を形成生る。これを第５図（ｄ）および第７図（ｄ）
に示す。It is desirable for the polycrystalline silicon film to contain N-type impurities in order to simplify the process. Next, the surface of the storage capacitor element lower electrode 32 is oxidized, and the storage capacitor element insulating film 3
6 is formed and born. This is shown in Figures 5(d) and 7(d).
Shown below.

次に、セルプレート電極１３となる多結晶シリコン膜を
堆積する。この多結晶シリコン膜もＮ型の不純物を含む
ことが工程の簡略化のためには望捷しい。次に第５図（
ｅｌ）および第７図（ｅ）に示すように、所望のセルプ
レート電極１３のパターンを形成する。次に、第５図（
０に示すように第２の層間絶縁膜２５を堆積し、データ
線コンタクト窓３Ｑを開口する。その後、データ線の形
成を行なうことにより第４図および第６図に示す構成が
得られる。尚、第４図、第６図ではソース及びドレイン
拡散領域１６，１γの下面に島シリコン領域が残ってい
る例を示したが、絶縁物領域３３がソース。Next, a polycrystalline silicon film that will become the cell plate electrode 13 is deposited. It is desirable for this polycrystalline silicon film to also contain N-type impurities in order to simplify the process. Next, Figure 5 (
el) and FIG. 7(e), a desired pattern of the cell plate electrode 13 is formed. Next, see Figure 5 (
0, a second interlayer insulating film 25 is deposited and a data line contact window 3Q is opened. Thereafter, by forming data lines, the structures shown in FIGS. 4 and 6 are obtained. Although FIGS. 4 and 6 show an example in which an island silicon region remains on the lower surface of the source and drain diffusion regions 16 and 1γ, the insulator region 33 is the source.

ドレイン拡散領域１６．１７に接していても良いことは
言うまでもない。It goes without saying that it may be in contact with the drain diffusion regions 16 and 17.

以上の本実施例によれば、ＭＩＳ型電界効果トランジス
タの底部に絶縁物領域を形成することにより、データ線
の寄生容量を低減し、メモリセル読み出し電圧の増大を
実現することが可能である。According to the above embodiment, by forming an insulator region at the bottom of the MIS field effect transistor, it is possible to reduce the parasitic capacitance of the data line and increase the memory cell read voltage.

また、蓄積容量素子を半導体基板表面に形成された絶縁
性被膜よりも表面に形成することによりα線等により半
導体基板内に生成された電子正孔列によるソフトエラー
がおきにくいメモリセルを実現することが可能となった
。In addition, by forming the storage capacitor element on the surface of the semiconductor substrate rather than the insulating film formed on the surface of the semiconductor substrate, it is possible to realize a memory cell that is less susceptible to soft errors caused by electron-hole arrays generated in the semiconductor substrate by alpha rays, etc. It became possible.

以上の実施例においては絶縁物領域３３は酸素あるいは
窒素イオン注入により形成したが、他の方法により実現
することも可能であり、第２の実施例として示す。第８
図に示しだのが、第２の実施例におけるメモリセル部の
断面図であり、第３図に示すメモリセル部平面図におけ
るＢ−Ｂ’　　の断面を示している。第８図の断面の製
造工程を第９図（Ｌ）〜（ｄ）に示す製造工程断面図を
使用して説明する。まず、第９図（＆）に示すようにシ
リコン基板１ｏに溝を形成し、周知の方法により前記の
溝の底以外の面に下地酸化膜４１および窒化珪素膜４２
を形成する。次に、第９図（ｂ）に示すように、・シリ
コン基板１ｏを等方性のエノチンク液によりエツチング
すると溝４３の底部の空胴が拡大される。次に、酸化を
行々うと、窒化珪素膜４２が被着された部分は酸化され
ず、シリコン基板１０の表面が露出されている部分が酸
化され、絶縁物領域３３が形成され、島シリコン領域３
４が形成される。これを第９図（Ｃ）に示す。In the embodiments described above, the insulator region 33 was formed by implanting oxygen or nitrogen ions, but it can also be realized by other methods, which will be shown as a second embodiment. 8th
What is shown in the figure is a cross-sectional view of the memory cell portion in the second embodiment, showing a cross section taken along line BB' in the plan view of the memory cell portion shown in FIG. The manufacturing process for the cross section shown in FIG. 8 will be explained using the manufacturing process cross-sectional views shown in FIGS. 9(L) to (d). First, as shown in FIG. 9(&), a groove is formed in the silicon substrate 1o, and a base oxide film 41 and a silicon nitride film 42 are formed on the surface other than the bottom of the groove by a well-known method.
form. Next, as shown in FIG. 9(b), when the silicon substrate 1o is etched using an isotropic etching solution, the cavity at the bottom of the groove 43 is enlarged. Next, when oxidation is carried out, the portion where the silicon nitride film 42 is deposited is not oxidized, but the exposed surface portion of the silicon substrate 10 is oxidized to form an insulator region 33, and an island silicon region. 3
4 is formed. This is shown in FIG. 9(C).

次にたとえば多結晶シリコンあるいはＧＶＤ酸化膜を埋
め込み月利４０として埋め込み、表面の平坦化を行なう
。これを第９図（ｌｉ）に示す。Next, for example, polycrystalline silicon or a GVD oxide film is buried to a thickness of 40 to flatten the surface. This is shown in FIG. 9(li).

以後は第１の実施例に示しだ工程により第８図に示した
構成が得られる。Thereafter, the structure shown in FIG. 8 is obtained by the steps shown in the first embodiment.

第２の実施例においては、絶縁物領域の形成を通常の酸
化による方法をとっているため、第１の実施例において
示した酸素イオンの高ドーズ量注入が不要となシ、製造
工程のスループットを低下させることなく、第１の実施
例に示しだ効果を得ることかできる。In the second embodiment, since the insulator region is formed using a normal oxidation method, the high dose implantation of oxygen ions shown in the first embodiment is not necessary, and the throughput of the manufacturing process is increased. It is possible to obtain the effects shown in the first embodiment without reducing the performance.

発明の効果 以上のように、本発明はＭＩＳ型電界効果１−ランジス
タの底部に絶縁物領域を形成したことにより、データ線
の寄生容量を低減し、メモリセル読み出し電圧を増加す
ることを可能とし、さらに、蓄積容量素子を半導体基板
表面に形成された絶縁性被膜より表面に形成したことに
よりソフトエラー率の低減化という効果を得ることがで
きる優れた半導体記憶装置を実現できるものである。Effects of the Invention As described above, the present invention makes it possible to reduce the parasitic capacitance of the data line and increase the memory cell read voltage by forming an insulator region at the bottom of the MIS type field effect transistor. Furthermore, by forming the storage capacitance element on the surface of the insulating film formed on the surface of the semiconductor substrate, it is possible to realize an excellent semiconductor memory device that can obtain the effect of reducing the soft error rate.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はＤＲＡＭのメモリセル部の回路図、第２図は従
来のＤＲＡＭのメモリセル部の断面図、第３図は本発明
の一実施例におけるＤＲＡＭのメモリセル部の平面図、
第４図は第３図に示した本発明の一実施例におけるＤＲ
ＡＭのメモリセル部のＡ−Ａ’　　線断面図、第５図（
２Ｌ）〜（０は第４図に示した本発明の一実施例におけ
るＤＲＡＭのメモリセル部の製造工程断面図、第６図は
第３図に示した本発明の一実施例におけるＤＲＡＭのメ
モリセル部のＢ−Ｂ’　　線断ｍ１図、第７図（ａ）〜
（ｅ）は第６図に示す本発明の一実施例におけるＤＲＡ
Ｍのメモリセル部の製造工程断面図、第８図は本発明の
第２の実施例におけるＤＲＡＭのメモリセル部の断面図
、第９図（！Ｌ）〜（ｄ）は本発明の第２の実施例にお
けるＤＲＡＭのメモリセル部の断面図である。 １・・・・・スイッチトランジスタ、２・・・・・・蓄
積容量素子、３・・・・・・ｊ゛−夕線、４・・・ワー
ド線、５・・・・・テ−り線寄生容量、１ｏ・・・・・
・シリコン基板、１１・・−・・第１ゲ−川・酸化膜、
１２・・・・・・埋め込み多結晶シリコン、１３・・・
・・・セルプレート電極、１４・・・・・・層間絶縁膜
、１５・・・・・ワード線電極、１６・・・・・・ソー
ス拡散領域、１７・・・・・ドレイン拡散領域、１８・
・・・・・第２ゲート酸化膜、１９・・・・・データ線
電極、２０・・・・・メモリセル拡散領域、２３・−・
・・フィールド酸化膜、２５・・・・・・第２の層間絶
縁膜、３０・・・・データ線コンタクト窓、３１・・・
・・・蓄積容量素子ｍｌノンタクト窓３２・・・・・・
蓄積容量素子下部電極、３３・・・・・・絶縁物領域、
３４・川・・島シリコン領域、３６・・・・・・蓄積容
量素子絶縁膜、４ｏ・・・・・・埋め込み材料、４１・
・・・下地酸化膜、４２・・・・・・窒化珪素膜、４３
・・・・・・シリコン基板の溝。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 Ｃ９し） 第３図 ［ 寸　　　　　　　　　　　　　　　　　　　　　　　　
　ぐつ第５図 ＠５図 第５図 第　７　図 ？３ 第７１−１ 第９図 ４２４１　　ａ３FIG. 1 is a circuit diagram of a memory cell portion of a DRAM, FIG. 2 is a sectional view of a memory cell portion of a conventional DRAM, and FIG. 3 is a plan view of a memory cell portion of a DRAM according to an embodiment of the present invention.
FIG. 4 shows the DR in one embodiment of the present invention shown in FIG.
A cross-sectional view taken along the line AA' of the memory cell portion of the AM, FIG.
2L) to (0 is a cross-sectional view of the manufacturing process of the memory cell portion of the DRAM in one embodiment of the present invention shown in FIG. 4, and FIG. 6 is a cross-sectional view of the DRAM memory in one embodiment of the present invention shown in FIG. 3. BB' line cross section m1 diagram of cell part, Figure 7(a)~
(e) is the DRA in one embodiment of the present invention shown in FIG.
FIG. 8 is a cross-sectional view of the memory cell portion of the DRAM according to the second embodiment of the present invention, and FIGS. FIG. 2 is a cross-sectional view of a memory cell portion of a DRAM in an embodiment of the present invention. 1...Switch transistor, 2...Storage capacitor element, 3...J゛-evening line, 4...Word line, 5...Tail line Parasitic capacitance, 1o...
・Silicon substrate, 11... 1st gate ・Oxide film,
12...Embedded polycrystalline silicon, 13...
... Cell plate electrode, 14 ... Interlayer insulating film, 15 ... Word line electrode, 16 ... Source diffusion region, 17 ... Drain diffusion region, 18・
...Second gate oxide film, 19...Data line electrode, 20...Memory cell diffusion region, 23...
...Field oxide film, 25...Second interlayer insulating film, 30...Data line contact window, 31...
...Storage capacitance element ml non-tact window 32...
storage capacitor element lower electrode, 33... insulator region,
34. River... Island silicon region, 36... Storage capacitor element insulating film, 4o... Burying material, 41.
...Base oxide film, 42...Silicon nitride film, 43
・・・・・・Groove of silicon substrate. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure C9) Figure 3 [ Dimensions
Shoes Figure 5 @ Figure 5 Figure 5 Figure 7? 3 No. 71-1 Fig. 9 4241 a3

Claims (5)

【特許請求の範囲】[Claims] （１）半導体基板上にＭＩＳ型電界効果トランジスタと
蓄積容量素子を含み、前記ＭＩＳ型電界効果トランジス
タのソースあるいはドレインと前記蓄積容量素子の一方
の電極とが接続されており、前記ＭＩＳ型電界効果トラ
ンジスタの底部に絶縁物領域が形成されており、前記蓄
積容量素子が前記半導体基板表面に形成された絶縁性被
膜よりも表面に形成されていることを特徴とする半導体
記憶装置。(1) An MIS type field effect transistor and a storage capacitor element are included on a semiconductor substrate, the source or drain of the MIS type field effect transistor and one electrode of the storage capacitor element are connected, and the MIS type field effect transistor is connected to one electrode of the storage capacitor element. 1. A semiconductor memory device, wherein an insulating region is formed at the bottom of the transistor, and the storage capacitor element is formed on the surface of the semiconductor substrate, rather than an insulating film formed on the surface of the semiconductor substrate. （２）半導体基板がシリコンであり、絶縁物領域が二酸
化珪素あるいは窒化珪素であることを特徴とする特許請
求の範囲第１項に記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein the semiconductor substrate is silicon and the insulator region is silicon dioxide or silicon nitride. （３）半導体基板に溝を形成する工程と、前記溝の底面
以外を耐酸化性でありかつ前記半導体基板のエッチング
手段に耐性のある被膜を形成する工程と、前記溝の底面
に対し非方向性のエッチングを行なう工程と、以上の工
程により得られる構成を酸化する工程により絶縁性領域
を形成し、前記半導体基板表面に形成されている絶縁性
被膜よりも表面に蓄積容量素子を形成することを特徴と
する半導体記憶装置の製造方法。(3) forming a groove in a semiconductor substrate, forming a film that is oxidation-resistant and resistant to etching means of the semiconductor substrate on a surface other than the bottom surface of the groove, and forming a film in a direction other than the bottom surface of the groove; forming an insulating region through a step of etching the semiconductor substrate and a step of oxidizing the structure obtained by the above steps, and forming a storage capacitor element on the surface above the insulating film formed on the surface of the semiconductor substrate; A method for manufacturing a semiconductor memory device, characterized by: （４）半導体基板がシリコンであり、酸素あるいは窒素
のイオンビームを前記半導体基板に注入することにより
絶縁物領域を形成し、蓄積容量素子を前記半導体基板の
表面に形成された絶縁性被膜よりも表面に形成すること
を特徴とする特許請求の範囲第３項に記載の半導体記憶
装置の製造方法。(4) The semiconductor substrate is silicon, an insulator region is formed by implanting an oxygen or nitrogen ion beam into the semiconductor substrate, and the storage capacitor element is formed on the surface of the semiconductor substrate through an insulating film. 4. The method of manufacturing a semiconductor memory device according to claim 3, wherein the semiconductor memory device is formed on the surface. （５）半導体基板がシリコンであることを特徴とする特
許請求の範囲第３項に記載の半導体記憶装置の製造方法
。(5) The method for manufacturing a semiconductor memory device according to claim 3, wherein the semiconductor substrate is silicon.