JPS6166293A - Main memory - Google Patents

Abstract

PURPOSE:To detect a fault of a refresh address generating circuit by controlling the set and reset modes of a refresh error signal according to coincidence or discordance between an error address and a refresh address when a read data error signal is produced. CONSTITUTION:An error occurs to the read data of a memory part 10 and an error signal 31 is delivered. Then an error address given from an error address holding circuit 14 is compared with a refresh address given from a refresh address generating circuit 12. Then a coincidence output is produced from a comparator 15 as long as the circuit 12 has no fault. With said coincidence output, the refresh error signal given from a refresh error holding circuit 16 is kept set and delivered continuously. In a discordance mode, however, the refresh error signal is reset via the circuit 15 and not delivered. Thus it is possible to detect not only a fault of the part 10 but a fault of the circuit 12.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は主記憶装置に関し、特にリフレッシュアドレス
生成手段の障害検出回路を有する主記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a main memory device, and more particularly to a main memory device having a failure detection circuit for refresh address generation means.

（従来の技術） 従来、主記憶装置は記憶部を構成する記憶素子として、
価格及び記憶容量などの点でダイナミック型ＭＯ８−Ｒ
ＡＭが広く使用されている。周知のように、ダイナミッ
ク型ＭＯ８−ＲＡＭは所謂リフレッシェ動作を行って記
憶内容の破壊を防いでいる。(Prior Art) Conventionally, a main memory device has a memory element that constitutes a memory section,
Dynamic type MO8-R in terms of price and storage capacity, etc.
AM is widely used. As is well known, the dynamic MO8-RAM performs a so-called refresh operation to prevent storage contents from being destroyed.

第２図は従来の主記憶装置のりフレツシエ回路の一例の
要部のブロック図である。FIG. 2 is a block diagram of a main part of an example of a conventional main storage circuit.

第２図において１０はデータを格納する記憶部で、記憶
容量に応じ複数の記憶ユニット１１から構成されている
。１２は一定周期毎にカウントアラグしたリフレッシュ
アドレス２１を供給するり７レツシ一アドレス生成回路
で、１３は書込／読出動作時の通常アドレス２２と前記
リフレッシュアドレス２１の何れか一方を記憶部アドレ
ス２３として前記記憶部１０に供給するアドレス選択回
路でおる。In FIG. 2, reference numeral 10 denotes a storage section for storing data, which is composed of a plurality of storage units 11 depending on the storage capacity. 12 is a 7-receipt address generation circuit that supplies refresh addresses 21 that are counted and aligned at regular intervals, and 13 is a storage unit address that uses either the normal address 22 or the refresh address 21 during write/read operations. 23 is an address selection circuit which supplies data to the storage section 10.

第２図において、リフレッシュアドレス生成回路１２に
障害が発生すると、リフレッシュが実行されないアドレ
スが発生することとなシ核アドレスの記憶内容は破壊さ
れてしまう。本例のように、リフレッシュアドレス２１
が記憶ユニット１１すべてに対して共通に供給されてい
るよう表場合、記憶内容の破壊は全記憶ユニット１１に
及ぶこととなる。従って、リフレッシュが実行されない
アドレスに対して読出動作が来ると、読出データエラー
が検出される。In FIG. 2, if a failure occurs in the refresh address generation circuit 12, some addresses will not be refreshed and the stored contents of the core addresses will be destroyed. As in this example, refresh address 21
is commonly supplied to all storage units 11, the destruction of the storage contents will affect all storage units 11. Therefore, if a read operation is performed on an address that is not refreshed, a read data error will be detected.

（発明が解決しようとする問題点） 通常、読出データにエラーが検出されると、との工２−
を検出したアドレスを含む記憶ユニット１１がシステム
から切離され、メモリの再構成を行った後にシステムが
再立上げされる。この場合、前述したように、記憶内容
の破壊は全記憶ユニットに及んでいることから、システ
ム再立上げ後の読出動作で再度読出データエラーが発生
する可能性が高い。読出データエラーが異なる記憶ユニ
ットで二度以上発生すれば、障害が記憶部でなく制御部
に起因するものであると判断できる。この時点で初めて
読出データエラー検出で記憶部を切離しメモリの再構成
を行った操作は全く無駄であったことがわかる。(Problem to be solved by the invention) Normally, when an error is detected in the read data, the process 2-
The storage unit 11 containing the address detected is separated from the system, and the system is restarted after the memory is reconfigured. In this case, as described above, since the storage contents are destroyed in all storage units, there is a high possibility that a read data error will occur again in the read operation after restarting the system. If a read data error occurs twice or more in different storage units, it can be determined that the failure is caused by the control unit rather than the storage unit. At this point, it can be seen that the operation of disconnecting the storage section and reconfiguring the memory upon detection of a read data error was completely useless.

以上述べたよりに、従来の主記憶装置は、リフレッシエ
アドレス生成回路に障害が起きた時、この障害が記憶部
でなく制御部に起因するものであると判断するのに、少
くとも二度以上システムダウンを経なければならないと
いう欠点を有していも 本発明の目的は、リフレッシュアドレス生成回路の障害
に起因する読出データエラーを検出する回路を有する主
記憶装置を提供することにある。As stated above, when a failure occurs in the refresher address generation circuit, conventional main memory devices require at least two or more times to determine that the failure is caused by the control unit rather than the storage unit. Although it has the disadvantage of requiring a system down, an object of the present invention is to provide a main memory device having a circuit for detecting a read data error caused by a failure in a refresh address generation circuit.

（問題点を解決するための手段） 本発明の主記憶装置は、記憶部と該記憶部に記憶されて
いる記憶内容を保証するためのリフレッシュを行う回路
とを有する主記憶装置において、前記記憶部からの記憶
内容の読出動作で読出データエラー信号が発生したとき
のエラーアドレスを保持するエラーアドレス保持回路と
、該エラーアドレス保持回路に格納されている内容とり
フレッシェアドレスとを入力して比較し一致したときに
アドレス一致信号を出力する比較回路と、前記アドレス
一致信号と前記読出データエラー信号とを入力し前記読
出データエ２−がリフレッシュアドレス生成回路に起因
する場合はりフレッシュエン−信号を出力し読出データ
エラーが前記記憶部に起因する場合はリフレッシュエラ
ー信号をリセットするリフレッシュエラー保持回路とを
設けることによシ構成される。(Means for Solving the Problems) A main memory device of the present invention includes a memory section and a circuit that performs refreshing for guaranteeing storage contents stored in the memory section. Input and compare the error address holding circuit that holds the error address when a read data error signal is generated in the read operation of the memory contents from the unit, and the content taking fresh share address stored in the error address holding circuit. and a comparison circuit that outputs an address match signal when they match; and a comparison circuit that inputs the address match signal and the read data error signal, and outputs a freshen signal if the read data error signal is caused by the refresh address generation circuit. The refresh error holding circuit resets the refresh error signal when the read data error is caused by the storage section.

（実施例） 次に、本発明の実施例について図面を用いて説明する。(Example) Next, embodiments of the present invention will be described using the drawings.

第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

この実施例は、記憶部１ｏとこの記憶部に記憶されてい
る記憶内容を保証するためのリフレッシュを行う回路と
を有する主記憶装置において、記憶部ｌＯからの記憶内
容の読出動作で読出データエラー信号３１が発生したと
きのエラーアドレスを保持する工２−アドレス保持回路
１４と、このエラーアドレス保持回路１４に格納されて
いる内容とリフレッシュアドレス２１とを入力して比較
タエ２−信号３１とを入力し読出データエラーがリフレ
ッシュアドレス生成回路２１に起因する場合はりフレッ
シェエ２−信号３４を出力し読出データエ２−が記憶部
１ｏに起因する場合はりフレッシュエン−信号３４をリ
セットするリフレッシュエラー保持回路１６とを設けて
いる。In this embodiment, a read data error occurs in a read operation of memory contents from the memory section 1O in a main memory device having a memory section 1o and a circuit that performs refresh to guarantee the memory contents stored in this memory section. A step 2-address holding circuit 14 that holds the error address when the signal 31 is generated, and a comparison step 2-signal 31 by inputting the contents stored in the error address holding circuit 14 and the refresh address 21. A refresh error holding circuit 16 outputs a refresher 2 signal 34 if the input read data error is caused by the refresh address generation circuit 21, and resets the refresher signal 34 if the read data error 2 is caused by the storage section 1o. and.

第２図に示した従来例との違いは読出動作でエラーが検
出された時、読出データエラー信号３１によシ通常アド
レス２２を格納するエラーアドレス保持回路１４を付加
したこと、す７レツシーアドレス２１とエラーアドレス
３２とを比較し両者が一致した時にアドレス一致信号３
３ｔ−出力する比較回路１５を付加したこと及び読出デ
ータエラー信号３１によってセットされ前記アドレス一
致信号３３によってリセットされるリフレッシュエラー
保持回路１６を付加したことである。The difference from the conventional example shown in FIG. 2 is that an error address holding circuit 14 is added to store the normal address 22 in response to the read data error signal 31 when an error is detected in the read operation. Compare address 21 and error address 32, and when they match, address match signal 3
3t- output is added, and a refresh error holding circuit 16 which is set by the read data error signal 31 and reset by the address match signal 33 is added.

第３図及び第４図は第１図に示す実施例に流れる信号の
タイミング図である。3 and 4 are timing diagrams of signals flowing in the embodiment shown in FIG. 1.

最初に第３図をもとにして、記憶部１０に障害がなくリ
フレッシエアドレス生成回路１２に障害が発生した場合
について述べる。第２図に示した場合と同様に該障害の
発生によシ、記憶部１０内の全記憶ユニット１１の記憶
内容が破壊され、読出動作が来ると読出データエラー信
号３１が検出される。この時、読出動作に対応する通常
アドレス２２　（Ａｎ　）は読出データエラー信号３１
によってエラーアドレス保持回路１１に格納される。同
時に読出データエラー信号３１はす７レツシーエ２−保
持回路１６に格納される。First, based on FIG. 3, a case will be described in which there is no failure in the storage unit 10 and a failure occurs in the refresher address generation circuit 12. As in the case shown in FIG. 2, the storage contents of all storage units 11 in the storage section 10 are destroyed due to the occurrence of the failure, and when a read operation occurs, a read data error signal 31 is detected. At this time, the normal address 22 (An) corresponding to the read operation is the read data error signal 31.
The error address is stored in the error address holding circuit 11. At the same time, the read data error signal 31 is stored in the receiver 2-holding circuit 16.

通常、リフレッシュアドレス生成回路１２はＲＡＭの全
ビットを規定時間以内（以下リフレッシエ周期と呼ぶ）
にリフレッシュさせるため、一定周期でリフレッシエア
ドレス２１１０からＲＡＭのリフレッシュ最大アドレス
まで＋１ずつカウントアツプさせている。従ってリフレ
ッシュアドレス生成回路１２にカウントアツプの乱れる
ような障害が発生するとリフレッシュアドレスの一部が
抜けてしまう。第３図の場合、リフレッシュアドレス２
１のＡｎが抜けた場合を示している。即ち、リフレッシ
エアドレス生成回路１２が正常な場合リフレッシュアド
レス２１はＡ　ｎ　−１→Ａ　ｎ−＋Ａ　ｎ　４−１・
・・と＋１ずつカウントアツプされるが、障害発生のた
めにＡｎが抜けＡ　ｎ−１−＋Ａｎ　＋　１　→Ａｎ　
＋　２とカウントアツプが乱れている。Normally, the refresh address generation circuit 12 generates all bits of RAM within a specified time (hereinafter referred to as refresher cycle).
In order to refresh the memory, the count is increased by 1 from the refresher address 2110 to the RAM refresh maximum address at a constant cycle. Therefore, if a fault occurs in the refresh address generation circuit 12 that disrupts the count-up, part of the refresh address will be lost. In the case of Figure 3, refresh address 2
This shows the case where An of 1 is missing. That is, when the refresher address generation circuit 12 is normal, the refresh address 21 is A n -1→A n-+A n 4-1.
...and is counted up by +1, but due to a failure, An is omitted and A n-1-+An + 1 → An
+2 and the count up is disordered.

上記のようにす７レツシエアドレス２１の中からＡｎが
抜けると、エラーアドレス保持回路１４に格納されてい
る工２−アドレス３２（Ａｎ）とリフレッシュアドレス
２１とは一致することが無い。If An is omitted from the 7-receiver address 21 as described above, the 2-address 32 (An) stored in the error address holding circuit 14 and the refresh address 21 will not match.

従って、比較回路１５からアドレス一致信号３３は出力
されず、リフレッシュエラー保持回路１６にはリフレッ
シュエラー信号３４が保持されたままとなる。Therefore, the address match signal 33 is not output from the comparator circuit 15, and the refresh error signal 34 remains held in the refresh error holding circuit 16.

次に第４図をもとセして、リフレッシュアドレス生成回
路１２に障害が無く、記憶部１０に障害が発生した場合
について述べる。障害が発生している記憶部内のアドレ
スＡｎＫ対し読出動作が来ると読出データエ２−が検出
され、この時の通常アドレス２２（Ａｎ）が読出データ
エン−信号３１によってエラーアドレス保持回路１４に
格納される。同時に読出データエラー信号３１がり７レ
ツシ工エラー保持回路１６に格納される。この時、リフ
レッシュアドレス生成回路１２には障害が発生していな
いので、リフレッシュアドレス２１０カウントアツプは
＋１ずつ正常に行なわれる。従って、リフレッシエアド
レス２１の中には前記エラーアドレス保持回路１４に格
納されている工２−アドレス３２（Ａｎ）と一致するア
ドレスが必ず存在し、比較回路１５によってアドレス一
致信号３３が出力される。この結果、リフレッシュエラ
ー保持回路１６に保持されているリフレッシュエラー信
号３４がリセットされる。Next, referring to FIG. 4, a case where there is no failure in the refresh address generation circuit 12 and a failure occurs in the storage unit 10 will be described. When a read operation is performed on the address AnK in the storage section where the fault has occurred, read data 2- is detected, and the normal address 22 (An) at this time is stored in the error address holding circuit 14 by the read data EN signal 31. Ru. At the same time, the read data error signal 31 is stored in the 7-receipt error holding circuit 16. At this time, since no failure has occurred in the refresh address generation circuit 12, the count up of the refresh address 210 is normally performed in increments of +1. Therefore, there is always an address in the refresher address 21 that matches the address 32 (An) stored in the error address holding circuit 14, and the comparison circuit 15 outputs an address match signal 33. . As a result, the refresh error signal 34 held in the refresh error holding circuit 16 is reset.

以上の説明から明らかなように、読出データエラーが９
７レツク為アドレス生成回路に起因する場合はリフレッ
シュエラー信号３４が出力され続ける。一方、読出デー
タエ２−が記憶部に起因する場合にはリフレッシュエラ
ー信号３４はリフレッシェ周期以内の時間でリセットさ
れる。従って、読出データエ２−が発生してからり７レ
ツシｊ周期に相当する時間経過後にり７レツシエエ２−
信号３４が出力されているかを調べることにより障害箇
所が記憶部にあるかどうかを判断することができる。As is clear from the above explanation, there are 9 read data errors.
If the error is caused by the address generation circuit for 7-ret, the refresh error signal 34 continues to be output. On the other hand, if the read data 2- is caused by the storage section, the refresh error signal 34 is reset within the refresh cycle. Therefore, 7 retrieval data 2- is generated after a time corresponding to 7 retrieval cycles has elapsed since read data 2- was generated.
By checking whether the signal 34 is output, it can be determined whether the fault is located in the storage section.

（発明の効果） 本発明は、以上説明したように、読出データエ２−が検
出された時の障害発生箇所の切分けが容易にできるとい
う効果がある。(Effects of the Invention) As described above, the present invention has the advantage that when the read data 2- is detected, the location of the failure can be easily isolated.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック図、第２図は従来
の主記憶装置のりフレッシー回路の一例の要部のブロッ
ク図、第３図及び第４図は第１図に示す実施例に流れる
信号のタイミング図である。 １０・・・記憶部、　　１１　　・・記憶ユニット、１
２・・・リフレッシュアドレス生成回路、１３・・・ア
ドレス選択回路、１４・・エラーアドレス保持回路、１
５・・・比較回路、１６・・・＋７７レツシユ工ラー保
持回路、２１・・・リフレッシュアドレス、２２・・・
通常アドレス、２３・・・記憶部アドレス、３１・・・
読出データエラー信号、３２・・・エラーアドレス、３
３・・・アドレス一致信号、３４・・・リフレッシュエ
ラー信号。 ネｌ　図FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of a main part of an example of a conventional main memory storage circuit, and FIGS. 3 and 4 are examples of the embodiment shown in FIG. 1. FIG. 3 is a timing diagram of signals flowing in the 10...Storage unit, 11...Storage unit, 1
2... Refresh address generation circuit, 13... Address selection circuit, 14... Error address holding circuit, 1
5...Comparison circuit, 16...+77 rescheduler holding circuit, 21...Refresh address, 22...
Normal address, 23...Storage unit address, 31...
Read data error signal, 32...Error address, 3
3...Address match signal, 34...Refresh error signal. Figure

Claims (1)

【特許請求の範囲】[Claims] 　記憶部と該記憶部に記憶されている記憶内容を保証す
るためのリフレッシュを行う回路とを有する主記憶装置
において、前記記憶部からの記憶内容の読出動作で読出
データエラー信号が発生したときのエラーアドレスを保
持するエラーアドレス保持回路と、該エラーアドレス保
持回路に格納されている内容とリフレッシュアドレスと
を入力して比較し一致したときにアドレス一致信号を出
力する比較回路と、前記アドレス一致信号と前記読出デ
ータエラー信号とを入力し前記読出データエラーがリフ
レッシュアドレス生成回路に起因する場合はリフレッシ
ュエラー信号を出力し読出データエラーが前記記憶部に
起因する場合はリフレッシュエラー信号をリセットする
リフレッシュエラー保持回路とを設けたことを特徴とす
る主記憶装置。In a main memory device having a memory section and a circuit that performs refreshing to guarantee the memory contents stored in the memory section, when a read data error signal is generated in an operation of reading memory contents from the memory section, an error address holding circuit that holds an error address; a comparison circuit that inputs and compares the contents stored in the error address holding circuit with a refresh address; and outputs an address match signal when they match; and the address match signal. and the read data error signal, output a refresh error signal if the read data error is caused by the refresh address generation circuit, and reset the refresh error signal if the read data error is caused by the storage section. A main memory device comprising a holding circuit.