JPS6160103A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS6160103A JPS6160103A JP59183485A JP18348584A JPS6160103A JP S6160103 A JPS6160103 A JP S6160103A JP 59183485 A JP59183485 A JP 59183485A JP 18348584 A JP18348584 A JP 18348584A JP S6160103 A JPS6160103 A JP S6160103A
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- rack
- input
- unit
- line check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の分野〉
本発明は、例えば、工場の自動組み立てラインにおいて
その工程や製品の仕上がり具合の検査を自動的に行なう
などのために設けられるもので、ＣＰＵと、入出力ユニ
ツ）の複数個を互いに接続して並設したマザーボードと
、ラック用入出力ユニットの複数個を互いに接続して並
設するとともにその並設方向一端側にラック用インター
フェースユニットを接続した増設ラックとから成り、か
つ、前記マザーボードに対し、その入出力ユニット並設
方向一端側に前記ＣＰＵを、他端側にインターフェース
ユニットを夫々接続し、前記インターフェースユニット
とラック用インターフェースユニットとをケーブルを介
して接続したプログラマブルコントローラに関する。
その工程や製品の仕上がり具合の検査を自動的に行なう
などのために設けられるもので、ＣＰＵと、入出力ユニ
ツ）の複数個を互いに接続して並設したマザーボードと
、ラック用入出力ユニットの複数個を互いに接続して並
設するとともにその並設方向一端側にラック用インター
フェースユニットを接続した増設ラックとから成り、か
つ、前記マザーボードに対し、その入出力ユニット並設
方向一端側に前記ＣＰＵを、他端側にインターフェース
ユニットを夫々接続し、前記インターフェースユニット
とラック用インターフェースユニットとをケーブルを介
して接続したプログラマブルコントローラに関する。
〈従来技術〉
上記めものでは、入出力ユニットを介してＣＰＵに多数
のセンサーからの信号を入力するとともに、ＣＰＵはそ
の信号に基づいて多数のアクチュエータに信号を送らな
ければならなくて、その人 ・出力点数が増大する
ような場合でも、それに対して、増設ラックの個数を増
すことにより、容易に対処できる利点がある。
のセンサーからの信号を入力するとともに、ＣＰＵはそ
の信号に基づいて多数のアクチュエータに信号を送らな
ければならなくて、その人 ・出力点数が増大する
ような場合でも、それに対して、増設ラックの個数を増
すことにより、容易に対処できる利点がある。
ところで、このようなプログラマブルコントローラでは
、増設ラックの個数増大に伴なって、短絡や断線など、
バスラインにおける接続不良の問題を生していた。」二
記問題を解決するために、従来一般に、前記ラック用イ
ンター７エースユニツトに、ＣＰＵからのバスラインチ
ェック要求信号に応答動作してバスラインチェック応答
信号を出力するバスラインチェック回路を組み込んでい
た。
、増設ラックの個数増大に伴なって、短絡や断線など、
バスラインにおける接続不良の問題を生していた。」二
記問題を解決するために、従来一般に、前記ラック用イ
ンター７エースユニツトに、ＣＰＵからのバスラインチ
ェック要求信号に応答動作してバスラインチェック応答
信号を出力するバスラインチェック回路を組み込んでい
た。
この場合、バスラインチェック応答信号がバスラインチ
ェック回路からＣＰＵに与えられればバスラインが正常
であると判定される。
ェック回路からＣＰＵに与えられればバスラインが正常
であると判定される。
ところが、このような従来のものでは、ＣＰＵと前記ラ
ック用インターフェースユニットとの間のケーブルの断
線に対するバスラインチェックを行なえるようになって
いるだけであり、そのラック用インターフェースユニッ
トを接続した増設ラック内部でのバスラインチェックを
行なえるようにはなっておらず、このため例えばその増
設ラックのラック用入出力ユニットの回路素子の破壊に
起因する接続不良によりバスラインチェック応答信号が
ＣＰＵに与えられない場合でもＣＰＵはケーブルの断線
と同様のバスラインチェックを行うだけであり、断線な
どの故障箇所の検知を行う場合でその故障箇所がラック
用入出力ユニットの内部であった場合にはその検知に相
当な時間と手間とが要求されるものであった。
ック用インターフェースユニットとの間のケーブルの断
線に対するバスラインチェックを行なえるようになって
いるだけであり、そのラック用インターフェースユニッ
トを接続した増設ラック内部でのバスラインチェックを
行なえるようにはなっておらず、このため例えばその増
設ラックのラック用入出力ユニットの回路素子の破壊に
起因する接続不良によりバスラインチェック応答信号が
ＣＰＵに与えられない場合でもＣＰＵはケーブルの断線
と同様のバスラインチェックを行うだけであり、断線な
どの故障箇所の検知を行う場合でその故障箇所がラック
用入出力ユニットの内部であった場合にはその検知に相
当な時間と手間とが要求されるものであった。
そこで、前記増設ラックのラック用入出力ユニット並設
方向で前記ラック用インターフェースユニットと反対側
の端部にバスラインチェック回路を設けて増設ラック内
部でのバスラインチェックもでトるようにしたものもあ
るが、増設ラックの個数が増大してプログラマブルコン
トローラの規模が増大する傾向にある現状にあっては、
バスラインチェック回路の個数が増えるに伴ない、装置
全体が大型化することとなり、改善が望まれている。
方向で前記ラック用インターフェースユニットと反対側
の端部にバスラインチェック回路を設けて増設ラック内
部でのバスラインチェックもでトるようにしたものもあ
るが、増設ラックの個数が増大してプログラマブルコン
トローラの規模が増大する傾向にある現状にあっては、
バスラインチェック回路の個数が増えるに伴ない、装置
全体が大型化することとなり、改善が望まれている。
〈発明の目的〉
本発明は、上記の点に鑑み、装置全体を大型化すること
無く、すべての増設ラックに対するバスラインチェック
を確実に行なえるようにすることを目的とする。
無く、すべての増設ラックに対するバスラインチェック
を確実に行なえるようにすることを目的とする。
〈発明の構成と効果〉
本発明は、上記目的を達成するために、前記増設ラック
内のラック用入出力ユニットのうち、その並設方向池端
側のラック用入出力ユニットに・ＣＰＵからのバスライ
ンチェック要求信号に応答動作してバスラインチェック
応答信号を出力するバスラインチェック回路を組み込み
、前記ＣＰＵは、そのバスラインチェック回路が組み込
まれたラック用入出力ユニットと前記ＣＰＵとの開のバ
スラインの接続状態を、前記チェック応答信号によって
検知するように構成しである。
内のラック用入出力ユニットのうち、その並設方向池端
側のラック用入出力ユニットに・ＣＰＵからのバスライ
ンチェック要求信号に応答動作してバスラインチェック
応答信号を出力するバスラインチェック回路を組み込み
、前記ＣＰＵは、そのバスラインチェック回路が組み込
まれたラック用入出力ユニットと前記ＣＰＵとの開のバ
スラインの接続状態を、前記チェック応答信号によって
検知するように構成しである。
４一
つまり、増設ラックを構成するラック用入出力ユニット
そのものを利用してそこにバスラインチェック回路を組
み込み、適当なタイミングでＣＰ Ｕからそのバスライ
ンチェック回路にバスラインチェック要求信号を送信さ
せるとともにバスラインチェック回路からバスラインチ
ェック応答信号をＣＰＵに受信させるようにして、増設
ラックの個数のいかんにかかわらず、ケーブルならびに
すべての増設ラック内部でのバスラインチェックをおこ
な）のである。
そのものを利用してそこにバスラインチェック回路を組
み込み、適当なタイミングでＣＰ Ｕからそのバスライ
ンチェック回路にバスラインチェック要求信号を送信さ
せるとともにバスラインチェック回路からバスラインチ
ェック応答信号をＣＰＵに受信させるようにして、増設
ラックの個数のいかんにかかわらず、ケーブルならびに
すべての増設ラック内部でのバスラインチェックをおこ
な）のである。
したがって、すべての増設ラック内部のバスラインチェ
ックを良好に行なえるものでありながら、専用のバスラ
インチェック回路を増設ラックに付設せずに済み、プロ
グラマブルコントローラの規模増大に伴なって増設ラッ
クの個数が増えても、それに伴なうバスラインチェック
回路の占有スペースは何等変化せず、装置の大型化を回
避できるようになった。
ックを良好に行なえるものでありながら、専用のバスラ
インチェック回路を増設ラックに付設せずに済み、プロ
グラマブルコントローラの規模増大に伴なって増設ラッ
クの個数が増えても、それに伴なうバスラインチェック
回路の占有スペースは何等変化せず、装置の大型化を回
避できるようになった。
〈実施例の説明〉
以下、本発明の実施例を図面を用いて説明する。
第１図は本発明のプログラマブルコントローラの実施例
を示し、ＣＰＵＩとマザーボード２、ならびに、複数の
増設ラック３が設けられるとともに、前記マザーボード
２のインターフェースユニット４と増設ラック３のラッ
ク用インターフェースユニット５とがケーブルを介して
接続されている。
を示し、ＣＰＵＩとマザーボード２、ならびに、複数の
増設ラック３が設けられるとともに、前記マザーボード
２のインターフェースユニット４と増設ラック３のラッ
ク用インターフェースユニット５とがケーブルを介して
接続されている。
前記マザーボード２は、例えば８個などの複数個の入出
力ユニット６を並設するとともにそれらを互いに縦続接
続して構成されており、その入出力ユニット６の並設方
向一端側に前記ＣＰＵＩが接続されるとともに入出力ユ
ニット６の並設方向池端側に前記インターフェースユニ
ット４が接続されている。
力ユニット６を並設するとともにそれらを互いに縦続接
続して構成されており、その入出力ユニット６の並設方
向一端側に前記ＣＰＵＩが接続されるとともに入出力ユ
ニット６の並設方向池端側に前記インターフェースユニ
ット４が接続されている。
前記増設ラック３は、例えば８個などの複数個のラック
用入出力ユニット７を並設するとともにそれらを互いに
接続して構成されており、そのラック用入出力ユニット
７の並設方向一端側に前記ラック用インター７エースユ
ニツト５が接続されている。前記入出力ユニット６およ
び前記ラック用入出力ユニット７は、図示しないが、い
ずれもカード型に構成されており、そして、前記マザー
ボード２および増設ラック３夫々を構成するのに、いず
れにおいても、カード型の入出力ユニット６およびラッ
ク用入出力ユニット７夫々をラックに差し込み、それに
よ１）、ＣＰＵ １、インターフェースユニット４およ
び隣り合う入出力ユニット６夫々が、かつ、ラック用イ
ンターフェースユニットおよび隣合うラック用入出力ユ
ニット７夫々が互いに接続されるように構成されている
。
用入出力ユニット７を並設するとともにそれらを互いに
接続して構成されており、そのラック用入出力ユニット
７の並設方向一端側に前記ラック用インター７エースユ
ニツト５が接続されている。前記入出力ユニット６およ
び前記ラック用入出力ユニット７は、図示しないが、い
ずれもカード型に構成されており、そして、前記マザー
ボード２および増設ラック３夫々を構成するのに、いず
れにおいても、カード型の入出力ユニット６およびラッ
ク用入出力ユニット７夫々をラックに差し込み、それに
よ１）、ＣＰＵ １、インターフェースユニット４およ
び隣り合う入出力ユニット６夫々が、かつ、ラック用イ
ンターフェースユニットおよび隣合うラック用入出力ユ
ニット７夫々が互いに接続されるように構成されている
。
前記ラック用入出力ユニット７・・・は、夫々入力部ユ
ニット８と出力部ユニット９とから構成されている。
ニット８と出力部ユニット９とから構成されている。
前記入力部ユニット８の回路は、第２図に示すように、
リミットスイッチなどの制御スイッチに起因する外部か
らのノイズをラック用入出力ユニット７の内部側と絶縁
するためのアイソレーション１０、ゲート１１、および
バスラインチェック回路を構成する第１７リツプ７０ツ
ブ１２ａから構成されている。前記アイソレーション１
０は、具体的には７オトカプラーで構成される。
リミットスイッチなどの制御スイッチに起因する外部か
らのノイズをラック用入出力ユニット７の内部側と絶縁
するためのアイソレーション１０、ゲート１１、および
バスラインチェック回路を構成する第１７リツプ７０ツ
ブ１２ａから構成されている。前記アイソレーション１
０は、具体的には７オトカプラーで構成される。
前記出力部ユニット９の回路は、第３図に示すように、
出力用リレースイッチ回路１３と７リツプフロツプ１４
、およびバスラインチェック回路を構成する第２７リツ
プ７０ツブ１２ｂから構成されている。前記フリップ７
０ツブ１４、第１および第２７リツプフロツプ１２ａ、
１２１〕は、いずれもＤフリップ７０ツブである。
出力用リレースイッチ回路１３と７リツプフロツプ１４
、およびバスラインチェック回路を構成する第２７リツ
プ７０ツブ１２ｂから構成されている。前記フリップ７
０ツブ１４、第１および第２７リツプフロツプ１２ａ、
１２１〕は、いずれもＤフリップ７０ツブである。
前記増設ラック３，３夫々における、そのラック用入出
力ユニットの並設方向池端側でのラック用インターフェ
ースユニット５から最も離れて設けられるラック用人出
力ユニッ）７において、バスラインチェック用プログラ
ムの実行に際し、前記入力部ユニット８および出力部ユ
ニット９夫々の内部の第１および第２７リツプフロツプ
に、ＣＰＵＩからバスラインチェック要求信号をそのセ
、ント信号として送り、前記第１および第２７リツプ７
０ツブ１２ａ、１２ｂ夫々からの出力信号をバスライン
チェック応答信号としてＣＰＵＩに戻し、ＣＰＵＩがそ
のバスラインチェック応答信号に基づいてバスラインが
正常であるか否かのバスラインチェックを行なうように
構成されている。 上記バスラインチェック用プログラ
ムの実行は、本来的なユーザーのプログラムの実行に引
ト続いて繰り返して行なうように構成されてお１）、第
４図に示すフローチャートにより説明する。
力ユニットの並設方向池端側でのラック用インターフェ
ースユニット５から最も離れて設けられるラック用人出
力ユニッ）７において、バスラインチェック用プログラ
ムの実行に際し、前記入力部ユニット８および出力部ユ
ニット９夫々の内部の第１および第２７リツプフロツプ
に、ＣＰＵＩからバスラインチェック要求信号をそのセ
、ント信号として送り、前記第１および第２７リツプ７
０ツブ１２ａ、１２ｂ夫々からの出力信号をバスライン
チェック応答信号としてＣＰＵＩに戻し、ＣＰＵＩがそ
のバスラインチェック応答信号に基づいてバスラインが
正常であるか否かのバスラインチェックを行なうように
構成されている。 上記バスラインチェック用プログラ
ムの実行は、本来的なユーザーのプログラムの実行に引
ト続いて繰り返して行なうように構成されてお１）、第
４図に示すフローチャートにより説明する。
即も、ステップＮ１において入力の取り込みを行ない、
ユーザーのプログラムを実行しくステップＮ２）、所定
の出力を行なう（ステップＮ３）。
ユーザーのプログラムを実行しくステップＮ２）、所定
の出力を行なう（ステップＮ３）。
それに引と続いてバスラインチェック用のプログラムを
実行しくステップＮ、４）、バスライン１こ異常がある
かどうかを判断する（ステップＮ５）。そして、バスラ
インに異常がある場合には、警報装置を作動しくステッ
プＮ、６）、警報２ンプを点滅したり、ブザーを鳴らし
たりする。バスラインに異常が無い場合には、ステップ
Ｎ１に戻し、」二述両プログラムを繰１）返して実行す
る。この繰り返しは、例えば約１０ｍ５毎に行なわれる
。なお、バスラインに異常があった場合には、ＣＰｔＪ
ｌを停止するようにしても良い。
実行しくステップＮ、４）、バスライン１こ異常がある
かどうかを判断する（ステップＮ５）。そして、バスラ
インに異常がある場合には、警報装置を作動しくステッ
プＮ、６）、警報２ンプを点滅したり、ブザーを鳴らし
たりする。バスラインに異常が無い場合には、ステップ
Ｎ１に戻し、」二述両プログラムを繰１）返して実行す
る。この繰り返しは、例えば約１０ｍ５毎に行なわれる
。なお、バスラインに異常があった場合には、ＣＰｔＪ
ｌを停止するようにしても良い。
前記バスラインチェックに関する信号としては、下記の
ようなものを用い、フード化されて送られたバスライン
チェック要求信号と同じコードのバスラインチェック応
答信号が戻ってくるかどうかにより、夫々に対応したバ
スラインの異常の種別まで知ることができるようになっ
ている。
ようなものを用い、フード化されて送られたバスライン
チェック要求信号と同じコードのバスラインチェック応
答信号が戻ってくるかどうかにより、夫々に対応したバ
スラインの異常の種別まで知ることができるようになっ
ている。
（ｉ）バスラインが短絡しているかのチェックｏ、ｏ、
ｏ、ｏ、ｏ、ｏ、・・・ （ｊｌ）バスラインが断線しているかのチェック１．１
．１．１，１，１．・・・ （ｉｉｉ）入出力ユニッ）６の隣り合うものの接続不良
チェック （ａ）０，１．．０，１．０，１． ・・・（１＋）１
．０．１．０．１．０．・・・上記構成により、本発明
によれば、第５図に示すように（但し、図面では増設ラ
ック３が一個の場合を示す）、増設ラック３のバスライ
ンまで、即ち、図中Ａ−Ｂ−Ｃ−Ｉ）のバスラインをチ
ェックすることかでト、従来では、図中Ａ−Ｂ−Ｃのバ
スラインしかチェックでとなかったのに比べ、全てのバ
スラインを良好にチェックでとることが明らかである。
ｏ、ｏ、ｏ、ｏ、・・・ （ｊｌ）バスラインが断線しているかのチェック１．１
．１．１，１，１．・・・ （ｉｉｉ）入出力ユニッ）６の隣り合うものの接続不良
チェック （ａ）０，１．．０，１．０，１． ・・・（１＋）１
．０．１．０．１．０．・・・上記構成により、本発明
によれば、第５図に示すように（但し、図面では増設ラ
ック３が一個の場合を示す）、増設ラック３のバスライ
ンまで、即ち、図中Ａ−Ｂ−Ｃ−Ｉ）のバスラインをチ
ェックすることかでト、従来では、図中Ａ−Ｂ−Ｃのバ
スラインしかチェックでとなかったのに比べ、全てのバ
スラインを良好にチェックでとることが明らかである。
上記実施例では、ラック用人出カニニット７のうち、前
記ラック用インターフェースユニット５から最も離れた
ものに対してのみ、第１および第２７リツプ７０ツブ１
２ａ、１２ｂで構成されるバスラインチェック回路にチ
ェック信号を送受信するように構成しでいるが、並設方
向中間の所定のラック用入出力ユニット７とか、あるい
は、全てのラック用入出力ユニット７に対してチェック
信号を送受信させ、異常なラック用入出力ユニット７か
どの領域にあるか、あるいは、どれが主で知ることかで
外るようにしても良い。
記ラック用インターフェースユニット５から最も離れた
ものに対してのみ、第１および第２７リツプ７０ツブ１
２ａ、１２ｂで構成されるバスラインチェック回路にチ
ェック信号を送受信するように構成しでいるが、並設方
向中間の所定のラック用入出力ユニット７とか、あるい
は、全てのラック用入出力ユニット７に対してチェック
信号を送受信させ、異常なラック用入出力ユニット７か
どの領域にあるか、あるいは、どれが主で知ることかで
外るようにしても良い。
また、前記マザーボード２を構成する入出力ユニット６
をも同様に構成しても良い。
をも同様に構成しても良い。
なお、一般にラック用入出力ユニット７や入出力ユニッ
ト６夫々にバスラインチェック回路を組み込むことは、
コストアップを招くが、回路設計および製作上、ゲーｔ
アレイを組むことに対してコスト計算されるものであり
、第１および第２７リツプ７０ツブ１２ａ、１２ｂの付
加に伴なうコスト面への影響はほとんど無い。
ト６夫々にバスラインチェック回路を組み込むことは、
コストアップを招くが、回路設計および製作上、ゲーｔ
アレイを組むことに対してコスト計算されるものであり
、第１および第２７リツプ７０ツブ１２ａ、１２ｂの付
加に伴なうコスト面への影響はほとんど無い。
第１図は本発明のプログラマブルコントローラの実施例
を示す展開図、第２図は入力部ユニットを示す回路図、
第３図は出力部ユニットを示す回路図、第４図はフロー
チャート、第５図はバスラインの模式図である。 １・・・ＣＰＵ、２・・・マザーボード、３・・・増設
ラック、４・・・インターフェースユニット、５・・・
ラック用インターフェースユニット、６川入出カニニツ
ト、７・・・ラック用入出力ユニット、ｗ・・・ケーブ
ル。
を示す展開図、第２図は入力部ユニットを示す回路図、
第３図は出力部ユニットを示す回路図、第４図はフロー
チャート、第５図はバスラインの模式図である。 １・・・ＣＰＵ、２・・・マザーボード、３・・・増設
ラック、４・・・インターフェースユニット、５・・・
ラック用インターフェースユニット、６川入出カニニツ
ト、７・・・ラック用入出力ユニット、ｗ・・・ケーブ
ル。
Claims (1)
- （１）ＣＰＵと、入出力ユニットの複数個を互いに接続
して並設したマザーボードと、ラック用入出力ユニット
の複数個を互いに接続して並設するとともにその並設方
向一端側にラック用インターフェースユニットを接続し
た増設ラックとから成り、かつ、前記マザーボードに対
し、その入出力ユニット並設方向一端側に前記ＣＰＵを
、他端側にインターフェースユニットを夫々接続し、前
記インターフェースユニットとラック用インターフェー
スユニットとをケーブルを介して接続したプログラマブ
ルコントローラにおいて、 前記増設ラック内のラック用入出力ユニットのうち、そ
の並設方向他端側のラック用入出力ユニットに、ＣＰＵ
からのバスラインチェック要求信号に応答動作してバス
ラインチェック応答信号を出力するバスラインチェック
回路を組み込み、前記ＣＰＵは、そのバスラインチェッ
ク回路が組み込まれたラック用入出力ユニットと前記Ｃ
ＰＵとの間のバスラインの接続状態を、前記チェック応
答信号に基づいて検知することを特徴とするプログラマ
ブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183485A JPS6160103A (ja) | 1984-08-31 | 1984-08-31 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183485A JPS6160103A (ja) | 1984-08-31 | 1984-08-31 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160103A true JPS6160103A (ja) | 1986-03-27 |
Family
ID=16136634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183485A Pending JPS6160103A (ja) | 1984-08-31 | 1984-08-31 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160103A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4926299B1 (ja) * | 2011-03-22 | 2012-05-09 | 三菱電機株式会社 | プログラマブルロジックコントローラ |
| JP2014057160A (ja) * | 2012-09-11 | 2014-03-27 | Ricoh Co Ltd | パラレル伝送路状態確認装置、画像処理装置、パラレル伝送路状態確認方法及びパラレル伝送路状態確認プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140815A (ja) * | 1982-02-17 | 1983-08-20 | Toshiba Mach Co Ltd | 入出力モジユ−ルの***ミスを自己診断する機能を備えたプログラマブルシ−ケンスコントロ−ラ |
-
1984
- 1984-08-31 JP JP59183485A patent/JPS6160103A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140815A (ja) * | 1982-02-17 | 1983-08-20 | Toshiba Mach Co Ltd | 入出力モジユ−ルの***ミスを自己診断する機能を備えたプログラマブルシ−ケンスコントロ−ラ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4926299B1 (ja) * | 2011-03-22 | 2012-05-09 | 三菱電機株式会社 | プログラマブルロジックコントローラ |
| WO2012127612A1 (ja) * | 2011-03-22 | 2012-09-27 | 三菱電機株式会社 | プログラマブルロジックコントローラ |
| CN103430110A (zh) * | 2011-03-22 | 2013-12-04 | 三菱电机株式会社 | 可编程逻辑控制器 |
| US9058294B2 (en) | 2011-03-22 | 2015-06-16 | Mitsubishi Electric Corporation | Programmable logic controller |
| JP2014057160A (ja) * | 2012-09-11 | 2014-03-27 | Ricoh Co Ltd | パラレル伝送路状態確認装置、画像処理装置、パラレル伝送路状態確認方法及びパラレル伝送路状態確認プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900018829A (ko) | 데이타 처리 시스템과 데이타 처리 시스템에 시스템 특성을 추가로 제공하는 방법 및 그 기구 | |
| US4945540A (en) | Gate circuit for bus signal lines | |
| JPS6160103A (ja) | プログラマブルコントロ−ラ | |
| JPH08256155A (ja) | ディジタル処理装置のポーリング方法及びその装置 | |
| JPS6227409B2 (ja) | ||
| JPH01202113A (ja) | デジタル保護リレー装置 | |
| JPH02173852A (ja) | バス診断装置 | |
| JPH0349392B2 (ja) | ||
| JPH02121049A (ja) | 入出力装置 | |
| JPS6253044A (ja) | 信号伝送装置 | |
| JPH02308951A (ja) | 自動車用電子制御装置の故障診断装置 | |
| JPH0530197Y2 (ja) | ||
| JP2685959B2 (ja) | デジタル値チャタリング判定装置 | |
| JP2508752B2 (ja) | 障害通知方式 | |
| JPS61134846A (ja) | 電子計算機システム | |
| JPS6211957A (ja) | マルチプロセツサシステムにおける障害プロセツサ検出方式 | |
| SU881682A1 (ru) | Дублированное устройство | |
| JPH0349391B2 (ja) | ||
| JPH0329033A (ja) | フォールトトレラントプロセッサ | |
| JPS62217347A (ja) | バス診断装置 | |
| JPS62150178A (ja) | 多点デジタル出力回路診断方式 | |
| JPS59221900A (ja) | メモリ検定装置 | |
| JPH01241665A (ja) | マルチプロセッサ・システムのリセット方式 | |
| JPH04317150A (ja) | 入出力処理システム | |
| JPS58107932A (ja) | 共通バス障害チエツク方式 |